JP2012521667A - 調整された対称的な負荷を有する電流制御発振器 - Google Patents
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Abstract
Description
VBP及びVBNは、段124a、124bから124nで構成されたN段リングオシレータ124を制御する。N段リングオシレータ124の出力増幅度は、レベルトランスレータ128によってデジタルロジックレベルに復活させられる(restored)かもしれない。N段リングオシレータ124において、段数は奇数で3又は5であるが、ICO120のアプリケーションに依存して、より多くの段(stage)が付加されるかもしれない。
ΔTpk-pk = Vm×(Kvco/Fosc2)×(1−cos(2π×Fm/Fosc))1/2
として与えられ、VmはVDDノイズの増幅度、FoscはICO周波数(Hz)、KvcoはVctrl及びICO出力周波数間のゲイン制御スロープ(Hz/V)、FmはVDDノイズの周波数(Hz)である。ピークトゥピークジッタの式によって計算されるように、ピークトゥピークジッタは、Fm=(1/2)×Fosc 又は384MHzのときに、ICO120及びICO120a回路の両者に対して最大値に達する。
Claims (17)
- 電流制御発振器(ICO)であって、
第1の電圧電流変換器は、入力制御電圧を受け取る第1の受け取りと、前記入力制御電圧に反比例する制御電流を生成する第1の出力とを有し、
第1のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第1の受け取りを有し、前記第1のエラー増幅器のポジティブ入力は、前記第1の電圧電流変換器の第1の出力を受け取る第2の受け取りを有し、前記第1のエラー増幅器の第2の出力は、前記入力制御電圧に反比例するバイアス電圧を生成し、
電流ミラーは、第1の電圧電流変換器の第1の出力から入力制御電流を受け取る第3の受け取りと、前記第1のエラー増幅器の第2の出力の前記バイアス電圧に結合され、前記第1のエラー増幅器の第2の出力の前記バイアス制御電圧に比例する前記制御電流を調整する第4の入力とを有し、
レプリカ段は、前記第1のエラー増幅器の第2の出力から入力バイアス電圧を受け取る第5の受け取りを有し、前記レプリカ段の第3の出力は、前記第1の電圧電流変換器の第1の出力制御電流と同等の制御電流を生成し、
第2のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第6の受け取りを有し、第2のエラー増幅器のポジティブ入力は、前記レプリカ段の第3の出力に結合された第7の受け取りを有し、前記第2のエラー増幅器の第4の出力は、前記第1のエラー増幅器の第2の出力バイアス電圧に反比例するバイアス電圧を生成し、前記第1のエラー増幅器の第2の出力及び前記第2のエラー増幅器の第4の出力は、N段の電流制御発振器のバイアス電流を制御するために、調整された対称的な負荷のペアを形成する
電流制御発振器(ICO)。 - 前記ICOは、フェイズロックループ(PLL)によって制御されるように構成されている
請求項1に記載のICO。 - 前記ICO及びPLLは、共通の基板上の集積回路である
請求項2に記載のICO。 - 前記ICOの出力は、汎用目的プロセッサ(general purpose processor)をクロックするように構成されている
請求項3に記載のICO。 - 前記ICOの出力は、デジタルシグナルプロセッサをクロックするように構成されている
請求項3に記載のICO。 - 前記ICOの出力は、アナログデジタルコンバータ(ADC)をクロックするように構成されている
請求項3に記載のICO。 - 前記ICOの出力は、デジタルコンバータ(DAC)をクロックするように構成されている
請求項3に記載のICO。 - 前記ICOの出力は、無線周波数回路に対するローカルオシレータを発生するように構成されている
請求項3に記載のICO。 - 電流制御クロックディレイラインであって、
第1の電圧電流変換器は、入力制御電圧を受け取る第1の受け取りと、前記入力制御電圧に反比例する制御電流を生成する第1の出力とを有し、
第1のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第1の受け取りを有し、前記第1のエラー増幅器のポジティブ入力は、前記第1の電圧電流変換器の第1の出力を受け取る第2の受け取りを有し、前記第1のエラー増幅器の第2の出力は、前記入力制御電圧に反比例するバイアス電圧を生成し、
電流ミラーは、第1の電圧電流変換器の第1の出力から入力制御電流を受け取る第3の受け取りと、前記第1のエラー増幅器の第2の出力の前記バイアス電圧に結合され、前記第1のエラー増幅器の第2の出力の前記バイアス制御電圧に比例する前記制御電流を調整する第4の入力とを有し、
レプリカ段は、前記第1のエラー増幅器の第2の出力から入力バイアス電圧を受け取る第5の受け取りを有し、前記レプリカ段の第3の出力は、前記第1の電圧電流変換器の第1の出力制御電流と同等の制御電流を生成し、
第2のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第6の受け取りを有し、第2のエラー増幅器のポジティブ入力は、前記レプリカ段の第3の出力に結合された第7の受け取りを有し、前記第2のエラー増幅器の第4の出力は、前記第1のエラー増幅器の第2の出力バイアス電圧に反比例するバイアス電圧を生成し、前記第1のエラー増幅器の第2の出力及び前記第2のエラー増幅器の第4の出力は、N段の電流制御ディレイラインのバイアス電流を制御するために、調整された対称的な負荷のペアを形成する
電流制御クロックディレイライン。 - 前記クロックディレイラインは、ディレイロックループ(DLL)によって制御されるように構成されている
請求項9に記載のクロックディレイライン。 - 前記クロックディレイライン及びDLLは、共通の基板上の集積回路である
請求項10に記載のクロックディレイライン。 - 前記クロックディレイラインの出力は、マスタークロック及び1以上のタイムディレイクロック信号(one or more time delayed clock signals)を供給するように構成されている
請求項11に記載のクロックディレイライン。 - 前記マスタークロック及びタイムディレイクロック信号は、アナログデジタルコンバータ(ADC)をクロックするように構成されている
請求項12に記載のクロックディレイライン。 - 改善された電源除去比のためのN段リングオシレータの出力バイアス電圧VBN及びVBPを調整する(regulate)方法であって、
制御電圧Vctrlを識別することと、
前記制御電圧Vctrlに基づいて制御電流Ictrlを発生することと、
前記制御電圧Vctrl及び制御電流Ictrlを用いて、グラウンド電源GNDに関連する(referenced to)調整された(regulated)バイアス電圧VBNを発生することと、
前記調整されたバイアス電圧VBN及び制御電圧Vctrlを用いて、ポジティブ電源VDDに関連する(referenced to)調整された(regulated)バイアス電圧VBPを発生することと、
前記N段リングオシレータの出力周波数を調整する(adjust)ために、前記調整されたバイアス電圧VBP及びVBNを前記N段リングオシレータの入力に結合させることと、
を備えた方法。 - VBP及びVBNは、調整された(regulated)対称的な負荷である
請求項14の方法。 - 改善された電源除去比によってN段クロックディレイラインの出力バイアス電圧VBN及びVBPを調整する(regulate)方法であって、
制御電圧Vctrlを識別することと、
前記制御電圧Vctrlに基づいて制御電流Ictrlを発生することと、
前記制御電圧Vctrl及び制御電流Ictrlを用いて、グラウンド電源GNDに関連する(referenced to)調整された(regulated)バイアス電圧VBNを発生することと、
前記調整されたバイアス電圧VBN及び制御電圧Vctrlを用いて、ポジティブ電源VDDに関連する(referenced to)調整された(regulated)バイアス電圧VBPを発生することと、
前記N段クロックディレイラインの入力を出力クロックディレイタイムに調整する(adjust)ために、前記調整されたバイアス電圧VBP及びVBNを前記N段クロックディレイラインの入力に結合させることと、
を備えた方法。 - VBP及びVBNは、調整された(regulated)対称的な負荷である
請求項16の方法。
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