CN112368943A - 具有数字泄漏补偿的低功率和低抖动锁相环 - Google Patents

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Abstract

描述了一种具有数字泄漏补偿的低功率和低抖动锁相环(PLL)或延迟锁相环(DLL)。补偿由一种装置提供，该装置包括：电路，用于生成具有数控的脉冲宽度的脉冲，其中，脉冲宽度与PLL或DLL的静态相位误差成比例；以及耦合到电路的电荷泵，其中，电荷泵用于接收脉冲并且用于根据脉冲宽度向节点提供电流或从节点吸收电流。

Description

具有数字泄漏补偿的低功率和低抖动锁相环
优先权声明
本申请要求享有于2018年12月14日提交的题为“LOW POWER AND LOW JITTERPHASE LOCKED LOOP WITH DIGITAL LEAKAGE COMPENSATION”的美国专利申请No.16/221,388的优先权，并且其全部内容通过引用的方式并入本文。
背景技术
与数字锁相环(PLL)相比，模拟PLL具有较低的功耗(例如，比数字PLL低大约四倍的功耗)、较低的抖动(例如，优于数字PLL 3到5倍)和较低的设计成本的优点，这是诸如服务器、客户机、片上系统(SOC)和可穿戴计算设备之类的低功率设备所期望的。随着在10nm工艺节点和更小工艺节点中持续向低功率、低抖动和低面积的PLL设计推进，来自各种源的泄漏可能在以下应用中成为问题：参考时钟频率低并且要求静态相位误差在所有工艺拐点和温度下都接近于零。这些漏电流对模拟PLL的一个影响是静态相位误差和参考杂散(reference spur)的增加。对于具有低参考时钟频率(例如，大倍增因子N)的PLL，其中漏电流累积较长时间(例如，在参考时钟周期的持续时间内)，压控振荡器(VCO)的控制电压Vctl可以取决于漏电流方向而漂移得更高或更低。
本文提供的背景技术描述是为了总体上呈现本公开内容的背景。除非本文另有指出，否则本部分中描述的材料不是本申请中权利要求的现有技术，并且不因为包含在本部分中而承认是现有技术。
附图说明
根据下面给出的具体实施方式并根据本公开内容的各种实施例的附图，将更充分地理解本公开内容的实施例，然而，这不应被认为是将本公开内容限制于特定实施例，而是仅用于解释和理解。
图1示出了锁相环(PLL)，其中电荷泵中的漏电流引起PLL的振荡器的控制电压的相位误差和漂移。
图2示出了图1的PLL的时序图，其中电荷泵中的漏电流引起PLL的振荡器的控制电压的相位误差和漂移。
图3示出了根据一些实施例的具有数字泄漏补偿的PLL。
图4示出了根据一些实施例的用于比例和积分电荷泵的数字泄漏补偿脉冲发生器的示意图。
图5示出了根据一些实施例的电荷泵和采样复位环路滤波器的简化示意图。
图6A-6B示出了根据一些实施例的时序图，其示出了由于来自电源节点的漏电流而导致的静态相位误差以及添加补偿脉冲以消除漏电流。
图7示出了根据一些实施例的静态相位误差监视器的简化示意图。
图8示出了根据一些实施例的通过数字模块补偿泄漏影响的方法的流程图。
图9示出了根据一些实施例的一组曲线图，其示出了在100MHz参考时钟下在3.2GHz处具有和不具有泄漏补偿时测量的静态相位误差、相位噪声、参考杂散。
图10示出了根据一些实施例的一组曲线图，其示出了在100MHz参考时钟下在1.6GHz处具有和不具有泄漏补偿时测量的静态相位误差、相位噪声、参考杂散。
图11示出了根据一些实施例的一组曲线图，其示出了在低振荡器频率、低电荷泵电流和低参考时钟频率下具有数字泄漏补偿时的静态相位误差减小。
图12示出了根据本公开内容的一些实施例的智能设备或计算机系统或SoC(片上系统)，其具有的PLL或DLL具有数字泄漏补偿电路。
具体实施方式
为了补偿漏电流，使用模拟补偿电路，其中实施复制电荷泵(replica chargepump)支路或分支以消除来自PLL的电荷泵中的PMOS和NMOS设备的泄漏。在这些模拟补偿技术中，从控制电压节点Vctl中减去镜像漏电流，其中节点Vctl上的电压用于控制PLL的压控振荡器的振荡频率。然而，匹配镜像设备是一个挑战。
一些模拟补偿电路使用通过比较电荷泵与电荷泵复制品(charge pump replica)中的控制电压节点而生成的漏电流。该复制品由代码(例如，4位数字代码)控制。然后从电荷泵中的控制电压节点中减去漏电流。由于漏电流通常小于1μA，因此为了通过这样小的漏电流检测电压差，运算放大器(Opamp)被设计为具有几乎为零的偏移，这是困难的并且增加了PLL设计的复杂性。在这种情况下，模拟补偿电路补偿来自门(gate)和环路滤波器的漏电流，而不是电荷泵中的泄漏。在现代CMOS(互补金属氧化物半导体)工艺技术中，电荷泵泄漏是总漏电流的主要贡献者，并且不能被忽略。
模拟泄漏消除技术的缺点包括：(1)几乎不可能消除所有PVT(工艺、电压和温度)拐点的泄漏；(2)很难镜像和控制漏电流，因为漏电流的幅度非常小，通常在十分之一微安或更小的量级；以及(3)模拟补偿设备本身增加了额外的漏电流。
一些实施例描述了一种数字泄漏补偿方案，用以通过使用脉宽调制(PWM)消除漏电流来消除静态相位误差和参考杂散(这是由控制VCO的频率的Vctl上的电压纹波所引起)。在一些实施例中，补偿脉冲通过或门被添加到积分电荷泵的Up和Down(Dn)输入，这取决于泄漏方向。根据由诸如时间到数字转换器(TDC)等相位监视器测量的静态相位误差幅度来数字地调整补偿脉冲的数量和脉冲宽度。
当参考时钟频率低，例如约19.2MHz时，由漏电流引起的静态相位误差是模拟PLL的主要关注点。各种实施例的数字泄漏补偿方案通过以数字方式消除漏电流来解决问题，并因此消除了静态相位误差。数字泄漏补偿技术使得能够继续使用模拟PLL来满足低功率和低抖动要求。数字泄漏补偿设计将可忽略的功率(例如，约20μA)和面积(例如，34μm×48μm)添加到整个PLL功率和面积上。
在模拟泄漏补偿技术中，几乎不可能设计一种电路来在例如10nm及更小的先进CMOS技术中精确地消除PVT上的泄漏，因为漏电流通常在亚微安培的量级，且对PVT拐点非常敏感。模拟补偿电路中的设备也增加了额外的漏电流。在一些实施例的数字泄漏补偿技术中，漏电荷通过PWM技术(补偿脉冲)被精确地消除。由于不需要电流镜来测量漏电流，所以实施数字泄漏补偿技术容易得多，且其节省面积，且其不增加额外漏电流，因为不将额外设备添加到控制电压节点Vctl。来自10nm测试芯片的硅测量数据表明：利用数字泄漏补偿设计特征，静态相位误差(在19.2MHz的低参考时钟频率下)从例如200ps(皮秒)和750ps减小到小于30ps，这使得可以满足特定应用中的50ps静态相位误差的产品规范。根据各种实施例和附图，其它技术效果将是明显的。虽然参考基于电荷泵的PLL描述了各种实施例，但是它们也适用于基于电荷泵的延迟锁相环(DLL)。
在以下描述中，论述了许多细节以提供对本公开内容的实施例的更透彻的理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他实例中，以框图形式而非详细地示出了公知的结构和设备，以避免使得本公开内容的实施例难以理解。
注意，在实施例的相应附图中，以线来表示信号。一些线可以较粗，用以表示更多的组成信号路径，和/或在一端或多端具有箭头，用以表示主要信息流动方向。这种表示并非旨在是限制性的。相反，结合一个或多个示例性实施例来使用这些线，以便更易于理解电路或逻辑单元。任何表示的信号(如设计需要或偏好所规定的)实际上都可以包括一个或多个信号，其可以在任一方向上传播，并且可以以任何合适类型的信号方案来实施。
术语“设备”通常可以指根据该术语的使用的上下文而定的装置。例如，设备可以指层或结构的堆叠体、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，设备是三维结构，其具有沿着x-y-z笛卡尔坐标系的x-y方向的平面和沿着x-y-z笛卡尔坐标系的z方向的高度。设备的平面也可以是包括设备的装置的平面。
在整个说明书和权利要求书中，术语“连接”表示直接连接，例如在相连接的物体之间的电、机械或磁连接，而没有任何中间设备。
术语“耦合”表示直接或间接连接，例如在相连接的物体之间的直接电、机械或磁连接，或通过一个或多个无源或有源中间设备的间接连接。
术语“相邻”在此一般指物体的位置与另一物体挨着(例如，紧挨着或靠近，其间具有一个或多个物体)或毗连另一物体(例如，邻接它)。
术语“电路”或“模块”可以指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。
术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“所述”的含义包括多个引用物。“在……中”的含义包括“在……中”和“在……上”。
术语“缩放”通常指将设计(示意图和布局)从一个工艺技术转换为另一个工艺技术，并且随后减小布局面积。术语“缩放”通常还指在相同技术节点内减小布局和设备的尺寸。术语“缩放”还可以指相对于另一个参数(例如电源电平)调整(例如减慢或加快-即，分别按比例减小或按比例增大)信号频率。
术语“基本上”、“接近”、“约”、“附近”和“大约”通常指在目标值的+/-10％内。例如，除非在它们使用的明确上下文中另外指定，否则术语“基本上相等”、“大约相等”和“约相等”表示在如此描述的物体之间不存在超过偶然变化。在本领域中，这种变化通常不超过预定目标值的+/-10％。
除非另外指定，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象仅仅表示：正在引用同样对象的不同实例，而非旨在暗示如此描述的对象必须在时间、空间、排序上或者以任何其他方式处于给定的顺序中。
出于本公开内容的目的，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。出于本公开内容的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有的话)用于描述性目的，而不一定用于描述永久的相对位置。例如，如本文所使用的，术语“上方”、“下方”、“前侧”、“后侧”、“顶部”、“底部”、“之上”、“之下”和“上”是指一个部件、结构或材料相对于设备内的其它所提及的部件、结构或材料的相对位置，其中这种物理关系是值得注意的。这些术语在本文仅用于描述性目的，并且主要在设备z轴的上下文中使用，并因此可以是与设备的取向相关的。
术语“在......之间”可以在设备的z轴、x轴或y轴的上下文中使用。在两个其它设备之间的设备可以直接连接到那些设备中的一个或两个，或者它可以通过一个或多个中间设备与其它两个设备中的两个设备分离。
此处，术语“后端”通常指管芯的与“前端”相对的部分，并且在该部分中IC(集成电路)封装耦合到IC管芯凸块。例如，更靠近管芯封装的高级金属层(例如，十-金属堆叠管芯中的金属层6及以上)和对应过孔被认为是管芯的后端的部分。相反，术语“前端”通常指管芯的包括有源区(例如，在其中制造晶体管)和更靠近有源区的低级金属层(例如，十-金属堆叠管芯示例中的金属层5及以下)以及对应过孔的部分。
要指出的是，附图中具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式操作或起作用，但不限于此。
图1示出了PLL 100，其中电荷泵中的漏电流引起PLL的振荡器的控制电压的相位误差和漂移。PLL 100通常由相位检测器101、电荷泵(CP)102、低通滤波器(LPF)103、压控振荡器(VCO)104和划分器105组成。相位检测器101接收参考时钟(RefClk)和反馈时钟(FbClk)，并且生成Up和Down(Dn)信号，Up和Down(Dn)信号是表示RefClk和FbClk之间的相对相位差异的脉冲。电荷泵102接收Up和Dn脉冲，并且在节点V1上提供或吸收电流。V1上的信号然后由LPF 103滤波以生成经滤波的控制电压Vctl。然后，Vctl被用于控制VCO 104的振荡频率。VCO 104的输出是VcoClk，其接着由划分器105进行频率划分以生成FbClk。在PLL锁定期间，Up和Dn信号提供动态相位误差的证据(evidence)。动态相位误差是在断言PLL被锁定之前RefClk和FbClk之间的相位误差。当RefClk和FbClk之间的相位差低于预定阈值时，断言PLL被锁定。
通过PLL的反馈环路，将动态相位误差一直减小到特定程度。然而，在PLL锁定之后，CP 102中从电源节点到地的泄漏导致控制电压Vctl的漂移。这种泄漏引起的Vctl的漂移导致RefClk和FBClk之间的静态相位误差。静态相位误差限制了PLL的性能，因为使用PLL输出进行采样或其他目的的下游逻辑单元必须考虑它们的时序裕度中的相位误差不确定性。
图2示出了图1的PLL的时序图200，其中电荷泵中的漏电流引起PLL的振荡器的控制电压的相位误差和漂移。时序图200示出了相对于RefClk延迟了T0的相位差或误差的FbClk。为了中和电容器Cl上的漏电荷，使Dn脉冲比剩余Up脉冲宽。然而，对于具有低参考时钟频率(例如，大的倍增因子N)的PLL，其中漏电流累积较长时间(参考时钟周期)，用于控制VCO的控制电压Vctl可能漂移得更高(如果泄漏来自电源)，如图2所示。
在该示例中，在FbClk的上升沿与RefClk的上升沿之间的时间期间，Vctl由于来自电源的泄漏而漂移得更高。当参考时钟是慢时钟时，这种漂移更加明显。此处，T0是即使在PLL锁定条件下也保留的静态相位误差。
图3示出了根据一些实施例的具有数字泄漏补偿的PLL 300。PLL 300包括相位检测器101、数字泄漏补偿电路301、积分和比例电荷泵(CP_I和CP_P)302、低通滤波器303、VCO和放大器104、划分器105和相位误差监视器304。
在一些实施例中，相位检测器101可以仅是相位检测器或相位频率检测器(PFD)。相位检测器101的一些实施方式使用模拟技术，而其它实施方式使用数字电路。相位检测器101可以被设计为仅对相位敏感，或者对频率和相位敏感。当相位检测器仅对RefClk和FbClk的相位敏感时，它们产生与这两个信号之间的相位差成比例的输出。当RefClk和FbClk之间的相位差稳定时，相位检测器101产生恒定电压。当这两个信号之间存在频率差时，相位检测器101产生变化的电压。相位检测器101的示例实施方式包括二极管环形相位检测器、异或相位检测器、基于JK触发器的比较器以及双D型相位检测器。通常，当数字相位检测器用于实施相位检测器101时，数字相位检测器的逻辑门产生短的UP和Dn脉冲。静态相位误差是Up和Dn脉冲之间的脉冲宽度差，其由漏电流和电荷泵电流失配引起。
在一些实施例中，数字泄漏补偿电路301通过使用脉冲宽度调制(PWM)消除CP 302中的漏电流来消除静态相位误差。由于数字泄漏补偿电路301不使用电流镜电路来测量或补偿漏电流，因此与模拟解决方案相比，实施起来容易得多，节省了面积，且不增加额外漏电流。在一些实施例中，数字泄漏补偿电路301从相位检测器101接收Up和Dn信号、以及RefClk和控制信号。控制信号包括表示RefClk和FbClk之间的相位差的数字代码(例如，4位代码spe<3:0>)。控制信号还包括信号“领先(lead)”，其指示FbClk是超前还是滞后于RefClk，这与这些时钟的上升沿或下降沿有关。在一些实施例中，控制信号包括启用信号“compen”以旁路数字泄漏补偿电路301，从而允许PLL以具有静态相位误差的传统方式操作。
在一些实施例中，数字泄漏补偿电路301生成四个Up和Dn信号。一对Up和Dn信号是Up_I和Dn_I，其用于开启/关断集成电荷泵CP_I(在电荷泵302内部)。来自数字泄漏补偿电路301的第二对Up和Dn信号是Up_P和Dn_P，其用于开启/关断比例电荷泵CP_P(在电荷泵302内部)。在一些实施例中，CP_I是PLL中使用的典型(积分)电荷泵，而CP_P是附加(比例)电荷泵。
在一些实施例中，电压脉冲(PWM脉冲)由数字泄漏补偿电路301生成，并被添加到积分电荷泵输入UP_I和Dn_I，从而生成消除电荷泵电容器Cl(LFP 303的一部分)上的漏电荷的补偿电流脉冲Icpi。在一些实施例中，PWM脉冲的各个脉冲宽度是可编程的。例如，可以调整数字泄漏补偿电路301中的延迟单元的传播延迟以改变补偿范围。这样，在泄漏补偿开启之前，PWM脉冲的脉冲宽度与PLL的静态相位误差成比例。
对于给定的漏电流Ileak，由于PLL锁定之后的泄漏而引起的静态相位误差与净漏电流成比例，并且可以由下式表示：
Tθ＝(Ileak/Icpi)Tref
其中，Icpi是积分电荷泵电流，且Tref是参考时钟(RefClk)周期。此处，电流脉冲Icpp是由比例CP生成的电流。当电荷泵电流或参考时钟频率低时，静态相位误差增加，这减小了高性能处理器设计中同步时钟域交叉中的时序裕度。数字泄漏补偿电路301生成与静态相位误差成比例的PWM脉冲，并且这些脉冲用于消除泄漏。
在一些实施例中，积分电荷泵电流Icpi和比例电荷泵电流Icpp通过环路滤波器303被转换为电压Vctl。然后VCO 104接收Vctl。VCO 104可以包括环形振荡器，其具有耦合在一起以形成环的延迟级。延迟级具有由Vctl控制的可调整延迟。通过控制延迟，调整VcoClk的频率。VCO 104的输出然后被划分器105(例如Johnson计数器)进行频率划分。划分器105可以是整数划分器或分数划分器。
在一些实施例中，相位误差监视器304包括时间到数字转换器(TDC)，其将RefClk与FbClk之间的静态相位误差(锁定之后)转换为数字代码(例如，4位代码spe<3:0>)、以及指示RefClk与FbClk的相对相位的单个位信号“领先”。在一些实施例中，数字泄漏补偿脉冲发生器301根据静态相位误差的符号(领先＝0或1)来生成与4位数字代码成比例的PWM脉冲，并将PWM脉冲添加到UP_I或DN_I脉冲。在一些实施例中，可以将数字泄漏补偿脉冲发生器301旁路。例如，当compen为低时，将UP脉冲提供给Up_I和Up_P，并且将Dn脉冲提供给Dn_I和Dn_P节点。在该情况下，PLL在没有泄漏补偿的情况下操作。
图4示出了根据一些实施例的数字泄漏补偿脉冲发生器301的示意图400。示意图400包括如图所示耦合在一起的反相器401、第一可复位触发器402、第一可编程延迟线403、或门404、或门405、多路复用器406、反相器407、或非门408、第二可复位触发器409、第二可编程延迟线410、或门411、多路复用器412、反相器413、与门414、缓冲器415、与非门416和缓冲器417。本领域技术人员可以利用德摩根定理替代各种逻辑门和逻辑功能，并实现相同的逻辑功能。这些替代方案预期在各种实施例的范围内。例如，可以用或非门和与非门以及被校正的适当逻辑反转来替代或门和与门，以实现相同的逻辑功能。
示意图400用于生成PWM补偿脉冲。这些PWM脉冲分别由第一可复位触发器402和第二可复位触发器409的输出Q生成。PWM脉冲的脉冲宽度可由延迟线403和401调整。
此处，Up_P和Dn_P脉冲是来自相位检测器101的Up和Dn脉冲的缓冲版本(bufferedversion)。在一些实施例中，脉冲中的一个(例如，Up_I)是从RefClk的下降沿生成的，而另一个(例如，Dn_I)是从来自相位检测器101的(UP+DN)信号的下降沿生成的。在一些实施例中，PWM脉冲由第一和第二可复位触发器402/409以及数控延迟线403/410生成。在一些实施例中，数控延迟线403/410的每个延迟级的延迟可以通过例如3个控制位(spe<2:0>)来调整。也可使用其它数量的位来控制脉冲宽度。在一些实施例中，第4控制位(例如，spe<3>)用于选择脉冲的数量(例如，一个脉冲或两个脉冲)。
例如，当spe<3>被设置为逻辑1(或Vcc)时，选择两个脉冲用于补偿，而当被设置为逻辑0(Vss)时，选择一个脉冲用于补偿。在一些实施例中，根据静态相位误差的符号将PWM脉冲添加到Up或Dn信号，并且随后将经修改的Up和Dn脉冲(例如Up_I和Dn_I)馈送到积分电荷泵和环路滤波器303。
图5示出了根据一些实施例的电荷泵和采样复位环路滤波器的简化示意图500。在一些实施例中，电荷泵302包括积分电荷泵302a和比例电荷泵302b。示出了积分电荷泵302a和比例电荷泵302b的简化版本，并且其他实施例也是可能的。此处，每个电荷泵具有类似的架构，该架构具有在电源轨和接地轨之间的堆叠体中耦合在一起的偏置晶体管和数控晶体管。
在一些实施例中，积分电荷泵302a包括串联耦合在电源轨Vcc和地之间的p型晶体管MP1a和MP2a以及n型晶体管MN2a和MN1a。晶体管MP1a由pbias(模拟偏置信号)控制，而晶体管MN1a由nbias(模拟偏置信号)控制。这些偏置信号可以由任何合适的偏置电路生成。晶体管MP2a可由Upb_I控制(其中Upb_I是Up_I的反转)，而晶体管MN2a可由Dn_I控制。
在一些实施例中，比例电荷泵302b包括串联耦合在电源轨Vcc和地之间的p型晶体管MP1b和MP2b以及n型晶体管MN2b和MN1b。晶体管MP1b由pbias(模拟偏置信号)控制，而晶体管MN1b由nbias(模拟偏置信号)控制。晶体管MP2b可由Upb_P控制(其中Upb_P是Up_P的反转)，而晶体管MN2b可由Dn_P控制。
环路滤波器包括电容器C1和开关电容器网络以提供阻抗。开关电容器网络包括可由Sck1、Sck2、Rck1和Rck2控制的四个开关。可以将这些开关实施为晶体管，其中控制信号由那些晶体管的栅极接收。开关电容器网络的其它设备包括分别耦合到电阻性设备R1和R2的启用晶体管MP1和MN1、以及电容器C2A和C2B。电阻器R1和R2耦合到节点n1，节点n1耦合到开关电容器网络。在一些实施例中，为了禁用PLL，使晶体管MP1和MN1关断。在PLL的正常操作期间，使用enb和en信号来启用(例如，开启)晶体管MP1和MN1。
电容器和/或电阻器可以用任何合适的模块来实施。例如，可以将电容器C1、C2A和/或C2B实施为金属电容器、混合电容器(包括基于晶体管的电容器和金属电容器)、金属-绝缘体-金属(MIM)电容器或基于铁电的电容器。这些电容器可以位于管芯的前端或后端。在一些实施例中，可以将电阻器R1和R2实施为由特定工艺节点提供的晶体管或电阻器。
电容器和/或电阻器可以用任何合适的模块来实现。例如，可以将电容器C1、C2A和/或C2B实施为金属-绝缘体-金属电容器。在一些实施例中，可以将电阻器R1和R2实施为由特定工艺节点提供的晶体管或电阻器。
开关电阻器(SR)LPF 303包括开关电容器环路滤波器电路。积分电荷泵302a提供控制电压Vctl的积分信号部分，而比例电荷泵302b提供比例部分。在每个参考时钟周期中，CP_I 302a对环路电容器C1充电等于参考时钟与反馈时钟之间的相位差的时间，而CP_P302b交替地通过C2A和C2B对电容器C1充电相同的时间量。在一些实施例中，四个时钟相位Sck1、Rck1、Sck2和Rck2(它们是参考时钟的频率的一半)被布置为使得在参考时钟周期N中，对电容器C2A充电，而将电容器C2B复位(例如，将存储在C2B上的电容电荷置位)为Vcc/2，并且在参考时钟周期N+1中，对电容器C2B充电，而将电容器C2A复位。
此处，假设漏电流是从电源轨Vcc到控制节点Vct1的，这导致在缺少数字泄漏补偿电路301的情况下的较低VCO频率和滞后反馈时钟，如图6A的曲线图600所示。通过添加到Dn_I的两个PWM脉冲来消除泄漏。Dn_I脉冲在开启补偿之前开启积分电荷泵302a的下拉支路等于所测量的静态相位误差(由相位误差监视器304测量)的附加时间段。因此，漏电荷被中和，并且RefC1k与FbC1k对准，如图6B的曲线图620所示。
图7示出了根据一些实施例的静态相位误差监视器的简化示意图700。静态相位误差监视器被实施为TDC，其包括多路复用器701a、701b、延迟线702(例如，具有16个延迟单元702a1、702a2、...702a15和702a16)；反相器703、触发器704、触发器(例如，16个触发器705a1、705a2、...705a15和705a16)。此处，TDC生成四个控制位(spe<3:0>)。在一些实施例中，延迟线702的每个延迟级与补偿脉冲发生器(数字泄漏补偿电路)301中使用的延迟级相同，并且可以数字地调整延迟。例如，延迟级702a1与可调整延迟线403和410是相同的类型。在参考时钟领先(例如，领先＝1)的情况下，Dn通过延迟线702的16个延迟级，并且利用Up信号对每个延迟版本进行采样以生成反映静态相位误差的幅度的16位温度计代码(thermometer code)。在一些实施例中，16位温度计代码由转换器(未示出)转换为4位二进制代码。虽然此处的实施例使用16个延迟级，但是可以使用任何数量的延迟级和触发器来将静态相位误差转换成数字代码。延迟级和触发器的数量改变了数字代码的分辨率。为了更高的分辨率，可以使用更多数量的延迟级和触发器。
图8示出了根据一些实施例的通过数字模块补偿泄漏影响的方法的流程图800。在框801处，唤醒并初始化PLL。然后PLL开始锁定，并最终随着动态相位误差减小而锁定。在框802处，开始对泄漏补偿的过程。为了找到静态相位误差或平均相位误差，在多个参考周期，例如128个周期中，执行相位误差测量。在框803处，在计数器(例如，16位计数器)中累积这些相位误差测量的输出(例如，16位)。在该示例中，与最大累积值相对应的位表示静态相位误差的幅度，并且将累积的相位误差测量转换成二进制代码(例如，4位二进制代码)。
在数字泄漏补偿方案中有两种模式：一次性补偿(如由框804指示)和周期性补偿(例如，如由从框802、804、805并回到803的环路指示)。此处，一次性补偿表示在PLL锁定之后仅执行一次补偿。在这种情况下，过程在框805处结束，并且没有反馈过程来重新评估静态相位误差。在周期性补偿模式中，周期性地检查静态相位误差，并且定期地执行泄漏补偿。例如，对于期望在宽温度范围内将静态相位误差保持在接近于零的应用，由于泄漏(以及因此的相位误差)是温度的函数，因此随着温度来调整数字代码(例如，spe[3:0])。在这种情况下，电路304周期性地测量静态相位误差，使得可以在任何给定温度下补偿漏电流。由于温度变化非常慢，因此可以每隔特定时间(例如0.1ms至约1ms)执行相位误差校准。这样，可以周期性地测量相位误差以确保在所有温度下消除泄漏。
在一个仿真示例中，利用数字泄漏补偿，将700ps的静态相位误差减小到几乎为零。利用数字泄漏补偿，Vctl中的峰到峰电压纹波也减少了约10x。
图9-11示出了各种实施例的数字泄漏补偿方案的技术效果。
图9示出了根据一些实施例的一组曲线图900、920、930和940，其示出了在100MHz参考时钟下在3.2GHz处具有和不具有泄漏补偿时测量的静态相位误差、相位噪声、参考杂散。这些曲线图示出了静态相位误差从230ps减小到约8ps。当在100MHz参考时钟下且在0.9V电源下具有1.39mW功耗下以3.2GHz操作时，积分抖动从2.23ps减小到1.87ps，并且参考杂散从-44.61dB减小到-55.52dB。
图10示出了根据一些实施例的一组曲线图1000、1020、1030和1040，其示出了在100MHz参考时钟下在1.6GHz处具有和不具有泄漏补偿时测量的静态相位误差、相位噪声、参考杂散。当在100MHz参考时钟下以1.6GHz操作时，静态相位误差从384ps减小到17ps，积分抖动从4.33ps减小到3.69ps，并且参考杂散从-50.96dB减小到-56.82dB。在这种情况下，在0.9V电源下的功耗为0.59mW。
图11示出了根据一些实施例的一组曲线图1100和1110，其示出了在低振荡器频率、低电荷泵电流和低参考时钟频率下具有数字泄漏补偿时的静态相位误差减小。这些曲线图示出了：在0.8GHz的低VCO频率(低电荷泵电流)以及连同在19.2MHz的低参考时钟频率下，可以将静态相位误差校正到几乎为0。
图12示出了根据本公开内容的一些实施例的智能设备或计算机系统或SoC(片上系统)1600，其具有的PLL或DLL具有数字泄漏补偿电路。图12示出了其中可以使用平面接口连接器的移动设备的实施例的框图。在一些实施例中，计算设备1600表示移动计算设备，例如计算平板、移动电话或智能电话、支持无线功能的电子阅读器或其他无线移动设备。应当理解，一般性地示出了特定部件，并且在计算设备1600中未示出这种设备的所有部件。
在一些实施例中，计算设备1600包括第一处理器1610，其具有根据所讨论的一些实施例的具有数字泄漏补偿电路的PLL或DLL。计算设备1600的其它块也可以包括根据一些实施例的具有数字泄漏补偿电路的PLL或DLL。
本公开内容的各种实施例还可以包括在1670内的网络接口，例如无线接口，以使得系统实施例可以包含在无线设备(例如蜂窝电话或个人数字助理)中。
在一些实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理模块。由处理器1610执行的处理操作包括执行操作平台或操作系统，在操作平台或操作系统上执行应用和/或设备功能。处理操作包括与通过人类用户或通过其他设备的I/O(输入/输出)有关的操作、与电源管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一些实施例中，计算设备1600包括音频子系统1620，其表示与向计算设备提供音频功能相关的硬件(例如音频硬件和音频电路)和软件(例如驱动器、编码解码器)部件。音频功能可以包括扬声器和/或耳机输出、以及话筒输入。用于这种功能的设备可以集成到计算设备1600中，或者连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令来与计算设备1600交互。
在一些实施例中，计算设备1600包括显示子系统1630。显示子系统1630表示提供视觉和/或触觉显示以用于用户与计算设备1600交互的硬件(例如显示设备)和软件(例如驱动器)部件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑单元，用以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括触摸屏(或触控板)设备，其提供到用户的输出和输入二者。
在一些实施例中，计算设备1600包括I/O控制器1640。I/O控制器1640表示与和用户的交互有关的硬件设备和软件部件。I/O控制器1640可操作以管理作为音频子系统1620和/或显示子系统1630的部分的硬件。另外，I/O控制器1640示出了用于连接到计算设备1600的额外设备的连接点，用户可以通过它与系统交互。例如，可以附接到计算设备1600的设备可以包括话筒设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或辅助键盘设备、或者用于与诸如读卡器或其他设备等特定应用一起使用的其他I/O设备。
如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过话筒或其他音频设备的输入可以针对计算设备1600的一个或多个应用或功能提供输入或命令。另外，代替显示输出，可以提供音频输出，或者除了显示输出，还可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，那么显示设备还充当输入设备，其可以至少部分地由I/O控制器1640管理。计算设备1600上还可以有另外的按钮或开关，以提供由I/O控制器1640管理的I/O功能。
在一些实施例中，I/O控制器1640管理设备，例如加速度计、相机、光传感器或其他环境传感器、或者可以包括在计算设备1600中的其他硬件。输入可以是直接用户交互的部分，以及向系统提供环境输入，以影响其操作(例如滤除噪声、针对亮度检测来调整显示、应用相机的闪光灯、或其他特征)。
在一些实施例中，计算设备1600包括电源管理1650，其管理电池电力使用、电池的充电、以及与省电操作有关的特征。存储器子系统1660包括存储器设备，用于在计算设备1600中存储信息。存储器可以包括非易失性(如果中断了去往存储器设备的电力，状态不改变)和/或易失性(如果中断了去往存储器设备的电力，状态不确定)存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档、或其他数据、以及与计算设备1600的应用和功能的执行有关的系统数据(长期的或暂时的)。
实施例的元件也可以作为用于存储计算机可执行指令(例如用以实施本文所述的任何其他过程的指令)的机器可读介质(例如存储器1660)来提供。机器可读介质(例如存储器1660)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或者适合于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如BIOS)下载，该计算机程序可以作为数据信号经由通信链路(例如调制解调器或网络连接)从远程计算机(例如服务器)传送到请求计算机(例如客户机)。
在一些实施例中，计算设备1600包括连接1670。连接1670包括硬件设备(例如无线和/或有线连接器和通信硬件)和软件部件(例如驱动器、协议栈)，以使得计算设备1600能够与外部设备通信。计算设备1600可以是分离的设备，例如其他计算设备、无线接入点或基站、以及外围设备，例如耳机、打印机或其他设备。
连接1670可以包括多种不同类型的连接。概括地说，将计算设备1600示出为具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常指由无线载波提供的蜂窝网络连接，例如借助GSM(全球移动通信系统)或其变型或其派生物、CDMA(码分多址)或其变型或其派生物、TDM(时分复用)或其变型或其派生物、或者其他蜂窝服务标准提供的蜂窝网络连接。无线连接(或无线接口)1674指不是蜂窝的无线连接，并且可以包括个域网(例如蓝牙、近场等)、局域网(例如Wi-Fi)和/或广域网(例如WiMax)或其他无线通信。
在一些实施例中，计算设备1600包括外设连接1680。外设连接1680包括硬件接口和连接器、以及软件部件(例如驱动器、协议栈)，用以进行外设连接。应当理解，计算设备1600可以是以下二者：即，到其他计算设备的外围设备(“到”1682)、以及具有连接到它的外围设备(“自”1684)。计算设备1600通常具有用以连接到其他计算设备的“对接”连接器，用于诸如管理(例如下载和/或上载、改变、同步)计算设备1600上的内容等目的。另外，对接连接器可以允许计算设备1600连接到特定外设，其允许计算设备1600控制例如输出到视听系统或其他系统的内容。
除了专有的对接连接器或其他专有连接硬件，计算设备1600可以经由常用或基于标准的连接器布置外设连接1680。常用类型可以包括通用串行总线(USB)连接器(其可以包括多个不同硬件接口中的任何硬件接口)、包括MiniDisplayPort(MDP)的DisplayPort、高清晰度多媒体接口(HDMI)、火线(Firewire)或其他类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的提及表示结合实施例描述的特定特征、结构或特性包括在至少一些实施例中，但不一定是包括在所有实施例中。多次出现的“实施例”、“一个实施例”或“一些实施例”不一定全都指相同的实施例。如果说明书陈述“可以”、“或许”或“可能”包括部件、特征、结构或特性，那么不需要一定包括该特定部件、特征、结构或特性。如果说明书或权利要求提及“一个”或“一种”元件，那么这并不表示仅有一个该元件。如果说明书或权利要求书提及“一个额外的”元件，那么这并不排除具有多于一个该额外的元件。
此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何适合的方式组合。例如，第一实施例可以与第二实施例组合，只要与这两个实施例相关的特定特征、结构、功能或特性不相互排斥。
尽管已经结合本公开内容的具体实施例描述了本公开内容，但根据前面的描述，这些实施例的许多替代、修改和变化对于本领域普通技术人员是显而易见的。本公开内容的实施例旨在涵盖落入所附权利要求书的广泛范围内的所有此类替代、修改和变化。
另外，为了图示和论述的简单，并且为了不使得本公开内容难以理解，在所提供的附图内可以示出或可以不示出到集成电路(IC)芯片和其他部件的公知电源/接地连接。此外，可以以框图形式示出装置，以避免使得本公开内容难以理解，并且这也考虑了以下事实，即与这些框图装置的实施方式相关的细节与要在其内实施本公开内容的平台极为相关(即这些细节应完全在本领域技术人员的理解能力内)。在阐述了具体细节(例如电路)以便描述本公开内容的示例实施例的情况下，对于本领域技术人员应该显而易见的是，可以在没有这些具体细节的情况下或者在改变这些具体细节的情况下来实践本公开内容。因此，本说明书应被视为是说明性的而非限制性的。
提供以下示例以说明各种实施例。这些示例可以以任何合适的方式彼此相关。
示例1：一种装置，包括：电路，用于生成具有数控的脉冲宽度的脉冲，其中，脉冲宽度与锁相环(PLL)或延迟锁相环(DLL)的静态相位误差成比例；以及耦合到所述电路的电荷泵，其中，电荷泵用于接收脉冲并且根据脉冲宽度向节点提供电流或从节点吸收电流。
示例2：示例1的装置，包括时间到数字转换器，用于接收参考时钟和反馈时钟并且用于生成表示静态相位误差的位代码，其中，所述电路用于接收位代码或所述位代码的版本(version)。
示例3：示例2的装置，其中，时间到数字转换器用于在PLL或DLL被锁定之后生成位代码。
示例4：示例2的装置，包括相位检测器，用于接收参考时钟和反馈时钟，其中，相位检测器用于生成指示参考时钟与反馈时钟之间的动态相位误差的一个或多个信号。
示例5：示例4的装置，其中，脉冲是第一脉冲，其中，所述电路用于从一个或多个信号的下降沿生成第二脉冲，并且其中，第一脉冲是从参考时钟的下降沿生成的。
示例6：示例4的装置，其中，电荷泵是第一电荷泵，其中，节点是第一节点，其中，装置包括第二电荷泵，用于接收一个或多个信号，并且根据一个或多个信号的脉冲宽度向第二节点提供电流或从第二节点吸收电流。
示例7：示例1的装置，其中，位代码是温度计代码，其中，装置包括温度计到二进制转换器，用于将位代码转换成所述位代码的版本，其中，所述位代码的版本是二进制代码。
示例8：示例1的装置，其中，所述电路包括用于使所述脉冲旁路的逻辑单元。
示例9：示例1的装置，其中，所述电路包括延迟线，用于根据数字控制来调整脉冲宽度。
示例10：一种装置，包括：第一电路，用于接收参考时钟和反馈时钟，其中，第一电路用于生成表示锁相环(PLL)或延迟锁相环(DLL)的动态相位误差的第一信号和第二信号；以及第二电路，用于接收参考时钟和反馈时钟，并且用于生成表示PLL或DLL的静态相位误差的位代码。
示例11：示例10的装置，包括第三电路，用于生成具有数控的第一脉冲宽度的第一脉冲，其中，第一脉冲宽度与PLL或DLL的静态相位误差成比例。
示例12：示例11的装置，其中，第三电路用于生成具有数控的第二脉冲宽度的第二脉冲，其中，第二脉冲宽度与PLL或DLL的静态相位误差成比例，其中，当参考时钟领先于反馈时钟时，第一脉冲表示第一静态相位误差，并且其中，当参考时钟滞后于反馈时钟时，第二脉冲表示第二静态相位误差。
示例13：示例12的装置，包括耦合到第三电路的第四电路，其中，第四电路用于接收第一脉冲和第二脉冲，并且根据第一脉冲宽度或第二脉冲宽度向第一节点提供电流或从第一节点吸收电流。
示例14：示例12的装置，包括耦合到第一电路的第五电路，其中，第五电路用于接收Up信号和Down信号，并根据第一信号和第二信号向第二节点提供电流或从第二节点吸收电流。
示例15：示例13的装置，包括耦合到第四电路的低通滤波器。
示例16：示例15的装置，包括耦合到低通滤波器的压控振荡器。
示例17：示例15的装置，包括耦合到低通滤波器的压控延迟线。
示例18：一种系统，包括：存储器；耦合到存储器的处理器，其中，处理器包括锁相环(PLL)或延迟锁相环(DLL)，其中，PLL或DLL包括：电路，用于生成具有数控的脉冲宽度的脉冲，其中，脉冲宽度与锁相环(PLL)或延迟锁相环(DLL)的静态相位误差成比例；以及耦合到所述电路的电荷泵，其中，电荷泵用于接收脉冲并且根据脉冲宽度向节点提供电流或从节点吸收电流；以及天线，用于允许处理器与另一设备通信。
示例19：示例18的系统，包括：时间到数字转换器，用于接收参考时钟和反馈时钟并且用于生成表示静态相位误差的位代码，其中，所述电路用于接收位代码或所述位代码的版本，其中，时间到数字转换器用于在PLL或DLL被锁定之后生成位代码；以及相位检测器，用于接收参考时钟和反馈时钟，其中，相位检测器用于生成指示参考时钟与反馈时钟之间的动态相位误差的一个或多个信号。
示例20：示例19的系统，其中，脉冲是第一脉冲，其中，所述电路用于从一个或多个信号的下降沿生成第二脉冲，并且其中，第一脉冲是从参考时钟的下降沿生成的
示例21：示例20的系统，其中，电荷泵是第一电荷泵，其中，节点是第一节点，其中，装置包括第二电荷泵，用于接收一个或多个信号，并且用于根据一个或多个信号的脉冲宽度向第二节点提供电流或从第二节点吸收电流。
提供了摘要，该摘要允许读者确定本技术公开内容的本质和要旨。提交摘要应当被理解为它并不是用于限制权利要求的范围或含义。所附权利要求书由此包含在具体实施方式中，其中每个权利要求都独立作为单独的实施例。

Claims (24)

1.一种装置，包括：
电路，用于生成具有数控的脉冲宽度的脉冲，其中，所述脉冲宽度与锁相环(PLL)或延迟锁相环(DLL)的静态相位误差成比例；以及
耦合到所述电路的电荷泵，其中，所述电荷泵用于接收所述脉冲并且用于根据所述脉冲宽度向节点提供电流或从所述节点吸收电流。
2.根据权利要求1所述的装置，包括时间到数字转换器，用于接收参考时钟和反馈时钟并且用于生成表示所述静态相位误差的位代码，其中，所述电路用于接收所述位代码或所述位代码的版本。
3.根据权利要求2所述的装置，其中，所述时间到数字转换器用于在所述PLL或DLL被锁定之后生成所述位代码。
4.根据权利要求2所述的装置，包括相位检测器，用于接收所述参考时钟和所述反馈时钟，其中，所述相位检测器用于生成指示所述参考时钟与所述反馈时钟之间的动态相位误差的一个或多个信号。
5.根据权利要求4所述的装置，其中，所述脉冲是第一脉冲，其中，所述电路用于从所述一个或多个信号的下降沿生成第二脉冲，并且其中，所述第一脉冲是从所述参考时钟的下降沿生成的。
6.根据权利要求4所述的装置，其中，所述电荷泵是第一电荷泵，其中，所述节点是第一节点，其中，所述装置包括第二电荷泵，用于接收所述一个或多个信号，并且用于根据所述一个或多个信号的脉冲宽度向第二节点提供电流或从所述第二节点吸收电流。
7.根据权利要求1至6中任一项所述的装置，其中，所述位代码是温度计代码，其中，所述装置包括温度计到二进制转换器，用于将所述位代码转换成所述位代码的版本，其中，所述位代码的版本是二进制代码。
8.根据权利要求1至6中任一项所述的装置，其中，所述电路包括用于使所述脉冲旁路的逻辑单元。
9.根据权利要求1至6中任一项所述的装置，其中，所述电路包括延迟线，用于根据数字控制来调整所述脉冲宽度。
10.一种装置，包括：
第一电路，用于接收参考时钟和反馈时钟，其中，所述第一电路用于生成表示锁相环(PLL)或延迟锁相环(DLL)的动态相位误差的第一信号和第二信号；以及
第二电路，用于接收所述参考时钟和所述反馈时钟，并且用于生成表示所述PLL或DLL的静态相位误差的位代码。
11.根据权利要求10所述的装置，包括第三电路，用于生成具有数控的第一脉冲宽度的第一脉冲，其中，所述第一脉冲宽度与所述PLL或所述DLL的静态相位误差成比例。
12.根据权利要求11所述的装置，其中，所述第三电路用于生成具有数控的第二脉冲宽度的第二脉冲，其中，所述第二脉冲宽度与所述PLL或所述DLL的所述静态相位误差成比例，其中，当所述参考时钟领先于所述反馈时钟时，所述第一脉冲表示第一静态相位误差，并且其中，当所述参考时钟滞后于所述反馈时钟时，所述第二脉冲表示第二静态相位误差。
13.根据权利要求12所述的装置，包括耦合到所述第三电路的第四电路，其中，所述第四电路用于接收所述第一脉冲和所述第二脉冲，并且用于根据所述第一脉冲宽度或所述第二脉冲宽度向第一节点提供电流或从所述第一节点吸收电流。
14.根据权利要求12所述的装置，包括耦合到所述第一电路的第五电路，其中，所述第五电路用于接收Up信号和Down信号，并且用于根据所述第一信号和所述第二信号向第二节点提供电流或从所述第二节点吸收电流。
15.根据权利要求13所述的装置，包括耦合到所述第四电路的低通滤波器。
16.根据权利要求15所述的装置，包括耦合到所述低通滤波器的压控振荡器。
17.根据权利要求15所述的装置，包括耦合到所述低通滤波器的压控延迟线。
18.一种系统，包括：
存储器；
耦合到所述存储器的处理器，其中，所述处理器包括锁相环(PLL)或延迟锁相环(DLL)，其中，所述PLL或DLL包括根据权利要求1至9中任一项所述的装置；以及
天线，用于允许所述处理器与另一设备通信。
19.一种系统，包括：
存储器；
耦合到所述存储器的处理器，其中，所述处理器包括锁相环(PLL)或延迟锁相环(DLL)，其中，所述PLL或DLL包括根据权利要求10至17中任一项所述的装置；以及
天线，用于允许所述处理器与另一设备通信。
20.一种方法，包括：
生成具有数控的脉冲宽度的脉冲，其中，所述脉冲宽度与锁相环(PLL)或延迟锁相环(DLL)的静态相位误差成比例；以及
通过电荷泵接收所述脉冲，并且根据所述脉冲宽度向节点提供电流或从所述节点吸收电流。
21.根据权利要求20所述的方法，包括：
通过时间到数字转换器接收参考时钟和反馈时钟；
生成表示所述静态相位误差的位代码；以及
接收所述位代码或所述位代码的版本。
22.根据权利要求21所述的方法，包括在所述PLL或DLL被锁定之后生成所述位代码。
23.根据权利要求21所述的方法，包括生成指示所述参考时钟与所述反馈时钟之间的动态相位误差的一个或多个信号。
24.根据权利要求21所述的方法，包括将所述位代码转换成所述位代码的版本，其中，所述位代码是温度计代码，并且其中，所述位代码的版本是二进制代码。
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