JP5872637B2 - 調整された対称的な負荷を有する電流制御発振器 - Google Patents

Description

本開示は、一般に集積回路に関し、より具体的には、低ジッタ／低電圧（low-jitter/low-voltage）フェイズロックループ（phase-locked loop）及び電流制御発振器（current controlled oscillator）回路に関する。

他のデジタル回路とともにノイジーな電源環境で動作する低ジッタ／低電圧フェイズロックループ及び電流制御発振器（ＰＬＬ−ＩＣＯ）は、集積回路（ＩＣ）設計において重要性が増してきている。これらのＰＬＬ−ＩＣＯは、汎用目的プロセッサ／メモリクロック（general purpose processor/memory clock）、アナログデジタル及びデジタルアナログコンバータクロック、ＣＯＤＥＣクロック、デジタルシグナルプロセッシングクロック、外部インターフェースクロック等、といったＩＣにおける異なった機能ブロックに対するクロック周波数を発生させるために必要とされる。

特に、ＰＬＬ−ＩＣＯのようなエンベッディド（embedded）アナログ回路は、クロック位相ノイズ及びタイミングジッタ要求を満たすために、広帯域のノイズフリー電源（Ｖ_DD）に頼っている。ＩＣ設計が、同一のシリコンダイ（die）内にデジタルプロセッサとともにアナログ回路がよりエンベッドされるに方向に向かうにつれて、各エンベッディドアナログコアに対する独立した低ノイズ電源（Ｖ_DD）接続を含ませることが、ＩＣ設計においてより難しくなってきている。ロウドロップアウト（Low Drop-Out）（ＬＤＯ）電圧レギュレーターが、この要求を満たすために伝統的に用いられてきている。しかしながら、広帯域（wide band）の電源除去比（power supply rejection ratio）（ＰＳＲＲ）のＬＤＯ電圧レギュレーターを設計し、オンチップコンポーネントのみを用いることは、難しい設計作業であり、各付加的な広帯域のＰＳＲＲＬＤＯ電圧レギュレーターに対して、実質的なシリコンンダイエリアペナルティであるかもしれない。

伝統的に、オンチップＰＬＬ−ＩＣＯは、クリーンな電源（Ｖ_DD）接続を得るために、独立した電源（Ｖ_DD）バンプ（bump）を用いている。電源（Ｖ_DD）バンプの数は、複数のＰＬＬがＩＣに集積化されるにしたがって増加する。電源（Ｖ_DD）バンプ及びシリコンダイボンドパッドの数は、複数のＰＬＬ−ＩＣＯ及び他のエンベッドされたアナログコアがＩＣに集積化されるにしたがって増加する。電源（Ｖ_DD）バンプは、パッケージされた集積回路（パッケージされたＩＣ）とメインアプリケーション回路基板との間のハンダボール接続に関連する。任意のＰＬＬ−ＩＣＯのようなＩＣ上の個別の回路ブロックのＰＳＲＲを改善することにより、電源（Ｖ_DD）及びグラウンド（ＧＮＤ）接続の数を最小化することができ、それによって、パッケージされたＩＣのピン数、ＩＣ及びメインアプリケーション回路基板のルーティング（routing）の複雑性が低減される。

ＩＣ設計において、他の回路ブロックとともに集積化するために、改善された電源除去比（ＰＳＲＲ）を有する低ジッタ（low-jitter）ＰＬＬ−ＩＣＯに対する要求がある。ＰＬＬ−ＩＣＯのＰＳＲＲにおける実質的な改善は、高速／低ジッタＰＬＬ−ＩＣＯが、ＩＣ設計において電源（Ｖ_DD）接続を他の回路ブロックとシェアする（share）ことを許容し、それによって、ＩＣダイサイズが減少し、ダイフロアプラン及びレイアウトが単純化され、ＩＣパッケージ及びダイピン数が減少し、最終的にＩＣコストが低下する。

改善された電源除去比（power supply rejection ratio）（ＰＳＲＲ）を有する電流制御発振器（current controlled oscillator）（ＩＣＯ）のためのバイアス回路を組み入れた集積回路が説明される。ＩＣＯのためのバイアス回路は、２つのエラー増幅器（error amplifier）を含んでいる。第１のエラー増幅器は、グラウンド電源（ground supply）（ＧＮＤ）に関連する（referenced to）バイアス電圧Ｖ_BNを調整する（regulate）。第２のエラー増幅器は、ポジティブ電源（positive power supply）（Ｖ_DD）に関連するバイアス電圧Ｖ_BPを調整する。Ｖ_BP及びＶ_BNバイアス電圧は、Ｖ_DD及びＧＮＤに注入されるノイズに対して、コンベンショナルなＩＣＯバイアス回路よりも改善されたＰＳＲＲを有する。

図１は、電源接続を他のデジタル及びアナログ回路ブロックとシェアするＰＬＬ及びＩＣＯ回路ブロックを有する集積回路（ＩＣ）のブロック図を示している。 図２は、ＰＬＬ−ＩＣＯ回路ブロックの概略図を示している。 図３は、Ｖ_ctrlからＶ_BNへの信号経路においてエラー増幅器によってＶ_ctrlからＩ_ctrl、Ｖ_BN及びＶ_BPに変換するためにＶｔｏＩバイアス回路を用いた、対称的な負荷を有するコンベンショナルな電流制御発振器（ＩＣＯ）の概略図を示している。 図４は、１つ目はＶ_ctrlからＶ_BNへの信号経路における、２つ目はＶ_ctrlからＶ_BPへの信号経路における２つのエラー増幅器によってＶ_ctrlからＩ_ctrl、Ｖ_BN及びＶ_BPに変換するためにＶｔｏＩバイアス回路を用いた、対称的な負荷を有する改善された電流制御発振器（ＩＣＯ）の概略図を示している。 図５は、電源（Ｖ_DD）誘導クロックジッタｖｓＣＫ ＯＵＴ＝７６８ＭＨｚに対するジッタ周波数のグラフを示している。

理解を容易にするため、図面において共通な要素については同一の参照番号を用い、そのような要素を区別するために適宜、サフィックスを付加するかもしれない。図面のイメージは、説明目的のために単純化され、必ずしもスケール通りに示されているわけではない。

添付された図面は、開示の例示的な構成を示しており、他の同等の効果的な構成を認めるかもしれない開示の範囲を制限するものとして考えるべきではない。同様に、いくつかの構成の特徴は、さらに詳述することなしに、他の構成に有効に組み込まれるかもしれないことが考慮される。

説明されるデバイスは、限定されるものではないが、セルラー、ＰＣＳ及びＩＭＴ周波数帯、及びＣＤＭＡ、ＴＤＭＡ、ＦＤＭＡ、ＯＦＤＭＡ及びＳＣ−ＦＤＭＡといったエアインターフェース（air-interface）に対する無線通信デバイスを含む種々のＩＣ設計に用いられるかもしれない。セルラー、ＰＣＳ或いはＩＭＴネットワークスタンダード及び周波数帯（frequency band）に加えて、本デバイスは、ローカルエリア或いはパーソナルエリアネットワークスタンダード、ＷＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、及びウルトラワイドバンド（ＵＷＢ）に用いられるかもしれない。

図１は、本実施形態にしたがった、他のデジタル及びアナログ回路ブロックと電源接続（power supply connection）をシェアする（share）ＰＬＬ及びＩＣＯ回路ブロックを有する集積回路（ＩＣ）のブロック図を示している。ＩＣ１００は、ＩＣ内の複数の回路ブロックを動作させるために必要とされる、或いは外部回路及び信号インターフェースに送られる、任意の数のクロック信号を発生するかもしれない１以上のＰＬＬ−ＩＣＯ１０５を含んでいる。個々のＰＬＬ１１０及びＩＣＯ１２０は、異なった周波数レンジ及びジッタ仕様（jitter specification）に対してカスタマイズされているかもしれない。ＩＣ１００は、アナログデジタル／デジタルアナログ１７０、プロセッサ１８０、メモリ１９０を含む多くの異なった機能を集積化しているかもしれず、サブミクロン半導体形成（例えば、シリコン）プロセス（６５ｎｍ或いは４５ｎｍＣＭＯＳが現在のプロセスの例である）でインプリメントされているかもしれず、無線通信デバイスアプリケーションに対して最適化されているかもしれない。バッテリー電源オペレーションを有する無線通信デバイスアプリケーションに対する現在のシリコンンプロセスにおいて、ＩＣ１００は、最小の電力消費及びシリコンンプロセスのブレークダウン電圧以内で動作させるために、電源電圧を可能な限り低くするように設計されなければならない。複数の外部ポジティブ電源（Ｖ_DD）及びグラウンド電源（ＧＮＤ）接続があるが、個々の回路ブロックの電源除去比（power supply rejection ratio）（ＰＳＲＲ）が最適化されていない場合には、理想的な個々の回路ブロックはノイズフリーの電源を必要とするかもしれない。

図２は、本実施形態にしたがった、図１のＰＬＬ−ＩＣＯ回路ブロック１０５の概略図を示している。ＰＬＬ−ＩＣＯ回路ブロック１０５は、ＰＬＬ１１０及びＩＣＯ１２０を含んでいる。ＰＬＬ１１０は、リファレンスクロック入力ＣＫ ＩＮを含んでいる。ＰＬＬ１１０はまた、位相周波数検出器（phase-frequency detector）（ＰＦＤ１１２）、チャージポンプ（ＣＰ１１４）、ループフィルタ（ＬＦ１１６）、及びＬ＋Ｍ／Ｎ分周器（divider）１１８を含んでいる。ＩＣＯ１２０は、入力信号Ｖ_ctrl及び出力信号ＣＫ ＯＵＴを含んでいる。ＩＣＯ１２０はまた、ＶｔｏＩ変換器（ＶｔｏＩ１２２）、出力周波数Ｆ_OSCを有する電流制御発振器（voltage controlled oscillator）（Ｎ段リングオシレータ１２４）、及びレプリカ（replica）バイアス発生回路（バイアス回路１２６）を含んでいる。

ノーマルなＰＬＬ−ＩＣＯ１０５動作では、ＣＫ ＩＮは、ＰＦＤ１１２を用いて、Ｌ＋Ｍ／Ｎ分周器１１８の出力クロックと比較される。ＰＦＤ１１２は、Ｎ段リングオシレータ（N-Stage Ring Oscillator）１２４がＣＫ ＩＮによる各位相比較サイクルで所望の周波数よりも上か下かを指し示す直列のＵＰ及びＤＯＷＮパルスを発生する。

ＵＰ及びＤＯＷＮパルスは、ＣＰ１１４を制御する。ＣＰ１１４は、予め決められた増幅度であるが、Ｉ_CPとラベルされたノードで２つの入力クロック信号間の位相差（phase difference）に依存した期間（duration）を有するＵＰ又はＤＯＷＮ電流パルスを出力する。Ｉ_CPは、ＬＦ１１６によってフィルタされ、Ｖ_ctrlとラベルされたアナログ制御電圧を生成する。Ｖ_ctrlは、ＩＣＯ１２０への入力信号である。ＩＣＯ１２０内において、バイアス回路１２６によるＶ_BP及びＶ_BNとともに、Ｖ_ctrlは（ＶｔｏＩ１２２を用いて）制御電流Ｉ_ctrlに変換され、Ｎ段リングオシレータ１２４の出力ＣＫ ＯＵＴ、周波数Ｆ_OSCを調整する。

ＶｔｏＩ１２２は典型的には、Ｖ_ctrlとＮ段リングオシレータ１２４の出力周波数（Ｆ_OSC〜−Ｖ_ctrl）との間の関係を反転させるため、ＰＦＤ１１２、ＣＰ１１４及びＬＦ１１６間にインバータがあってもよい。信号ＣＫ ＩＮ及びＣＫ ＯＵＴ÷（Ｌ＋Ｍ／Ｎ）の２つの周波数は、ＰＬＬのロックされた状態と等しく、Ｖ_ctrl、Ｖ_BP、Ｖ_BN及びＩ_ctrlはそれぞれ、安定な（stable）バイアス電圧及び電流のセットに集まる（converge）。

すでに述べたように、これらのＩＣ設計の要求を満たすＰＬＬ−ＩＣＯを設計することは、高速動作に対し及び無線デバイスにおいて要求される厳格なジッタ要求に起因して、非常にチャレンジングである。低ジッタ及び高速動作性能は、ＰＬＬ−ＩＣＯへの電源（Ｖ_DD）上に存在するノイズによってインパクトを受ける。ノイズは、同一のシリコンンダイ上に集積される多数の回路ブロック及びプロセッサを有するＩＣ設計において増加する。各アクティブ回路ブロックは、個々のＰＬＬ−ＩＣＯ及び他の機能ブロック（アナログ及びデジタル電源の両方）に対する共通の電源（Ｖ_DD）にノイズを注入（inject）するかもしれない。

ここで説明されるＰＬＬ−ＩＣＯ回路ブロック１０５は、通信回路を含む種々の電子回路に用いられるかもしれない。例えば、ＰＬＬ−ＩＣＯ回路ブロック１０５は、（１）周波数アップコンバージョンに用いられるローカルオシレータ（ＬＯ）信号を発生する送信機サブシステム、（２）周波数ダウンコンバージョンに用いられるＬＯ信号を発生する受信機サブシステム、（３）フリップフロップ及びラッチといった同期回路に用いられるクロック信号を発生するデジタルサブシステム、（４）他の回路及びサブシステム、に用いられるかもしれない。明確化のため、ＣＭＯＳ半導体ＩＣデバイスのためのＰＬＬ−ＩＣＯ回路ブロック１０５が、以下に説明される。

図３は、Ｖ_ctrlからＩ_ctrlに変換するためのＶｔｏＩバイアス回路を用いた、対称的負荷（symmetric load）を有するコンベンショナルな電流制御発振器（current-controlled oscillator）（ＩＣＯ）、本実施形態にしたがった図２のＶ_ctrlからＶ_BNへの信号経路におけるエラー増幅器（error amplifier）によるＶ_BN及びＶ_BPの概略図である。ＩＣＯ１２０は、ＶｔｏＩ１２２、レプリカ（replica）バイアス発生回路１２６、エラー増幅器１３２、及びＮ段リングオシレータ（N-stage ring oscillator）（段（stage）１２４ａ、１２４ｂ…１２４ｎを有する）を含んでいる。

ＩＣＯ１２０は、入力制御電圧Ｖ_ctrlを含み、それは、ＶｔｏＩ１２２、エラー増幅器１３２、及びレプリカバイアス発生回路１２６によって、２つのバイアス電圧Ｖ_BP及びＶ_BNのセットに変換される。Ｖ_BPはＶ_ctrlのレプリカ電圧である。Ｖ_BP及びＶ_BNは、コンベンショナルなＩＣＯ１２０において、バイアス電流Ｉ_ctrlを設定する。Ｖ_ctrl及びＶ_BN間のエラー増幅器１３２は、Ｖ_ctrl及びＶ_BN間の電圧関係を調整する（regulate）.
Ｖ_BP及びＶ_BNは、段１２４ａ、１２４ｂから１２４ｎで構成されたＮ段リングオシレータ１２４を制御する。Ｎ段リングオシレータ１２４の出力増幅度は、レベルトランスレータ１２８によってデジタルロジックレベルに復活させられる（restored）かもしれない。Ｎ段リングオシレータ１２４において、段数は奇数で３又は５であるが、ＩＣＯ１２０のアプリケーションに依存して、より多くの段（stage）が付加されるかもしれない。

バイアス回路コンポーネント１２２、１２６及び１３２を用いるかもしれない異なったリングオシレータ段の設計が可能である。Ｖ_ctrlの電圧が下がるにつれて、ＩＣＯ１２０のバイアス電流Ｉ_ctrlがＶ_BNとともに増加する。Ｖ_BPは、Ｖ_ctrlをトラックし（track）、或いは同じ極性を有する。ＩＣＯ１２０へのバイアス電流Ｉ_ctrlが増加すると、各段（１２４ａから１２４ｎ）のディレイ（delay）が減少し、各段（１２４ａから１２４ｎ）での立ち上がり及び立ち下がり時間が減少するため、出力周波数ＣＫ ＯＵＴ（図２のＦ_OSCと等しい）もまた増加する。

エラー増幅器１３２は、Ｖ_BNを調整し（regulate）、グラウンド（ＧＮＤ）レール（rail）接続のみからの電源除去比（ＰＳＲＲ）を最適化する。コンベンショナルなＩＣＯ１２０回路のＰＳＲＲは、レプリカバイアス発生回路１２６が電圧調整よりも電流調整を用いるため、Ｖ_BNに結びつけられた（tied）レプリカバイアス発生回路１２６及びＶｔｏＩ１２２のマッチの正確性（match accuracy）によって制限される。Ｖ_ctrlからＶ_BPへの信号経路内にエラー増幅器はなく、ＰＳＲＲは結果としてポジティブ電源（Ｖ_DD）レール（rail）接続から最適化されていない。

ＶｔｏＩ１２２、レプリカバイアス発生回路１２６及びエラー増幅器１３２で構成された同一のバイアス制御回路は、フェイズロックループ（phase-locked loop）（ＰＬＬ）よりもディレイロックループ（delay-locked loop）（ＤＬＬ）を制御するために用いられるかもしれない。制御原理は、カスケード段の伝搬遅延（propagation delay）がＶ_ctrl及びＶ_BPに比例する（及びＩ_ctrl及びＶ_BNに反比例する）ことを除いて、図３に示されたものと同じである。

図４は、本実施形態にしたがった２つのエラー増幅器（第１はＶ_ctrlからＶ_BNの信号経路にあり、第２はＶ_ctrlからＶ_BPの信号経路にある）によって、Ｖ_ctrlからＩ_ctrl、Ｖ_BN及びＶ_BPに変換するＶｔｏＩバイアス回路を用いた、対称的負荷（symmetric load）を有する改善された電圧制御発振器（ＩＣＯ）の概略図を示している。ＩＣＯ１２０ａは、ＶｔｏＩ１２２（図３のＩＣＯ１２０と同じ）、レプリカバイアス発生回路１２６ａ（図４で再構成されている）、エラー増幅器１３２（図３のＩＣＯ１２０と同じ）及び１３４（図４で新たなもの）、及びＮ段リングオシレータ（段１２４ａ、１２４ｂ…１２４ｎを有する）（図３のＩＣＯ１２０と同じ）を含んでいる。

ＩＣＯ１２０ａは、ＶｔｏＩ１２２、エラー増幅器１３２及び１３４、及びレプリカバイアス発生回路１２６ａによって２つのバイアス電圧Ｖ_BP及びＶ_BNのセットに変換される入力制御電圧Ｖ_ctrlを含んでいる。Ｖ_BP及びＶ_BNは、改善されたＩＣＯ１２０ａにおいてバイアス電流Ｉ_ctrlを設定する。ＩＣＯ１２０（図３）及びＩＣＯ１２０ａ（図４）の両方に示されるように、Ｖ_ctrl及びＶ_BN間のエラー増幅器１３２は、Ｖ_ctrl及びＶ_BN間の電圧関係を調整する。ＩＣＯ１２０ａのみにおいて、Ｖ_ctrl及びＶ_BP間のエラー増幅器１３４は、Ｖ_ctrl及びＶ_BP間の電圧関係を調整する。

Ｖ_BP及びＶ_BNは、段１２４ａ、１２４ｂから１２４ｎで構成されるＮ段リングオシレータ１２４を制御する。Ｎ段リングオシレータ１２４の出力増幅度は、レベルトランスレータ（level translator）１２８によってデジタルロジックレベルに復活させられる（restored）かもしれない。Ｎ段リングオシレータ１２４において、段数は奇数で３又は５であるが、ＩＣＯ１２０ａの増幅度に依存してより多くの段が負荷されるかもしれない。バイアス回路コンポーネント１２２、１２６ａ及び１３２を用いるかもしれない異なったリングオシレータ段の設計が可能である。Ｖ_ctrlの電圧が下がるにしたがって、ＩＣＯ１２０ａに対するバイアス電流Ｉ_ctrlが、Ｖ_BNとともに増加ずる。Ｖ_BPは、Ｖ_ctrlをトラックする（track）或いは同じ極性を有する。

ＩＣＯ１２０ａへのバイアス電流Ｉ_ctrlが増加すると、各段（１２４ａから１２４ｎ）のディレイが減少し、各段（１２４ａから１２４ｎ）での立ち上がり及び立ち下がり時間が減少するため、ＣＫ ＯＵＴ（図２のＦ_OSCに等しい）もまた増加する。エラー増幅器１３２は、Ｖ_BN電圧を調整し、図３のＩＣＯ１２０に対してすでに示されたグラウンド（ＧＮＤ）レール（rail）接続から、電源除去比（ＰＳＲＲ）を最適化する。

エラー増幅器１３４がＶ_BP電圧を調整することによって、電源（Ｖ_DD）レール接続からのＩＣＯ１２０ａの電源除去比（ＰＳＲＲ）は、図３のＩＣＯ１２０に対して改善される。電源除去比（ＰＳＲＲ）は、Ｖ_BP信号経路の出力インピーダンスが、すでに図３で示されたようなコンベンショナルなＩＣＯ１２０回路に対して減少することを観測する（observe）ことにより、ＩＣＯ１２０ａにおいて改善される。

図４において追加されたエラー増幅器１３４は、Ｖ_BPノードの出力インピーダンスを１／（Ａ(s)*Ｒ_out）に設定し、Ａ(s)は追加されたエラー増幅器１３４のループゲインである。Ａ(s)は、１００ＭＨｚ以上のユニティゲイン帯域幅（unity gain bandwidth）及び４０から５０ｄＢのＤＣゲインを有するロウパス伝達関数（low-pass transfer function）である。Ｒ_outは、追加されたエラー増幅器１３４の出力インピーダンスであり、数百オームのレンジである。

図３に示されたコンベンショナルなＩＣＯ１２０回路について述べたように、Ｖ_BPノード出力インピーダンスは、電流ミラー出力インピーダンス（１／ｇｍ）に等しく、ｇｍは、レプリカバイアス発生回路１２６ａ内のＰＭＯＳデバイスの相互コンダクタンス（trans-conductance）であり、数十ミリアンペア／ボルトのレンジである。広い周波数レンジにわたってＡ(s)*Ｒout>>ｇｍであるため、Ｖ_BPノードの出力インピーダンスは、図３のコンベンショナルなＩＣＯ１２０回路よりも図４の改善されたＩＣＯ回路１２０ａにおいて格段に低く、それにより、図４のＩＣＯ１２０ａ回路のＰＳＲＲは、図３のＩＣＯ１２０回路に比べて、Ｖ_DD上に存在するノイズ周波数のレンジよりも優れている。

Ｖ_BP及びＶ_BNノードの両者に対して図４のエラー増幅器１３２及び１３４を用いることの他の利点は、調整された対称的な負荷（regulated symmetric load）を達成することであり、それは、他の回路ブロックから回路のグラウンド（ＧＮＤ）又はポジティブ電源（Ｖ_DD）接続へのカップリングパス（coupling path）の存在におけるＩＣＯ１２０ａのノイズ抑制をさらに向上させる。

ＶｔｏＩ１２２、レプリカバイアス発生回路１２６ａ、エラー増幅器１３２及び１３４で構成された同一のバイアス制御回路は、フェイズロックループ（ＰＬＬ）よりもディレイロックループ（ＤＬＬ）を制御するために用いられるかもしれない。制御原理は、カスケード段の伝搬遅延がＶ_ctrl及びＶ_BPに比例する（及びＩ_ctrl及びＶ_BNに反比例する）ことを除いて、図３に示されたものと同じでる。

図５は、本実施形態にしたがった、図３−４の電源（Ｖ_DD）誘導クロックジッタｖｓＣＫ ＯＵＴ＝７６８ＭＨｚに対するジッタ周波数のグラフを示している。ＩＣＯ１２０（図３）及びＩＣＯ１２０ａ（図４）のＰＳＲＲが、１０ＭＨｚから１ＧＨｚでＶ_DD上に加えられる５０ｍＶのＡＣノイズ周波数ズイープ（sweep）で、７６８ＭＨｚに等しい出力周波数Ｆ_OSCについて比較されている。５００ＭＨｚよりも低いＶ_DDノイズに対し、図４のＩＣＯ１２０ａ回路は、図３に示されたコンベンショナルなＩＣＯ１２０回路よりも低いピークトゥピークジッタ（peak-to-peak jitter）を示している。

ピークトゥピークジッタの定義は、
ΔＴ_pk-pk ＝ Ｖｍ×(Kvco/Fosc²)×(１−cos(２π×Fm/Fosc))^1/2
として与えられ、ＶｍはＶ_DDノイズの増幅度、FoscはＩＣＯ周波数（Ｈｚ）、KvcoはＶctrl及びＩＣＯ出力周波数間のゲイン制御スロープ（Ｈｚ/Ｖ）、ＦｍはＶ_DDノイズの周波数（Ｈｚ）である。ピークトゥピークジッタの式によって計算されるように、ピークトゥピークジッタは、Ｆｍ＝(1/2)×Fosc 又は３８４ＭＨｚのときに、ＩＣＯ１２０及びＩＣＯ１２０ａ回路の両者に対して最大値に達する。

当業者は、信号が種々の異なった技術を用いて表現されるかもしれないことを理解するであろう。例えば、上述したことを通して言及されるかもしれないデータ、インストラクション、信号は、電圧、電流、電磁波、磁気フィールド又は粒子、或いはそれらの組み合わせによって表現されるかもしれない。

当業者はさらに、ここでの開示に関連して述べられた種々の例証的な無線周波数或いはアナログ回路ブロックが、本開示で述べられた同一の機能を実行しながら、ロジック回路及びシステムと分離され或いは組み合わされて、１以上の集積回路上に、種々の異なった回路トポロジーにおいてインプリメントされるかもしれないことに留意するであろう。

上記の開示の説明は、当業者が開示されたものを作成し或いは利用することができるように提供されている。開示に対する種々の変更は、当業者にとって容易に明白であり、ここで規定された一般的な原理は、開示の範囲から逸脱することなく、他のバリエーションに適用されるかもしれない。それ故、開示は、ここで述べられた例及び設計に限定されることを意図しておらず、ここで述べられた原理及び新規な特徴に矛盾することなく、最も広い範囲として扱われる。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]電流制御発振器（ＩＣＯ）であって、
第１の電圧電流変換器は、入力制御電圧を受け取る第１の受け取りと、前記入力制御電圧に反比例する制御電流を生成する第１の出力とを有し、
第１のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第１の受け取りを有し、前記第１のエラー増幅器のポジティブ入力は、前記第１の電圧電流変換器の第１の出力を受け取る第２の受け取りを有し、前記第１のエラー増幅器の第２の出力は、前記入力制御電圧に反比例するバイアス電圧を生成し、
電流ミラーは、第１の電圧電流変換器の第１の出力から入力制御電流を受け取る第３の受け取りと、前記第１のエラー増幅器の第２の出力の前記バイアス電圧に結合され、前記第１のエラー増幅器の第２の出力の前記バイアス制御電圧に比例する前記制御電流を調整する第４の入力とを有し、
レプリカ段は、前記第１のエラー増幅器の第２の出力から入力バイアス電圧を受け取る第５の受け取りを有し、前記レプリカ段の第３の出力は、前記第１の電圧電流変換器の第１の出力制御電流と同等の制御電流を生成し、
第２のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第６の受け取りを有し、第２のエラー増幅器のポジティブ入力は、前記レプリカ段の第３の出力に結合された第７の受け取りを有し、前記第２のエラー増幅器の第４の出力は、前記第１のエラー増幅器の第２の出力バイアス電圧に反比例するバイアス電圧を生成し、前記第１のエラー増幅器の第２の出力及び前記第２のエラー増幅器の第４の出力は、Ｎ段の電流制御発振器のバイアス電流を制御するために、調整された対称的な負荷のペアを形成する
電流制御発振器（ＩＣＯ）。
[２]前記ＩＣＯは、フェイズロックループ（ＰＬＬ）によって制御されるように構成されている
前記[１]に記載のＩＣＯ。
[３]前記ＩＣＯ及びＰＬＬは、共通の基板上の集積回路である
前記[２]に記載のＩＣＯ。
[４]前記ＩＣＯの出力は、汎用目的プロセッサをクロックするように構成されている
前記[３]に記載のＩＣＯ。
[５]前記ＩＣＯの出力は、デジタルシグナルプロセッサをクロックするように構成されている
前記[３]に記載のＩＣＯ。
[６]前記ＩＣＯの出力は、アナログデジタルコンバータ（ＡＤＣ）をクロックするように構成されている
前記[３]に記載のＩＣＯ。
[７]前記ＩＣＯの出力は、デジタルコンバータ（ＤＡＣ）をクロックするように構成されている
前記[３]に記載のＩＣＯ。
[８]前記ＩＣＯの出力は、無線周波数回路に対するローカルオシレータを発生するように構成されている
前記[３]に記載のＩＣＯ。
[９]電流制御クロックディレイラインであって、
第１の電圧電流変換器は、入力制御電圧を受け取る第１の受け取りと、前記入力制御電圧に反比例する制御電流を生成する第１の出力とを有し、
第１のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第１の受け取りを有し、前記第１のエラー増幅器のポジティブ入力は、前記第１の電圧電流変換器の第１の出力を受け取る第２の受け取りを有し、前記第１のエラー増幅器の第２の出力は、前記入力制御電圧に反比例するバイアス電圧を生成し、
電流ミラーは、第１の電圧電流変換器の第１の出力から入力制御電流を受け取る第３の受け取りと、前記第１のエラー増幅器の第２の出力の前記バイアス電圧に結合され、前記第１のエラー増幅器の第２の出力の前記バイアス制御電圧に比例する前記制御電流を調整する第４の入力とを有し、
レプリカ段は、前記第１のエラー増幅器の第２の出力から入力バイアス電圧を受け取る第５の受け取りを有し、前記レプリカ段の第３の出力は、前記第１の電圧電流変換器の第１の出力制御電流と同等の制御電流を生成し、
第２のエラー増幅器のネガティブ入力は、前記入力制御電圧を受け取る第６の受け取りを有し、第２のエラー増幅器のポジティブ入力は、前記レプリカ段の第３の出力に結合された第７の受け取りを有し、前記第２のエラー増幅器の第４の出力は、前記第１のエラー増幅器の第２の出力バイアス電圧に反比例するバイアス電圧を生成し、前記第１のエラー増幅器の第２の出力及び前記第２のエラー増幅器の第４の出力は、Ｎ段の電流制御ディレイラインのバイアス電流を制御するために、調整された対称的な負荷のペアを形成する
電流制御クロックディレイライン。
[１０]前記クロックディレイラインは、ディレイロックループ（ＤＬＬ）によって制御されるように構成されている
前記[９]に記載のクロックディレイライン。
[１１]前記クロックディレイライン及びＤＬＬは、共通の基板上の集積回路である
前記[１０]に記載のクロックディレイライン。
[１２]前記クロックディレイラインの出力は、マスタークロック及び１以上のタイムディレイクロック信号を供給するように構成されている
前記[１１]に記載のクロックディレイライン。
[１３]前記マスタークロック及びタイムディレイクロック信号は、アナログデジタルコンバータ（ＡＤＣ）をクロックするように構成されている
前記[１２]に記載のクロックディレイライン。
[１４]改善された電源除去比のためのＮ段リングオシレータの出力バイアス電圧Ｖ _BN 及びＶ _BP を調整する方法であって、
制御電圧Ｖ _ctrl を識別することと、
前記制御電圧Ｖ _ctrl に基づいて制御電流Ｉ _ctrl を発生することと、
前記制御電圧Ｖ _ctrl 及び制御電流Ｉ _ctrl を用いて、グラウンド電源ＧＮＤに関連する調整されたバイアス電圧Ｖ _BN を発生することと、
前記調整されたバイアス電圧Ｖ _BN 及び制御電圧Ｖ _ctrl を用いて、ポジティブ電源Ｖ _DD に関連する調整されたバイアス電圧Ｖ _BP を発生することと、
前記Ｎ段リングオシレータの出力周波数を調整するために、前記調整されたバイアス電圧Ｖ _BP 及びＶ _BN を前記Ｎ段リングオシレータの入力に結合させることと、
を備えた方法。
[１５]Ｖ _BP 及びＶ _BN は、調整された対称的な負荷である
前記[１４]の方法。
[１６]改善された電源除去比によってＮ段クロックディレイラインの出力バイアス電圧Ｖ _BN 及びＶ _BP を調整する方法であって、
制御電圧Ｖ _ctrl を識別することと、
前記制御電圧Ｖ _ctrl に基づいて制御電流Ｉ _ctrl を発生することと、
前記制御電圧Ｖ _ctrl 及び制御電流Ｉ _ctrl を用いて、グラウンド電源ＧＮＤに関連する調整されたバイアス電圧Ｖ _BN を発生することと、
前記調整されたバイアス電圧Ｖ _BN 及び制御電圧Ｖ _ctrl を用いて、ポジティブ電源Ｖ _DD に関連する調整されたバイアス電圧Ｖ _BP を発生することと、
前記Ｎ段クロックディレイラインの入力を出力クロックディレイタイムに調整するために、前記調整されたバイアス電圧Ｖ _BP 及びＶ _BN を前記Ｎ段クロックディレイラインの入力に結合させることと、
を備えた方法。
[１７]Ｖ _BP 及びＶ _BN は、調整された対称的な負荷である
前記[１６]の方法。

Claims (13)

1. 電流制御発振器（ＩＣＯ）であって、
   入力制御電圧を受け取る入力と、前記入力制御電圧に反比例する制御電流を生成する出力と、を有する、第１の電圧電流変換器と、
   前記入力制御電圧を受け取るネガティブ入力と、前記第１の電圧電流変換器の出力を受け取るポジティブ入力と、前記入力制御電圧に反比例するバイアス電圧を生成する出力と、を有する、第１のエラー増幅器と、
   前記第１のエラー増幅器の出力から前記バイアス電圧を受け取る入力と、前記第１の電圧電流変換器の出力制御電流と同等の制御電流を生成する出力と、を有する、レプリカ段と、
   前記入力制御電圧を受け取るネガティブ入力と、前記レプリカ段の出力に結合されたポジティブ入力と、前記第１のエラー増幅器の出力バイアス電圧に反比例するバイアス電圧を生成する出力と、を有する、第２のエラー増幅器と、
   を備え、
   前記第１のエラー増幅器の出力及び前記第２のエラー増幅器の出力は、Ｎ段の電流制御発振器のバイアス電流を制御するために、調整された対称的な負荷のペアを形成する、電流制御発振器（ＩＣＯ）。
2. 前記ＩＣＯは、フェイズロックループ（ＰＬＬ）によって制御されるように構成されている、請求項１に記載のＩＣＯ。
3. 前記ＩＣＯ及びＰＬＬは、共通の基板上の集積回路である、請求項２に記載のＩＣＯ。
4. 前記ＩＣＯの出力は、汎用目的プロセッサをクロックするように構成されている、請求項３に記載のＩＣＯ。
5. 前記ＩＣＯの出力は、デジタルシグナルプロセッサをクロックするように構成されている、請求項３に記載のＩＣＯ。
6. 前記ＩＣＯの出力は、アナログデジタルコンバータ（ＡＤＣ）をクロックするように構成されている、請求項３に記載のＩＣＯ。
7. 前記ＩＣＯの出力は、デジタルアナログコンバータ（ＤＡＣ）をクロックするように構成されている、請求項３に記載のＩＣＯ。
8. 前記ＩＣＯの出力は、無線周波数回路に対するローカルオシレータを発生するように構成されている、請求項３に記載のＩＣＯ。
9. 電流制御クロックディレイラインであって、
   入力制御電圧を受け取る入力と、前記入力制御電圧に反比例する制御電流を生成する出力と、を有する、第１の電圧電流変換器と、
   前記入力制御電圧を受け取るネガティブ入力と、前記第１の電圧電流変換器の出力を受け取るポジティブ入力と、前記入力制御電圧に反比例するバイアス電圧を生成する出力と、を有する、第１のエラー増幅器と、
   前記第１のエラー増幅器の出力から前記バイアス電圧を受け取る入力と、前記第１の電圧電流変換器の出力制御電流と同等の制御電流を生成する出力と、を有する、レプリカ段と、
   前記入力制御電圧を受け取るネガティブ入力と、前記レプリカ段の出力に結合されたポジティブ入力と、前記第１のエラー増幅器の出力バイアス電圧に反比例するバイアス電圧を生成する出力と、を有する、第２のエラー増幅器と、
   を備え、
   前記第１のエラー増幅器の出力及び前記第２のエラー増幅器の出力は、Ｎ段の電流制御ディレイラインのバイアス電流を制御するために、調整された対称的な負荷のペアを形成する、電流制御クロックディレイライン。
10. 前記クロックディレイラインは、ディレイロックループ（ＤＬＬ）によって制御されるように構成されている、請求項９に記載のクロックディレイライン。
11. 前記クロックディレイライン及びＤＬＬは、共通の基板上の集積回路である、請求項１０に記載のクロックディレイライン。
12. 前記クロックディレイラインの出力は、マスタークロック及び１以上のタイムディレイクロック信号を供給するように構成されている、請求項１１に記載のクロックディレイライン。
13. 前記マスタークロック及びタイムディレイクロック信号は、アナログデジタルコンバータ（ＡＤＣ）をクロックするように構成されている、請求項１２に記載のクロックディレイライン。

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