CN102356548B - 具有经调节对称负载的电流控制振荡器 - Google Patents

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Abstract

本发明描述一种集成电路，其并入有用于具有经改进的电源抑制比PSRR的电流控制振荡器ICO的偏置电路。用于所述ICO的所述偏置电路包括两个误差放大器。第一误差放大器调节以接地供应GND为基准的偏置电压VBN。第二误差放大器调节以正电源VDD为基准的偏置电压VBP。针对注入VDD及GND中的噪声，所述VBP及VBN偏置电压相对于常规ICO偏置电路具有经改进的PSRR。

Description

具有经调节对称负载的电流控制振荡器
技术领域
本发明大体上涉及集成电路，且更具体地说，涉及低抖动/低电压锁相环路及电流控制振荡器电路。
背景技术
在有噪声的电源环境中与其它数字电路一起操作的低抖动/低电压锁相环路及电流控制振荡器(PLL-ICO)在集成电路(IC)设计中越来越重要。需要这些PLL-ICO以产生用于IC中的不同功能块的时钟频率，例如通用处理器/存储器时钟、模/数及数/模转换器时钟、音频编解码器时钟、数字信号处理时钟、外部接口时钟等。
明确地说，例如PLL-ICO等嵌入式模拟电路依靠宽带无噪声电源(VDD)来满足时钟相位噪声及时序抖动要求。随着IC设计朝着将更多模拟电路与数字处理器一起嵌入同一硅裸片中的方向发展，要在IC设计中包括用于每一嵌入式模拟核心的独立低噪声电源(VDD)连接件变得更难。传统上已使用低压降(LDO)电压调节器来满足此要求。然而，仅使用芯片上组件来设计宽带电源抑制比(PSRR)LDO电压调节器是一项艰难的设计任务，且每一额外的宽带PSRR LDO电压调节器都可能引起很大的硅裸片面积损失。
传统上，芯片上PLL-ICO使用独立的电源(VDD)凸块来得到无噪声的电源(VDD)连接件。随着多个PLL被集成到IC中，电源(VDD)凸块的数目增加。随着多个PLL-ICO及其它嵌入式模拟核心被集成到IC中，电源(VDD)凸块及硅裸片接合垫的数目增加。电源(VDD)凸块指代封装集成电路(封装IC)与主应用电路板之间的焊球连接件。通过改进IC上的个别电路块(例如，任何PLL-ICO)的PSRR，可使电源(VDD)连接件及接地(GND)连接件的数目减到最小，从而减少封装IC的引脚计数，降低IC及主应用电路板的布线复杂性。
在IC设计中，为了与其它电路块进行集成，需要具有经改进的电源抑制比(PSRR)的低抖动PLL-ICO。PLL-ICO的PSRR的很大改进允许高速度/低抖动PLL-ICO与IC设计内的其它电路块共享电源(VDD)连接件；进而，减小IC裸片尺寸，简化裸片平面布置及布局，减少IC封装及裸片的引脚计数，且最终降低IC成本。
发明内容
本发明描述一种集成电路，其并入有用于具有经改进的电源抑制比(PSRR)的电流控制振荡器(ICO)的偏置电路。用于所述ICO的所述偏置电路包括两个误差放大器。第一误差放大器调节以接地供应(GND)为基准的偏置电压VBN。第二误差放大器调节以正电源(VDD)为基准的偏置电压VBP。针对注入VDD及GND中的噪声，所述VBP及VBN偏置电压相对于常规ICO偏置电路具有经改进的PSRR。
附图说明
图1展示具有PLL及ICO电路块的集成电路(IC)的框图，所述PLL及ICO电路块与其它数字及模拟电路块共享电源连接件。
图2展示PLL-ICO电路块的示意图。
图3展示具有对称负载的常规电流控制振荡器(ICO)的示意图，所述ICO利用VtoI偏置电路来将Vctrl转换为Ictrl、VBN及VBP，其中仅在Vctrl到VBN的信号路径中有误差放大器。
图4展示具有对称负载的经改进的电流控制振荡器(ICO)的示意图，所述ICO利用VtoI偏置电路来将Vctrl转换为Ictrl、VBN及VBP，其中有两个误差放大器-第一误差放大器在Vctrl到VBN的信号路径中且第二误差放大器在Vctrl到VBP的信号路径中。
图5展示在CK_OUT＝768MHz的情况下电源(VDD)诱发的时钟抖动与抖动频率的图表。
为了促进理解，已在可能处使用相同的参考标号来指示各图所共有的相同元件，不同之处只是在适当时可能添加后缀以区分这些元件。所述图式中的图像出于说明的目的而经简化，且未必按比例描绘。
附图说明本发明的示范性配置，且因此不应被认为限制可认同其它同样有效的配置的本发明的范围。相应地，已预期，一些配置的特征可有益地并入于其它配置中而不作进一步叙述。
具体实施方式
本文中描述的装置可用于各种IC设计，其包括但不限于用于蜂窝式、PCS及IMT频带以及例如CDMA、TDMA、FDMA、OFDMA及SC-FDMA等空中接口的无线通信装置。除了蜂窝式、PCS或IMT网络标准及频带之外，此装置还可用于局域或个人局域网络标准、WLAN、蓝牙及超宽带(UWB)。
图1展示根据如图所示的本实施例的具有PLL及ICO电路块的集成电路(IC)的框图，所述PLL及ICO电路块与其它数字及模拟电路块共享电源连接件。IC 100包括一个或一个以上PLL-ICO 105，其可产生任何数目的时钟信号，所述任何数目的时钟信号为操作所述IC内的多个电路块所需的或被发送到外部电路及信号接口。个别PLL 110及ICO 120可针对不同频率范围及抖动规格予以定制。IC 100可集成许多不同功能，其中包括模/数转换器/数/模转换器170、处理器180、存储器190，且可在亚微米半导体几何形态(例如，硅)工艺(65nm或45nm的CMOS为当前实例工艺)中实施且可经优化以用于无线通信装置应用。在用于具有电池供电操作的无线通信装置应用的当前硅工艺中，IC 100必须被设计成具有尽可能低的供应电压，从而在功率消耗最低且不超过硅工艺的击穿电压的情况下操作。虽然有多个外部正电源(VDD)及接地供应(GND)连接件，但在个别电路块的电源抑制比(PSRR)并非最佳的情况下，个别电路块理想上可能需要无噪声的电源。
图2展示根据如图所示的本实施例的图1的PLL-ICO电路块105的示意图。PLL-ICO电路块105包括PLL 11O及ICO 120。PLL 110包括参考时钟输入CK_IN。PLL 110还包括相位频率检测器(PFD 112)、电荷泵(CP 114)、环路滤波器(LF 116)及L+M/N除法器118。ICO 120包括输入信号Vctrl及输出信号CK_OUT。ICO 120还包括VtoI转换器(VtoI 122)、具有输出频率FOSC的电流控制振荡器(N级环式振荡器124)及复制偏置产生电路(偏置电路126)。
在PLL-ICO 105的正常操作下，利用PFD 112将CK_IN与L+M/N除法器118的输出时钟进行比较。PFD 112产生一系列向上(UP)及向下(DOWN)脉冲，以指示N级环式振荡器124在与CK_IN的每一相位比较循环中高于或低于所要频率。
所述向上(UP)及向下(DOWN)脉冲控制CP 114。CP 114在标记为ICP的节点处输出向上(UP)或向下(DOWN)电流脉冲，所述电流脉冲具有预定振幅，但其持续时间取决于两个输入时钟信号之间的相位差。ICP由LF 116滤波以产生标记为Vctrl的模拟控制电压。Vctrl为对ICO 120的输入信号。在ICO 120内，将Vctrl转换为控制电流Ictrl(利用VtoI 122)，其与由偏置电路126产生的VBP及VBN一起用以调整N级环式振荡器124的输出CK_OUT的频率FOSC。
在PFD 112、CP 114与LF 116之间可存在反相器，因为VtoI 122通常反转Vctrl与N级环式振荡器124的输出频率之间的关系(FOSC～-Vctrl)。信号CK_IN的频率÷(L+M/N)的结果与信号CK_OUT的频率÷(L+M/N)的结果在PLL锁定状态下相等，且Vctrl、VBP、VBN及Ictrl分别收敛到一组稳定的偏置电压及电流。
如先前所提及，归因于高速度操作及无线装置中所需的严格抖动要求，设计PLL-ICO以使其满足这些IC设计的要求已很有挑战性。去往PLL-ICO的电源(VDD)上存在的噪声会影响低抖动及高速度操作性能。在同一硅裸片上集成有众多电路块及处理器的IC设计中，此噪声增加。每一作用中电路块可将噪声注入用于个别PLL-ICO及其它功能块的共同电源(VDD)(模拟电源及数字电源两者)中。
本文中所描述的PLL-ICO电路块105可用于各种电子电路，其中包括通信电路。举例来说，PLL-ICO电路块105可(1)在发射器子系统中用以产生用于上变频转换的本机振荡器(LO)信号，(2)在接收器子系统中用以产生用于下变频转换的LO信号，(3)在数字子系统中用以产生用于同步电路(例如触发器及锁存器)的时钟信号及(4)在其它电路及子系统中使用。为了清晰起见，下文中描述用于CMOS半导体IC装置的PLL-ICO电路块105。
图3展示根据如图所示的本实施例的图2的具有对称负载的常规电流控制振荡器(ICO)的示意图，所述ICO利用VtoI偏置电路来将Vctrl转换为Ictrl、VBN及VBP，其中仅在Vctrl到VBN的信号路径中有误差放大器。ICO 120包括VtoI 122、复制偏置产生电路126、误差放大器132及N级环式振荡器(具有级124a、124b...124n)。
ICO 120包括输入控制电压Vctrl，其由VtoI 122、误差放大器132及复制偏置产生电路126转换为一组两个偏置电压VBP及VBN。VBP为Vctrl的复制电压。VBP及VBN在常规ICO 120中设置偏置电流Ictrl。Vctrl与VBN之间的误差放大器132调节Vctrl与VBN之间的电压关系。
VBP及VBN控制由级124a、124b到124n组成的N级环式振荡器124。N级环式振荡器124的输出振幅可用电平转变器128复原为数字逻辑电平。在N级环式振荡器124中，级数目为奇数，且为3或5，但可依据ICO 120的应用而添加更多的级。
可仍利用偏置电路组件122、126及132的不同环式振荡器级设计为可能的。随着Vctrl的电压降低，用于ICO 120的偏置电流Ictrl与VBN一起增大。VBP追踪Vctrl，或VBP与Vctrl具有相同极性。随着通往ICO 120的偏置电流Ictrl增大，输出频率CK_OUT(根据图2，等于FOSC)也增大，因为每一级(124a到124n)的延迟减少，且因为在每一级输出(124a到124n)处的上升时间及下降时间减少。
误差放大器132调节VBN电压且仅优化来自接地(GND)轨连接件的电源抑制比(PSRR)。常规ICO 120电路的PSRR受限于VtoI 122与复制偏置产生电路126(两者均受VBN束缚)的匹配精度，因为复制偏置产生电路126使用电流调节而不是电压调节。在Vctrl到VBP的信号路径中没有误差放大器，且因此未优化来自正电源(VDD)轨连接件的PSRR。
由VtoI 122、复制偏置产生电路126及误差放大器132组成的相同偏置控制电路可用以控制延迟锁定环路(DLL)而不是锁相环路(PLL)。控制原理与图3中所示的原理相同，不同之处只是串接级的传播延迟与Vctrl及VBP成比例(且与Ictrl及VBN成反比)。
图4展示根据如图所示的本实施例的图2的具有对称负载的经改进的电流控制振荡器(ICO)的示意图，所述ICO利用VtoI偏置电路来将Vctrl转换为Ictrl、VBN及VBP，其中有两个误差放大器-第一误差放大器在Vctrl到VBN的信号路径中且第二误差放大器在Vctrl到VBP的信号路径中。ICO 120a包括VtoI 122(与图3的ICO 120相同)、复制偏置产生电路126a(在图4中经重配置)、误差放大器132(与图3的ICO 120相同)及误差放大器134(在图4中新出现)以及N级环式振荡器(具有级124a、124b...124n)(与图3的ICO 120相同)。
ICO 120a包括输入控制电压Vctrl，其由VtoI 122、误差放大器132及134以及复制偏置产生电路126a转换为一组两个偏置电压VBP及VBN。VBP及VBN在经改进的ICO 120a中设置偏置电流Ictrl。如ICO 120(图3中)及ICO 120a(图4中)两者中所示，Vctrl与VBN之间的误差放大器132调节Vctrl与VBN之间的电压关系。仅在ICO 120a内，Vctrl与VBP之间的误差放大器134调节Vctrl与VBP之间的电压关系。
VBP及VBN控制由级124a、124b到124n组成的N级环式振荡器124。N级环式振荡器124的输出振幅可用电平转变器128复原为数字逻辑电平。在N级环式振荡器124中，级数目为奇数，且为3或5，但可依据ICO 120a的应用而添加更多的级。可仍利用偏置电路组件122、126a及132的不同环式振荡器级设计为可能的。随着Vctrl的电压降低，用于ICO 120a的偏置电流Ictrl与VBN一起增大。VBP追踪Vctrl，或VBP与Vctrl具有相同极性。
随着通往ICO 120a的偏置电流Ictrl增大，输出频率CK_OUT(根据图2，等于FOSC)也增大，因为每一级(124a到124n)的延迟减少且因为在每一级输出(124a到124n)处的上升时间及下降时间减少。如先前针对图3中的ICO 120所示，误差放大器132调节VBN电压且仅优化来自接地(GND)轨连接件的电源抑制比(PSRR)。
通过误差放大器134调节VBP电压，ICO 120a的来自电源(VDD)轨连接件的电源抑制比(PSRR)相对于图3中的ICO 120有所改进。由于观测到VBP信号路径的输出阻抗相对于如先前在图3中所示的常规ICO 120电路有所减小，电源抑制比(PSRR)在ICO 120a中得以改进。
图4中的额外误差放大器134将VBP节点的输出阻抗设置为1/(A(s)*Rout)，其中A(s)为额外误差放大器134的环路增益。A(s)应为低通转移函数，其单位增益带宽为100MHz或更大且DC增益为40dB到50dB。Rout为额外误差放大器134的输出阻抗，其在几百欧姆的范围内。
如针对如图3中所示的常规ICO 120电路所描述，VBP节点的输出阻抗等于电流镜的输出阻抗1/gm，其中gm为复制偏置产生电路126a中的PMOS装置的跨导且在几十毫安/伏特的范围内。由于在较宽的频率范围内，A(s)*Rout＞＞gm，所以VBP节点的输出阻抗在图4的经改进的ICO电路120a中比在图3的常规ICO 120电路中低得多；进而，在VDD上存在的噪声频率范围内，图4中的ICO 120a电路的PSRR优于图3的ICO 120电路。
针对VBP节点及VBN节点两者利用图4中的误差放大器132及134的另一益处是实现经调节的对称负载，所述经调节的对称负载在存在从其它电路块到所述电路的接地(GND)或正电源(VDD)连接件中的耦合路径的情况下进一步改进ICO 120a的噪声抑制。
由VtoI 122、复制偏置产生电路126a、误差放大器132及134组成的相同偏置控制电路可用以控制延迟锁定环路(DLL)而不是锁相环路(PLL)。控制原理与图3中所示的原理相同，不同之处只是串接级的传播延迟与Vctrl及VBP成比例(且与Ictrl及VBN成反比)。
图5展示根据如图所示的本实施例的图3到4的在CK_OUT＝768MHz的情况下电源(VDD)诱发的时钟抖动与抖动频率的图表。在输出频率FOSC等于768MHz的情况下比较ICO 120(来自图3)与ICO 120a(来自图4)的PSRR，其中施加于VDD上的50mV的AC噪声扫频为10MHz到1GHz。对于低于500MHz的VDD噪声，与如先前在图3中所示的常规ICO 120电路相比，图4中的ICO 120a电路表现出较低的峰间抖动。
峰间抖动的定义经给出为 ΔT pk - pk = Vm × Kvco Fosc 2 × 1 - cos ( 2 π × Fm / Fosc ) , 其中Vm为VDD噪声的振幅，FOSC为ICO频率(Hz)，Kvco为Vctrl与ICO输出频率之间的增益控制斜率(Hz/V)，且Fm为VDD噪声的频率(Hz)。如用所述峰间抖动等式可计算出，对于ICO 120及ICO 120a电路两者，峰间抖动在或384MHz时达到最大值。
所属领域的技术人员将理解，可使用多种不同技术中的任一者来表示信号。举例来说，可在以上描述全文中参考的数据、指令、信号可由电压、电流、电磁波、磁场或磁性粒子或其任何组合表示。
技术人员将进一步了解，结合本文的揭示内容所描述的各种说明性射频或模拟电路块在执行本发明所描述的相同功能时可独立于逻辑电路及系统或与逻辑电路及系统组合地以多种不同电路拓扑在一个或一个以上集成电路上实施。
提供对本发明的先前描述以使所属领域的任何技术人员能够制作或使用本发明。所属领域的技术人员将容易明白对本发明的各种修改，且本文所定义的一般原理可在不脱离本发明的范围的情况下应用于其它变型。因此，本发明不希望限于本文所描述的实例及设计，而是应被赋予与本文所揭示的原理及新颖特征一致的最广范围。

Claims (17)

1.一种电流控制振荡器ICO，其包含：
第一电压／电流转换器，其具有接收输入控制电压的输入及用于产生与所述输入控制电压成反比的控制电流的输出；
第一误差放大器，具有接收所述输入控制电压的负输入、接收所述第一电压／电流转换器的输出的正输入及产生与所述输入控制电压成反比的偏置电压的输出；
电流镜，其具有从所述第一电压／电流转换器的输出接收输入控制电流的输入以及耦合到所述第一误差放大器的输出偏置电压以用于调节与所述第一误差放大器的输出偏置电压成比例的所述控制电流的输入；
复制级，其具有从所述第一误差放大器的输出接收输入偏置电压的输入及产生相当于所述第一电压／电流转换器的输出控制电流的控制电流的输出；及
第二误差放大器，具有接收所述输入控制电压的负输入、耦合到所述复制级的输出的正输入及产生与所述第一误差放大器的输出偏置电压成反比的偏置电压的输出，所述第一误差放大器的输出及所述第二误差放大器的输出形成一对经调节的对称负载以控制N级电流控制振荡器的偏置电流。
2.根据权利要求1所述的ICO，其中所述ICO经配置以受锁相环路PLL控制。
3.根据权利要求2所述的ICO，其中所述ICO及PLL为位于共同衬底上的集成电路。
4.根据权利要求3所述的ICO，其中ICO输出经配置以对通用处理器进行计时。
5.根据权利要求3所述的ICO，其中所述ICO输出经配置以对数字信号处理器进行计时。
6.根据权利要求3所述的ICO，其中所述ICO输出经配置以对模／数转换器ADC进行计时。
7.根据权利要求3所述的ICO，其中所述ICO输出经配置以对数字转换器DAC进行计时。
8.根据权利要求3所述的ICO，其中所述ICO输出经配置以产生用于射频电路的本机振荡器。
9.一种电流控制时钟延迟线，其包含：
第一电压／电流转换器，其具有接收输入控制电压的输入及用于产生与所述输入控制电压成反比的控制电流的输出；
第一误差放大器，其具有接收所述输入控制电压的负输入、接收所述第一电压／电流转换器的输出的正输入及产生与所述输入控制电压成反比的偏置电压的输出；
电流镜，其具有从第一电压／电流转换器的输出接收输入控制电流的输入、耦合到所述第一误差放大器的输出偏置电压以用于调节与所述第一误差放大器的输出偏置电压成比例的所述控制电流的输入；
复制级，其具有从所述第一误差放大器的输出接收输入偏置电压的输入及产生相当于所述第一电压／电流转换器的输出控制电流的控制电流的输出；及
第二误差放大器，其具有接收所述输入控制电压的负输入、耦合到所述复制级的输出的正输入及产生与所述第一误差放大器的输出偏置电压成反比的偏置电压的输出，所述第一误差放大器的输出及所述第二误差放大器的输出形成一对经调节的对称负载以控制N级电流控制延迟线的偏置电流。
10.根据权利要求9所述的时钟延迟线，其中所述时钟延迟线经配置以受延迟锁定环路DLL控制。
11.根据权利要求10所述的时钟延迟线，其中所述时钟延迟线及DLL为位于共同衬底上的集成电路。
12.根据权利要求11所述的时钟延迟线，其中时钟延迟线输出经配置以提供主时钟及一个或一个以上经延时的时钟信号。
13.根据权利要求12所述的时钟延迟线，其中所述主时钟及经延时的时钟信号经配置以对模／数转换器ADC进行计时。
14.一种调节N级环式振荡器的输出偏置电压VBN及VBP以获得经改进的电源抑制比的方法，其包含：
识别控制电压Vctrl；
基于所述控制电压Vctrl产生控制电流Ictrl；
使用所述控制电压Vctrl及控制电流Ictrl产生以接地供应GND为基准的经调节的偏置电压VBN；
使用所述经调节的偏置电压VBN及控制电压Vctrl产生以正电源VDD为基准的经调节的偏置电压VBP；及
将所述经调节的偏置电压VBP及VBN耦合到所述N级环式振荡器的输入以调整N级环式振荡器输出频率。
15.根据权利要求14所述的方法，其中VBP及VBN为经调节的对称负载。
16.一种调节具有经改进的电源抑制比的N级时钟延迟线的输出偏置电压VBN及VBP的方法，其包含：
识别控制电压Vctrl；
基于所述控制电压Vctrl产生控制电流Ictrl；
使用所述控制电压Vctrl及控制电流Ictrl产生以接地供应GND为基准的经调节的偏置电压VBN；
使用所述经调节的偏置电压VBN及控制电压Vctrl产生以正电源VDD为基准的经调节的偏置电压VBP；及
将所述经调节的偏置电压VBP及VBN耦合到所述N级时钟延迟线的输入以调整N级时钟延迟线输入到输出时钟延迟时间。
17.根据权利要求16所述的方法，其中VBP及VBN为经调节的对称负载。
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