JP2002076856A - バイアス信号生成回路、遅延回路、発振回路およびクロック群発生回路 - Google Patents
バイアス信号生成回路、遅延回路、発振回路およびクロック群発生回路Info
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- JP2002076856A JP2002076856A JP2000261822A JP2000261822A JP2002076856A JP 2002076856 A JP2002076856 A JP 2002076856A JP 2000261822 A JP2000261822 A JP 2000261822A JP 2000261822 A JP2000261822 A JP 2000261822A JP 2002076856 A JP2002076856 A JP 2002076856A
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Abstract
(57)【要約】
【課題】クロック信号のデューティー変動が抑止された
クロック群発生回路を提供する。 【解決手段】クロック群発生回路は、電源側と接地側の
電流源トランジスタを駆動するバイアス電圧ＮＢＩＡＳ
およびＰＢＩＡＳを可変させることによって立ち上がり
時間と立ち下がり時間が制御可能な複数のインバータ型
遅延段を含むＶＣＯを有したＰＬＬの構成を有してお
り、このＶＣＯから位相が異なる複数のクロック信号が
生成される。図３の回路は、一方のバイアス電圧から他
方のバイアス電圧を生成させる回路であり、バイアス電
圧ＮＢＩＡＳおよびＰＢＩＡＳに応じたレプリカ信号Ｖ
rep が遅延段のレプリカ回路１２から出力され、このレ
プリカ信号Ｖrep と上記基準信号ＶthL とが一致するバ
イアス電圧ＮＢＩＡＳまたはＰＢＩＡＳが上記差動増幅
回路において生成される。
クロック群発生回路を提供する。 【解決手段】クロック群発生回路は、電源側と接地側の
電流源トランジスタを駆動するバイアス電圧ＮＢＩＡＳ
およびＰＢＩＡＳを可変させることによって立ち上がり
時間と立ち下がり時間が制御可能な複数のインバータ型
遅延段を含むＶＣＯを有したＰＬＬの構成を有してお
り、このＶＣＯから位相が異なる複数のクロック信号が
生成される。図３の回路は、一方のバイアス電圧から他
方のバイアス電圧を生成させる回路であり、バイアス電
圧ＮＢＩＡＳおよびＰＢＩＡＳに応じたレプリカ信号Ｖ
rep が遅延段のレプリカ回路１２から出力され、このレ
プリカ信号Ｖrep と上記基準信号ＶthL とが一致するバ
イアス電圧ＮＢＩＡＳまたはＰＢＩＡＳが上記差動増幅
回路において生成される。
Description
【０００１】
【発明の属する技術分野】バイアス信号に応じて遅延時
間を可変する遅延回路に供給される当該バイアス信号を
生成するバイアス信号生成回路、ならびにこれを用いた
遅延回路、発振回路、複数のクロック信号を出力するク
ロック群発生回路に関し、例えば、デジタルＴＶのドッ
トクロック発生回路に用いられるクロック群発生回路に
関する。
間を可変する遅延回路に供給される当該バイアス信号を
生成するバイアス信号生成回路、ならびにこれを用いた
遅延回路、発振回路、複数のクロック信号を出力するク
ロック群発生回路に関し、例えば、デジタルＴＶのドッ
トクロック発生回路に用いられるクロック群発生回路に
関する。
【０００２】入力のビット信号に対する高速な位相同期
が要求されるＡＴＭ（AsynchronousTransfer Mode）通
信の分野や、入力ビット信号の周波数に揺らぎのあるＣ
Ｄ（Compact Disc）やＤＶＤ（Digital Versatile Dis
c）やビデオ信号などの再生装置の分野においては、Ｄ
ＬＬ（Delay-Locked Loop ）回路などで構成された位相
同期回路により、複数の少しずつ位相をずらしたクロッ
ク信号群の中から入力のビット信号や同期信号と位相の
一致したクロック信号を選択して、高速な位相同期を行
っている。
が要求されるＡＴＭ（AsynchronousTransfer Mode）通
信の分野や、入力ビット信号の周波数に揺らぎのあるＣ
Ｄ（Compact Disc）やＤＶＤ（Digital Versatile Dis
c）やビデオ信号などの再生装置の分野においては、Ｄ
ＬＬ（Delay-Locked Loop ）回路などで構成された位相
同期回路により、複数の少しずつ位相をずらしたクロッ
ク信号群の中から入力のビット信号や同期信号と位相の
一致したクロック信号を選択して、高速な位相同期を行
っている。
【０００３】また、高逓倍でかつ低ジッタな特性が要求
される液晶の画面表示やＴＶの文字表示の分野において
は、ＰＬＬ（Phase-Locked Loop ）回路と遅延回路など
によって構成されたジッタ補正回路により微小な遅延時
間分ずつずらした複数のクロック信号群の中から水平同
期信号と位相の一致したクロック信号を選択して、その
クロック信号やそのクロック信号をベースに分周したク
ロック信号を表示用のクロック信号として用いることで
低ジッタの画面表示を得ている。
される液晶の画面表示やＴＶの文字表示の分野において
は、ＰＬＬ（Phase-Locked Loop ）回路と遅延回路など
によって構成されたジッタ補正回路により微小な遅延時
間分ずつずらした複数のクロック信号群の中から水平同
期信号と位相の一致したクロック信号を選択して、その
クロック信号やそのクロック信号をベースに分周したク
ロック信号を表示用のクロック信号として用いることで
低ジッタの画面表示を得ている。
【０００４】また、このような分野においては、ＶＣＤ
（Voltage Controlled Delay）回路やＶＣＯ（Voltage
Controlled Oscillator ）回路から複数の位相ずらした
クロック信号をＮ逓倍合成回路に供給して、ＶＣＤ回路
やＶＣＯ回路の元々の発振周波数よりもさらに高い発振
周波数のクロック信号を得ることが行われている。
（Voltage Controlled Delay）回路やＶＣＯ（Voltage
Controlled Oscillator ）回路から複数の位相ずらした
クロック信号をＮ逓倍合成回路に供給して、ＶＣＤ回路
やＶＣＯ回路の元々の発振周波数よりもさらに高い発振
周波数のクロック信号を得ることが行われている。
【０００５】これらの回路には、複数の位相のずれたク
ロック信号群を発生させる回路、すなわち、クロック群
発生回路が含まれている。最も単純なクロック群発生回
路は、例えば、キャパシタと抵抗による遅延素子や、イ
ンバータや論理ゲートなどによる遅延素子（ユニット）
を縦続接続させた遅延素子列によって構成される。しか
しながら、この場合、隣合ったクロック信号どうしの間
の遅延時間がプロセスばらつきや電源電圧の変化や温度
の変化により変動してしまうので、この変動に対するマ
ージンを得るために、必要なクロック信号の数に対して
２〜３倍多めに遅延素子（ユニット）を並べなければな
らない。
ロック信号群を発生させる回路、すなわち、クロック群
発生回路が含まれている。最も単純なクロック群発生回
路は、例えば、キャパシタと抵抗による遅延素子や、イ
ンバータや論理ゲートなどによる遅延素子（ユニット）
を縦続接続させた遅延素子列によって構成される。しか
しながら、この場合、隣合ったクロック信号どうしの間
の遅延時間がプロセスばらつきや電源電圧の変化や温度
の変化により変動してしまうので、この変動に対するマ
ージンを得るために、必要なクロック信号の数に対して
２〜３倍多めに遅延素子（ユニット）を並べなければな
らない。
【０００６】そこで、一般的には、ＤＬＬ回路本体のＶ
ＣＤ回路やＰＬＬ回路本体のＶＣＯ回路の複数の箇所か
らクロック信号を取りだす方法が用いられている。この
方法によれば、プロセスばらつきや電源電圧の変化があ
っても制御電圧によりフィードバックがかかるので、隣
合ったクロック信号どうしの間の遅延時間や位相ずれを
一定に制御することができる。このような方法は、ばら
つき対策のための余分な遅延素子や沢山の選択回路を並
べる必要がないため、とても実用的である。また、本体
のＶＣＤ回路やＶＣＯ回路から取り出したクロック信号
だけでは不足する場合には、制御電圧を流用して、増設
したＶＣＤ回路からもクロック信号を取り出すことが可
能である。
ＣＤ回路やＰＬＬ回路本体のＶＣＯ回路の複数の箇所か
らクロック信号を取りだす方法が用いられている。この
方法によれば、プロセスばらつきや電源電圧の変化があ
っても制御電圧によりフィードバックがかかるので、隣
合ったクロック信号どうしの間の遅延時間や位相ずれを
一定に制御することができる。このような方法は、ばら
つき対策のための余分な遅延素子や沢山の選択回路を並
べる必要がないため、とても実用的である。また、本体
のＶＣＤ回路やＶＣＯ回路から取り出したクロック信号
だけでは不足する場合には、制御電圧を流用して、増設
したＶＣＤ回路からもクロック信号を取り出すことが可
能である。
【０００７】ここで、ＶＣＯ回路を用いたクロック群発
生回路の第１の従来例について説明する。図１３は、従
来のクロック群発生回路の第１の構成例を示す図であ
る。図１３に示すクロック群発生回路は、位相比較器
４、チャージポンプ回路３、フィルタ２、ＶＣＯ回路５
ａ’、および分周器６を有している。
生回路の第１の従来例について説明する。図１３は、従
来のクロック群発生回路の第１の構成例を示す図であ
る。図１３に示すクロック群発生回路は、位相比較器
４、チャージポンプ回路３、フィルタ２、ＶＣＯ回路５
ａ’、および分周器６を有している。
【０００８】位相比較器４は、基準クロック信号Ｒｅｆ
−ＣＬＫと分周器６の出力信号との位相を比較し、この
比較結果に応じてアップ信号ＵＰおよびダウン信号ＤＯ
ＷＮを生成し、チャージポンプ回路３に出力する。チャ
ージポンプ回路３は、位相比較器４からのアップ信号Ｕ
Ｐおよびダウン信号ＤＯＷＮに応じて充電電流あるいは
放電電流をフィルタ２に出力する。フィルタ２は、所定
の帯域特性を有する例えばロウパスフィルタやラグリー
ドフィルタであり、チャージポンプ回路３の出力信号か
ら高域成分を除去した信号や位相引き込みのためのパル
ス状の信号を、制御電圧ＶCNT としてをＶＣＯ回路５
ａ’に出力する。ＶＣＯ回路５ａ’は、フィルタ２から
の制御電圧ＶCNT を受けて、これに応じた周波数の信号
を分周器６に出力する。また、ＶＣＯ回路５ａ’を構成
する複数の遅延ユニットから、位相の異なる複数のクロ
ック信号φ｛0 ｝〜クロック信号φ｛π｝を出力する。
このＶＣＯ回路５ａ’の回路例については後述する。分
周器６は、ＶＣＯ回路５ａ’により発生されるクロック
信号の１つを入力し、これを所定の分周比で分周した信
号を、位相比較器４へ出力する。
−ＣＬＫと分周器６の出力信号との位相を比較し、この
比較結果に応じてアップ信号ＵＰおよびダウン信号ＤＯ
ＷＮを生成し、チャージポンプ回路３に出力する。チャ
ージポンプ回路３は、位相比較器４からのアップ信号Ｕ
Ｐおよびダウン信号ＤＯＷＮに応じて充電電流あるいは
放電電流をフィルタ２に出力する。フィルタ２は、所定
の帯域特性を有する例えばロウパスフィルタやラグリー
ドフィルタであり、チャージポンプ回路３の出力信号か
ら高域成分を除去した信号や位相引き込みのためのパル
ス状の信号を、制御電圧ＶCNT としてをＶＣＯ回路５
ａ’に出力する。ＶＣＯ回路５ａ’は、フィルタ２から
の制御電圧ＶCNT を受けて、これに応じた周波数の信号
を分周器６に出力する。また、ＶＣＯ回路５ａ’を構成
する複数の遅延ユニットから、位相の異なる複数のクロ
ック信号φ｛0 ｝〜クロック信号φ｛π｝を出力する。
このＶＣＯ回路５ａ’の回路例については後述する。分
周器６は、ＶＣＯ回路５ａ’により発生されるクロック
信号の１つを入力し、これを所定の分周比で分周した信
号を、位相比較器４へ出力する。
【０００９】図１３に示したクロック群発生回路は、一
般的なＰＬＬ回路の構成を有している。ＶＣＯ回路５
ａ’により発生されるクロック信号は、基準クロック信
号Ｒｅｆ−ＣＬＫに位相が同期しているとともに、基準
クロック信号Ｒｅｆ−ＣＬＫの周波数に対して分周器６
の分周比に応じた周波数を有している。
般的なＰＬＬ回路の構成を有している。ＶＣＯ回路５
ａ’により発生されるクロック信号は、基準クロック信
号Ｒｅｆ−ＣＬＫに位相が同期しているとともに、基準
クロック信号Ｒｅｆ−ＣＬＫの周波数に対して分周器６
の分周比に応じた周波数を有している。
【００１０】図１４は、従来のクロック群発生回路を構
成するＶＣＯ回路の第１回路例を示す図である。図１４
に示すＶＣＯ回路は、遅延ユニット５５−１〜遅延ユニ
ット５５−ｎ、およびＮＡＮＤ回路５６を有している。
また、遅延ユニット５５−１〜遅延ユニット５５−ｎ
は、ｐチャンネル型ＭＯＳトランジスタ（ｐＭＯＳトラ
ンジスタ）Ｑｐ６３およびＱｐ６４、ｎチャンネル型Ｍ
ＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｑｎ６１〜
Ｑｎ６３、ならびにキャパシタＣ５０をそれぞれ有して
いる。
成するＶＣＯ回路の第１回路例を示す図である。図１４
に示すＶＣＯ回路は、遅延ユニット５５−１〜遅延ユニ
ット５５−ｎ、およびＮＡＮＤ回路５６を有している。
また、遅延ユニット５５−１〜遅延ユニット５５−ｎ
は、ｐチャンネル型ＭＯＳトランジスタ（ｐＭＯＳトラ
ンジスタ）Ｑｐ６３およびＱｐ６４、ｎチャンネル型Ｍ
ＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｑｎ６１〜
Ｑｎ６３、ならびにキャパシタＣ５０をそれぞれ有して
いる。
【００１１】ｐＭＯＳトランジスタＱｐ６３、ｎＭＯＳ
トランジスタＱｎ６１およびｎＭＯＳトランジスタＱｎ
６２からなる回路、ならびに、ｐＭＯＳトランジスタＱ
ｐ６４、ｎＭＯＳトランジスタＱｎ６３およびｎＭＯＳ
トランジスタＱｎ６４からなる回路は、それぞれインバ
ータ型の遅延段を構成している。ｐＭＯＳトランジスタ
Ｑｐ６３とｎＭＯＳトランジスタＱｎ６１は、互いに接
続されたゲートに前段の遅延ユニットの出力信号を受
け、互いに接続されたドレインから次段の遅延段に信号
を出力している。ｐＭＯＳトランジスタＱｐ６３のソー
スは電源ラインＶddに接続されており、ｎＭＯＳトラン
ジスタＱｎ６１のソースは、ｎＭＯＳトランジスタＱｎ
６２のドレインとソースを介して接地ラインに接続され
ている。また、ｎＭＯＳトランジスタＱｎ６２のゲート
には、制御電圧ＶCNT が印加されている。同様にして、
ｐＭＯＳトランジスタＱｐ６４とｎＭＯＳトランジスタ
Ｑｎ６３は、互いに接続されたゲートに前段の遅延段の
出力信号を受け、互いに接続されたドレインから次段の
遅延ユニットに信号を出力している。ｐＭＯＳトランジ
スタＱｐ６４のソースは電源ラインＶddに接続されてお
り、ｎＭＯＳトランジスタＱｎ６３のソースは、ｎＭＯ
ＳトランジスタＱｎ６４のドレインとソースを介して接
地ラインに接続されている。ｎＭＯＳトランジスタＱｎ
６４のゲートには、制御電圧ＶCNT が印加されている。
また、各遅延ユニットにおける初段の遅延段の出力には
キャパシタＣ５０が接続されている。すなわち、ｐＭＯ
ＳトランジスタＱｐ６３およびｎＭＯＳトランジスタＱ
ｎ６１のドレインと接地ラインとの間には、キャパシタ
Ｃ５０が挿入されている。
トランジスタＱｎ６１およびｎＭＯＳトランジスタＱｎ
６２からなる回路、ならびに、ｐＭＯＳトランジスタＱ
ｐ６４、ｎＭＯＳトランジスタＱｎ６３およびｎＭＯＳ
トランジスタＱｎ６４からなる回路は、それぞれインバ
ータ型の遅延段を構成している。ｐＭＯＳトランジスタ
Ｑｐ６３とｎＭＯＳトランジスタＱｎ６１は、互いに接
続されたゲートに前段の遅延ユニットの出力信号を受
け、互いに接続されたドレインから次段の遅延段に信号
を出力している。ｐＭＯＳトランジスタＱｐ６３のソー
スは電源ラインＶddに接続されており、ｎＭＯＳトラン
ジスタＱｎ６１のソースは、ｎＭＯＳトランジスタＱｎ
６２のドレインとソースを介して接地ラインに接続され
ている。また、ｎＭＯＳトランジスタＱｎ６２のゲート
には、制御電圧ＶCNT が印加されている。同様にして、
ｐＭＯＳトランジスタＱｐ６４とｎＭＯＳトランジスタ
Ｑｎ６３は、互いに接続されたゲートに前段の遅延段の
出力信号を受け、互いに接続されたドレインから次段の
遅延ユニットに信号を出力している。ｐＭＯＳトランジ
スタＱｐ６４のソースは電源ラインＶddに接続されてお
り、ｎＭＯＳトランジスタＱｎ６３のソースは、ｎＭＯ
ＳトランジスタＱｎ６４のドレインとソースを介して接
地ラインに接続されている。ｎＭＯＳトランジスタＱｎ
６４のゲートには、制御電圧ＶCNT が印加されている。
また、各遅延ユニットにおける初段の遅延段の出力には
キャパシタＣ５０が接続されている。すなわち、ｐＭＯ
ＳトランジスタＱｐ６３およびｎＭＯＳトランジスタＱ
ｎ６１のドレインと接地ラインとの間には、キャパシタ
Ｃ５０が挿入されている。
【００１２】図１４の回路例に示すように、ＶＣＯ回路
に用いられる遅延ユニットは、例えば接地ライン側に設
けられた電流源トランジスタ（ｎＭＯＳトランジスタＱ
ｎ６２およびｎＭＯＳトランジスタＱｎ６４）の電流が
制御電圧ＶCNT に応じて制御される２段のインバータ型
の遅延段によって構成される。信号ＰＷＯＮがハイレベ
ルに設定されると、ＮＡＮＤ回路５６によるゲートが導
通して縦続接続された遅延ユニットの終段からの信号が
初段に帰還されて発振が開始される。このとき、各遅延
ユニットからクロック信号φ｛0 ｝〜クロック信号φ
｛π｝が出力される。
に用いられる遅延ユニットは、例えば接地ライン側に設
けられた電流源トランジスタ（ｎＭＯＳトランジスタＱ
ｎ６２およびｎＭＯＳトランジスタＱｎ６４）の電流が
制御電圧ＶCNT に応じて制御される２段のインバータ型
の遅延段によって構成される。信号ＰＷＯＮがハイレベ
ルに設定されると、ＮＡＮＤ回路５６によるゲートが導
通して縦続接続された遅延ユニットの終段からの信号が
初段に帰還されて発振が開始される。このとき、各遅延
ユニットからクロック信号φ｛0 ｝〜クロック信号φ
｛π｝が出力される。
【００１３】制御電圧ＶCNT が変化すると、インバータ
型の各遅延段の出力の立ち下がり側の遅延時間が変化す
るが、立ち上がり側の遅延時間はあまり変化しない。こ
のため、遅延段２段分を基本単位にしてクロック出力を
取りだす回路構成になっており、クロック出力を取り出
さない前段の遅延段の出力にはダミーの負荷容量Ｃ５０
を付けて、隣合ったクロック出力どうしの位相ずれが等
間隔になるようにしている。
型の各遅延段の出力の立ち下がり側の遅延時間が変化す
るが、立ち上がり側の遅延時間はあまり変化しない。こ
のため、遅延段２段分を基本単位にしてクロック出力を
取りだす回路構成になっており、クロック出力を取り出
さない前段の遅延段の出力にはダミーの負荷容量Ｃ５０
を付けて、隣合ったクロック出力どうしの位相ずれが等
間隔になるようにしている。
【００１４】このような方式では、ダミーの負荷容量を
付ける事で発振周波数が数十％程度低くなる。また、ク
ロック出力の立ち上がり時間と立ち下がり時間がアンバ
ランスなため、クロック信号の出力を受ける次段の遅延
ユニットでデューティーの変動が発生しやすい。そのた
め、クロック信号を高速化しにくいという問題がある。
付ける事で発振周波数が数十％程度低くなる。また、ク
ロック出力の立ち上がり時間と立ち下がり時間がアンバ
ランスなため、クロック信号の出力を受ける次段の遅延
ユニットでデューティーの変動が発生しやすい。そのた
め、クロック信号を高速化しにくいという問題がある。
【００１５】次に、ＶＣＯ回路を用いたクロック群発生
回路の第２の従来例について説明する。図１５は、従来
のクロック群発生回路の第２の構成例を示す図である。
図１５と図１３の同一符号は同一の構成要素を示してい
る。この他、図１５のクロック群発生回路は、バイアス
回路１ａ、およびＶＣＯ回路５ａを有している。
回路の第２の従来例について説明する。図１５は、従来
のクロック群発生回路の第２の構成例を示す図である。
図１５と図１３の同一符号は同一の構成要素を示してい
る。この他、図１５のクロック群発生回路は、バイアス
回路１ａ、およびＶＣＯ回路５ａを有している。
【００１６】第２の従来例と第１の従来例との相違点
は、ＶＣＯ回路５ａがバイアス電圧ＰＢＩＡＳとバイア
ス電圧ＮＢＩＡＳに応じて遅延時間が可変されること
と、このＶＣＯ回路５ａの前にバイアス回路１ａが設け
られていることにある。
は、ＶＣＯ回路５ａがバイアス電圧ＰＢＩＡＳとバイア
ス電圧ＮＢＩＡＳに応じて遅延時間が可変されること
と、このＶＣＯ回路５ａの前にバイアス回路１ａが設け
られていることにある。
【００１７】図１６は、従来のクロック群発生回路を構
成するＶＣＯ回路の第２の回路例を示す図である。図１
６に示すクロック群発生回路は、遅延ユニット５１−１
〜遅延ユニット５１−ｎ、およびＮＡＮＤ回路５６を有
している。また、遅延ユニット５１−１〜遅延ユニット
５１−ｎは、ｐＭＯＳトランジスタＱｐ５０、ｐＭＯＳ
トランジスタＱｐ５１、ｎＭＯＳトランジスタＱｎ５
０、およびｎＭＯＳトランジスタＱｎ５１からなる２段
のインバータ型の遅延段をそれぞれ有するとともに、出
力バッファＢＵＦをそれぞれ有している。
成するＶＣＯ回路の第２の回路例を示す図である。図１
６に示すクロック群発生回路は、遅延ユニット５１−１
〜遅延ユニット５１−ｎ、およびＮＡＮＤ回路５６を有
している。また、遅延ユニット５１−１〜遅延ユニット
５１−ｎは、ｐＭＯＳトランジスタＱｐ５０、ｐＭＯＳ
トランジスタＱｐ５１、ｎＭＯＳトランジスタＱｎ５
０、およびｎＭＯＳトランジスタＱｎ５１からなる２段
のインバータ型の遅延段をそれぞれ有するとともに、出
力バッファＢＵＦをそれぞれ有している。
【００１８】ｐＭＯＳトランジスタＱｐ５１とｎＭＯＳ
トランジスタＱｎ５０は、互いに接続されたゲートに前
段からの信号を入力し、互いに接続されたドレインから
次段に信号を出力している。ｐＭＯＳトランジスタＱｐ
５１のソースは、ｐＭＯＳトランジスタＱｐ５０のドレ
インとソースを介して電源ラインＶddに接続され、ｎＭ
ＯＳトランジスタＱｎ５０のソースは、ｎＭＯＳトラン
ジスタＱｎ５１のドレインとソースを介して接地ライン
に接続されている。ｐＭＯＳトランジスタＱｐ５０のゲ
ートにはバイアス電圧ＰＢＩＡＳが印加されており、ｎ
ＭＯＳトランジスタＱｎ５１のゲートにはバイアス電圧
ＮＢＩＡＳが印加されている。各遅延ユニットにおい
て、このインバータ型遅延段が２段縦続接続されてお
り、遅延ユニットの出力には出力バッファＢＵＦが挿入
されている。
トランジスタＱｎ５０は、互いに接続されたゲートに前
段からの信号を入力し、互いに接続されたドレインから
次段に信号を出力している。ｐＭＯＳトランジスタＱｐ
５１のソースは、ｐＭＯＳトランジスタＱｐ５０のドレ
インとソースを介して電源ラインＶddに接続され、ｎＭ
ＯＳトランジスタＱｎ５０のソースは、ｎＭＯＳトラン
ジスタＱｎ５１のドレインとソースを介して接地ライン
に接続されている。ｐＭＯＳトランジスタＱｐ５０のゲ
ートにはバイアス電圧ＰＢＩＡＳが印加されており、ｎ
ＭＯＳトランジスタＱｎ５１のゲートにはバイアス電圧
ＮＢＩＡＳが印加されている。各遅延ユニットにおい
て、このインバータ型遅延段が２段縦続接続されてお
り、遅延ユニットの出力には出力バッファＢＵＦが挿入
されている。
【００１９】図１６の回路例に示すように、ＶＣＯ回路
を構成する各遅延ユニットは、例えば、バイアス電圧Ｐ
ＢＩＡＳによって制御される電源ライン側の電流源トラ
ンジスタ（ｐＭＯＳトランジスタＱｐ５０）と、バイア
ス電圧ＮＢＩＡＳによって制御される接地ライン側の電
流源トランジスタ（ｎＭＯＳトランジスタＱｎ５１）と
を設けたインバータ型の遅延段２段と、バッファ用のイ
ンバータ１段（出力バッファＢＵＦ）で構成される。信
号ＰＷＯＮがハイレベルに設定されると、ＮＡＮＤ回路
５６によるゲートが導通して縦続接続された遅延ユニッ
トの終段からの信号が初段に帰還されて発振が開始され
る。このとき、各遅延ユニットからはクロック信号φ
｛0 ｝〜クロック信号φ｛π｝が出力される。
を構成する各遅延ユニットは、例えば、バイアス電圧Ｐ
ＢＩＡＳによって制御される電源ライン側の電流源トラ
ンジスタ（ｐＭＯＳトランジスタＱｐ５０）と、バイア
ス電圧ＮＢＩＡＳによって制御される接地ライン側の電
流源トランジスタ（ｎＭＯＳトランジスタＱｎ５１）と
を設けたインバータ型の遅延段２段と、バッファ用のイ
ンバータ１段（出力バッファＢＵＦ）で構成される。信
号ＰＷＯＮがハイレベルに設定されると、ＮＡＮＤ回路
５６によるゲートが導通して縦続接続された遅延ユニッ
トの終段からの信号が初段に帰還されて発振が開始され
る。このとき、各遅延ユニットからはクロック信号φ
｛0 ｝〜クロック信号φ｛π｝が出力される。
【００２０】図１７は、従来のクロック群発生回路を構
成するバイアス回路の回路例を示す図である。図１７に
示すバイアス回路は、ｐＭＯＳトランジスタＱｐ１０
１、ｐＭＯＳトランジスタＱｐ１０２、ｎＭＯＳトラン
ジスタＱｎ１０１、およびｎＭＯＳトランジスタＱｎ１
０２を有している。
成するバイアス回路の回路例を示す図である。図１７に
示すバイアス回路は、ｐＭＯＳトランジスタＱｐ１０
１、ｐＭＯＳトランジスタＱｐ１０２、ｎＭＯＳトラン
ジスタＱｎ１０１、およびｎＭＯＳトランジスタＱｎ１
０２を有している。
【００２１】ｎＭＯＳトランジスタＱｎ１０１は、ゲー
トに制御電圧ＶCNT を受けており、ソースが接地ライン
に接続され、ドレインがｐＭＯＳトランジスタＱｐ１０
１のドレインに接続されている。ｐＭＯＳトランジスタ
Ｑｐ１０１は、ソースが電源ラインＶddに接続され、ゲ
ートが自身のドレインに接続されているとともに、この
ゲートからバイアス電圧ＰＢＩＡＳを出力している。ｐ
ＭＯＳトランジスタＱｐ１０２は、ゲートにバイアス電
圧ＰＢＩＡＳを受けており、ソースが電源ラインＶddに
接続され、ドレインがｎＭＯＳトランジスタＱｎ１０２
のドレインに接続されている。ｎＭＯＳトランジスタＱ
ｎ１０２は、ソースが接地ラインに接続され、ゲートが
自身のドレインに接続されているとともに、このゲート
からバイアス電圧ＮＢＩＡＳを出力している。
トに制御電圧ＶCNT を受けており、ソースが接地ライン
に接続され、ドレインがｐＭＯＳトランジスタＱｐ１０
１のドレインに接続されている。ｐＭＯＳトランジスタ
Ｑｐ１０１は、ソースが電源ラインＶddに接続され、ゲ
ートが自身のドレインに接続されているとともに、この
ゲートからバイアス電圧ＰＢＩＡＳを出力している。ｐ
ＭＯＳトランジスタＱｐ１０２は、ゲートにバイアス電
圧ＰＢＩＡＳを受けており、ソースが電源ラインＶddに
接続され、ドレインがｎＭＯＳトランジスタＱｎ１０２
のドレインに接続されている。ｎＭＯＳトランジスタＱ
ｎ１０２は、ソースが接地ラインに接続され、ゲートが
自身のドレインに接続されているとともに、このゲート
からバイアス電圧ＮＢＩＡＳを出力している。
【００２２】図１７の例に示すように、従来においては
一般にカレントミラー型のバイアス回路が広く用いられ
ている。カレントミラー型のバイアス回路は、例えば、
制御電圧ＶCNT が入力される第１のカレントミラー回路
（ｎＭＯＳトランジスタＱｎ１０１およびｐＭＯＳトラ
ンジスタＱｐ１０１）によりバイアス電圧ＰＢＩＡＳを
発生し、さらにこのバイアス電圧ＰＢＩＡＳが入力され
る第２のカレントミラー回路（ｐＭＯＳトランジスタＱ
ｐ１０２およびｎＭＯＳトランジスタＱｎ１０２）によ
りバイアス電圧ＮＢＩＡＳを発生する。
一般にカレントミラー型のバイアス回路が広く用いられ
ている。カレントミラー型のバイアス回路は、例えば、
制御電圧ＶCNT が入力される第１のカレントミラー回路
（ｎＭＯＳトランジスタＱｎ１０１およびｐＭＯＳトラ
ンジスタＱｐ１０１）によりバイアス電圧ＰＢＩＡＳを
発生し、さらにこのバイアス電圧ＰＢＩＡＳが入力され
る第２のカレントミラー回路（ｐＭＯＳトランジスタＱ
ｐ１０２およびｎＭＯＳトランジスタＱｎ１０２）によ
りバイアス電圧ＮＢＩＡＳを発生する。
【００２３】制御電圧ＶCNT が変化しても、カレントミ
ラー回路によって、バイアス電圧ＰＢＩＡＳに応じて制
御される電源ライン側の電流源トランジスタ（ｐＭＯＳ
トランジスタＱｐ５０）に流れる電流と、バイアス電圧
ＮＢＩＡＳに応じて制御される接地ライン側の電流源ト
ランジスタ（ｎＭＯＳトランジスタＱｎ５１）に流れる
電流とが、概ね釣り合うように制御される。また、標準
的な条件においては、各々のインバータ型の遅延段の出
力立ち上がり時の遅延時間と出力立ち下がり時の遅延時
間は、制御電圧ＶCNT が多少変化しても同じように釣り
合って変化する。さらに、バッファ用のインバータにつ
いても立ち上がりの遅延時間と立ち下がりの遅延時間が
釣り合うようにｐＭＯＳとｎＭＯＳのトランジスタサイ
ズの比が決められる。このような設計により、隣合った
クロック出力どうしの位相のずれは、ほぼ等間隔に維持
される。このような方式では、第１の従来例のようなダ
ミーの負荷容量が不要であり、クロック出力の波形も鈍
っていないため比較的高速化しやすい。
ラー回路によって、バイアス電圧ＰＢＩＡＳに応じて制
御される電源ライン側の電流源トランジスタ（ｐＭＯＳ
トランジスタＱｐ５０）に流れる電流と、バイアス電圧
ＮＢＩＡＳに応じて制御される接地ライン側の電流源ト
ランジスタ（ｎＭＯＳトランジスタＱｎ５１）に流れる
電流とが、概ね釣り合うように制御される。また、標準
的な条件においては、各々のインバータ型の遅延段の出
力立ち上がり時の遅延時間と出力立ち下がり時の遅延時
間は、制御電圧ＶCNT が多少変化しても同じように釣り
合って変化する。さらに、バッファ用のインバータにつ
いても立ち上がりの遅延時間と立ち下がりの遅延時間が
釣り合うようにｐＭＯＳとｎＭＯＳのトランジスタサイ
ズの比が決められる。このような設計により、隣合った
クロック出力どうしの位相のずれは、ほぼ等間隔に維持
される。このような方式では、第１の従来例のようなダ
ミーの負荷容量が不要であり、クロック出力の波形も鈍
っていないため比較的高速化しやすい。
【００２４】
【発明が解決しようとする課題】しかしながら、カレン
トミラー型のバイアス回路を用いて、片方の制御電圧か
らもう一方の反転制御電圧を発生する方法では、電源側
と接地側のトランジスタの電流値が一致していても、例
えばｎＭＯＳトランジスタの電流−電圧特性とｐＭＯＳ
トランジスタの電流−電圧特性とが交差する電圧が制御
されておらず、遅延段出力の立ち上がり波形と立ち下が
り波形とが仮想的にクロスする電圧（クロスポイントの
電圧）が制御されていないので、制御電圧が変化した場
合や、ｎＭＯＳとｐＭＯＳの特性がアンバランスになっ
た場合や、電源電圧が変化した場合などにおいてクロス
ポイントの電圧が変動し、これによりクロック信号のデ
ューティーが変動してしまう。特に隣り合ったクロック
信号の出力間における遅延段の数が少ない場合には、こ
のクロスポイント電圧の変動により、高い周波数で動作
しなければならないＶＣＯ回路では比較的大きなデュー
ティーの変動が発生してしまうので、システムの動作マ
ージンが著しく低下してしまう問題がある。
トミラー型のバイアス回路を用いて、片方の制御電圧か
らもう一方の反転制御電圧を発生する方法では、電源側
と接地側のトランジスタの電流値が一致していても、例
えばｎＭＯＳトランジスタの電流−電圧特性とｐＭＯＳ
トランジスタの電流−電圧特性とが交差する電圧が制御
されておらず、遅延段出力の立ち上がり波形と立ち下が
り波形とが仮想的にクロスする電圧（クロスポイントの
電圧）が制御されていないので、制御電圧が変化した場
合や、ｎＭＯＳとｐＭＯＳの特性がアンバランスになっ
た場合や、電源電圧が変化した場合などにおいてクロス
ポイントの電圧が変動し、これによりクロック信号のデ
ューティーが変動してしまう。特に隣り合ったクロック
信号の出力間における遅延段の数が少ない場合には、こ
のクロスポイント電圧の変動により、高い周波数で動作
しなければならないＶＣＯ回路では比較的大きなデュー
ティーの変動が発生してしまうので、システムの動作マ
ージンが著しく低下してしまう問題がある。
【００２５】また、図１６に示した電流源トランジスタ
型のＶＣＯ回路は、バイアス電圧ＮＢＩＡＳが接地電圧
からｎＭＯＳトランジスタのしきい値電圧Ｖthの範囲に
おいて電流源トランジスタがＯＮしないために動作しな
い特性を有している。一方、図１７に示したカレントミ
ラー型のバイアス回路は、出力電圧（バイアス電圧ＰＢ
ＩＡＳ）が電源電圧ＶddからＭＯＳトランジスタのしき
い値電圧Ｖth分だけドロップした電圧の範囲において、
出力電圧と入力電圧との直線性が失われてしまい、出力
電圧が飽和してしまうという特性を有している。このよ
うな特性により、制御電圧ＶCNT が低い領域と高い領域
の両方で使用できない領域があるので、電源電圧を低電
圧化した場合に有効な制御電圧領域が確保しづらいとい
う問題がある。
型のＶＣＯ回路は、バイアス電圧ＮＢＩＡＳが接地電圧
からｎＭＯＳトランジスタのしきい値電圧Ｖthの範囲に
おいて電流源トランジスタがＯＮしないために動作しな
い特性を有している。一方、図１７に示したカレントミ
ラー型のバイアス回路は、出力電圧（バイアス電圧ＰＢ
ＩＡＳ）が電源電圧ＶddからＭＯＳトランジスタのしき
い値電圧Ｖth分だけドロップした電圧の範囲において、
出力電圧と入力電圧との直線性が失われてしまい、出力
電圧が飽和してしまうという特性を有している。このよ
うな特性により、制御電圧ＶCNT が低い領域と高い領域
の両方で使用できない領域があるので、電源電圧を低電
圧化した場合に有効な制御電圧領域が確保しづらいとい
う問題がある。
【００２６】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、バイアス信号に応じて出力信号の
立ち上がりの遅延時間と立ち下がりの遅延時間とが可変
される遅延回路に、両遅延時間の差に生ずる変動が抑止
されるバイアス信号を供給するバイアス信号生成回路、
ならびに、出力される複数のクロック信号に生ずるデュ
ーティーの変動が抑止された遅延回路、発振回路および
クロック群発生回路を提供することにある。
であり、その目的は、バイアス信号に応じて出力信号の
立ち上がりの遅延時間と立ち下がりの遅延時間とが可変
される遅延回路に、両遅延時間の差に生ずる変動が抑止
されるバイアス信号を供給するバイアス信号生成回路、
ならびに、出力される複数のクロック信号に生ずるデュ
ーティーの変動が抑止された遅延回路、発振回路および
クロック群発生回路を提供することにある。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のバイアス信号生成回路は、第１のバイアス
信号に応じて可変される第１の電流と、第２のバイアス
信号に応じて可変される第２の電流とを、入力信号のレ
ベルに応じて切り換えて出力する遅延回路に供給され
る、上記第１のバイアス信号または上記第２のバイアス
信号のうちの何れか一方のバイアス信号を、他方のバイ
アス信号に基づいて生成するバイアス信号生成回路であ
って、上記第１のバイアス信号に応じて生成した上記第
１の電流と、上記第２のバイアス信号に応じて生成した
上記第２の電流との交差出力電圧に応じたしきい値信号
を出力する上記遅延回路の擬似回路と、上記しきい値信
号と所定の基準信号との差に応じた上記第１のバイアス
信号または上記第２のバイアス信号を生成する差動増幅
回路とを有している。好適には、電源電圧と接地電圧と
の間で縦続接続された複数の分圧抵抗を含み、当該分圧
抵抗により分圧された電圧を上記基準信号として出力す
る基準信号回路を有している。
め、本発明のバイアス信号生成回路は、第１のバイアス
信号に応じて可変される第１の電流と、第２のバイアス
信号に応じて可変される第２の電流とを、入力信号のレ
ベルに応じて切り換えて出力する遅延回路に供給され
る、上記第１のバイアス信号または上記第２のバイアス
信号のうちの何れか一方のバイアス信号を、他方のバイ
アス信号に基づいて生成するバイアス信号生成回路であ
って、上記第１のバイアス信号に応じて生成した上記第
１の電流と、上記第２のバイアス信号に応じて生成した
上記第２の電流との交差出力電圧に応じたしきい値信号
を出力する上記遅延回路の擬似回路と、上記しきい値信
号と所定の基準信号との差に応じた上記第１のバイアス
信号または上記第２のバイアス信号を生成する差動増幅
回路とを有している。好適には、電源電圧と接地電圧と
の間で縦続接続された複数の分圧抵抗を含み、当該分圧
抵抗により分圧された電圧を上記基準信号として出力す
る基準信号回路を有している。
【００２８】本発明のバイアス信号生成回路によれば、
上記第１のバイアス信号および上記第２のバイアス信号
に応じたしきい値信号が、上記遅延回路の擬似回路から
出力される。このしきい値信号と上記基準信号との差に
応じた上記第１のバイアス信号または上記第２のバイア
ス信号が、上記差動増幅回路において生成される。好適
には、上記基準信号は、電源電圧と接地電圧との間で縦
続接続された複数の分圧抵抗により分圧された電圧とし
て、上記基準信号回路から出力される。
上記第１のバイアス信号および上記第２のバイアス信号
に応じたしきい値信号が、上記遅延回路の擬似回路から
出力される。このしきい値信号と上記基準信号との差に
応じた上記第１のバイアス信号または上記第２のバイア
ス信号が、上記差動増幅回路において生成される。好適
には、上記基準信号は、電源電圧と接地電圧との間で縦
続接続された複数の分圧抵抗により分圧された電圧とし
て、上記基準信号回路から出力される。
【００２９】本発明の遅延回路は、第１のバイアス信号
に応じて可変される第１の電流と、第２のバイアス信号
に応じて可変される第２の電流とを、入力信号のレベル
に応じて切り換えて出力する複数の遅延段を含んだ遅延
回路であって、上記第１のバイアス信号に応じて生成し
た上記第１の電流と、上記第２のバイアス信号に応じて
生成した上記第２の電流との交差出力電圧に応じたしき
い値信号を出力する上記遅延回路の擬似回路と、上記し
きい値信号と所定の基準信号との差に応じた上記第１の
バイアス信号または上記第２のバイアス信号を生成する
差動増幅回路とを有している。上記遅延段は、上記第１
のバイアス信号に応じた上記第１の電流を生成する第１
の定電流回路と、上記第２のバイアス信号に応じた上記
第２の電流を生成する第２の定電流回路と、上記入力信
号のレベルに応じて、上記第１の電流と上記第２の電流
とを切り換えて出力する出力回路とを含んでいる。好適
には、電源電圧と接地電圧との間で縦続接続された複数
の分圧抵抗を含み、当該分圧抵抗により分圧された電圧
を上記基準信号として出力する基準信号回路を有してい
る。
に応じて可変される第１の電流と、第２のバイアス信号
に応じて可変される第２の電流とを、入力信号のレベル
に応じて切り換えて出力する複数の遅延段を含んだ遅延
回路であって、上記第１のバイアス信号に応じて生成し
た上記第１の電流と、上記第２のバイアス信号に応じて
生成した上記第２の電流との交差出力電圧に応じたしき
い値信号を出力する上記遅延回路の擬似回路と、上記し
きい値信号と所定の基準信号との差に応じた上記第１の
バイアス信号または上記第２のバイアス信号を生成する
差動増幅回路とを有している。上記遅延段は、上記第１
のバイアス信号に応じた上記第１の電流を生成する第１
の定電流回路と、上記第２のバイアス信号に応じた上記
第２の電流を生成する第２の定電流回路と、上記入力信
号のレベルに応じて、上記第１の電流と上記第２の電流
とを切り換えて出力する出力回路とを含んでいる。好適
には、電源電圧と接地電圧との間で縦続接続された複数
の分圧抵抗を含み、当該分圧抵抗により分圧された電圧
を上記基準信号として出力する基準信号回路を有してい
る。
【００３０】本発明の遅延回路によれば、上記第１のバ
イアス信号および上記第２のバイアス信号に応じたしき
い値信号が、上記遅延段の擬似回路から出力される。こ
のしきい値信号と上記基準信号との差に応じた上記第１
のバイアス信号または上記第２のバイアス信号が、上記
差動増幅回路において生成される。上記遅延段では、上
記第１の定電流回路において、この第１のバイアス信号
に応じた上記第１の電流が生成され、この第２の定電流
回路において、上記第２のバイアス信号に応じた上記第
２の電流が生成される。そして上記出力回路において、
上記第１の電流と上記第２の電流とが、上記入力信号の
レベルに応じて切り換えられて出力される。これによ
り、各遅延段の入力信号に対する出力信号の遅延時間が
第１のバイアス信号および第２のバイアス信号に応じて
可変される。好適には、上記基準信号は、電源電圧と接
地電圧との間で縦続接続された複数の分圧抵抗により分
圧された電圧として、上記基準信号回路から出力され
る。
イアス信号および上記第２のバイアス信号に応じたしき
い値信号が、上記遅延段の擬似回路から出力される。こ
のしきい値信号と上記基準信号との差に応じた上記第１
のバイアス信号または上記第２のバイアス信号が、上記
差動増幅回路において生成される。上記遅延段では、上
記第１の定電流回路において、この第１のバイアス信号
に応じた上記第１の電流が生成され、この第２の定電流
回路において、上記第２のバイアス信号に応じた上記第
２の電流が生成される。そして上記出力回路において、
上記第１の電流と上記第２の電流とが、上記入力信号の
レベルに応じて切り換えられて出力される。これによ
り、各遅延段の入力信号に対する出力信号の遅延時間が
第１のバイアス信号および第２のバイアス信号に応じて
可変される。好適には、上記基準信号は、電源電圧と接
地電圧との間で縦続接続された複数の分圧抵抗により分
圧された電圧として、上記基準信号回路から出力され
る。
【００３１】本発明の発振回路は、第１のバイアス信号
に応じて可変される第１の電流と、第２のバイアス信号
に応じて可変される第２の電流とを、入力信号のレベル
に応じて切り換えて出力する複数の遅延段を含み、終段
の上記遅延段の出力信号を初段の上記遅延段の入力に帰
還させる発振回路であって、上記第１のバイアス信号に
応じて生成した上記第１の電流と、上記第２のバイアス
信号に応じて生成した上記第２の電流との交差出力電圧
に応じたしきい値信号を出力する上記遅延回路の擬似回
路と、上記しきい値信号と所定の基準信号との差に応じ
た上記第１のバイアス信号または上記第２のバイアス信
号を生成する差動増幅回路とを有している。上記遅延段
は、上記第１のバイアス信号に応じた上記第１の電流を
出力する第１の定電流回路と、上記第２のバイアス信号
に応じた上記第２の電流を出力する第２の定電流回路
と、上記入力信号のレベルに応じて、上記第１の電流と
上記第２の電流とを切り換えて出力する出力回路とを含
んでいる。好適には、電源電圧と接地電圧との間で縦続
接続された複数の分圧抵抗を含み、当該分圧抵抗により
分圧された電圧を上記基準信号として出力する基準信号
回路を有している。
に応じて可変される第１の電流と、第２のバイアス信号
に応じて可変される第２の電流とを、入力信号のレベル
に応じて切り換えて出力する複数の遅延段を含み、終段
の上記遅延段の出力信号を初段の上記遅延段の入力に帰
還させる発振回路であって、上記第１のバイアス信号に
応じて生成した上記第１の電流と、上記第２のバイアス
信号に応じて生成した上記第２の電流との交差出力電圧
に応じたしきい値信号を出力する上記遅延回路の擬似回
路と、上記しきい値信号と所定の基準信号との差に応じ
た上記第１のバイアス信号または上記第２のバイアス信
号を生成する差動増幅回路とを有している。上記遅延段
は、上記第１のバイアス信号に応じた上記第１の電流を
出力する第１の定電流回路と、上記第２のバイアス信号
に応じた上記第２の電流を出力する第２の定電流回路
と、上記入力信号のレベルに応じて、上記第１の電流と
上記第２の電流とを切り換えて出力する出力回路とを含
んでいる。好適には、電源電圧と接地電圧との間で縦続
接続された複数の分圧抵抗を含み、当該分圧抵抗により
分圧された電圧を上記基準信号として出力する基準信号
回路を有している。
【００３２】本発明の発振回路によれば、上記第１のバ
イアス信号および上記第２のバイアス信号に応じたしき
い値信号が、上記遅延段の擬似回路から出力される。こ
のしきい値信号と上記基準信号との差に応じた上記第１
のバイアス信号または上記第２のバイアス信号が、上記
差動増幅回路において生成される。上記遅延段では、上
記第１の定電流回路において、この第１のバイアス信号
に応じた上記第１の電流が生成され、この第２の定電流
回路において、上記第２のバイアス信号に応じた上記第
２の電流が生成される。そして上記出力回路において、
上記第１の電流と上記第２の電流とが、上記入力信号の
レベルに応じて切り換えられて出力される。これによ
り、各遅延段の入力信号に対する出力信号の遅延時間が
第１のバイアス信号および第２のバイアス信号に応じて
可変される。好適には、上記基準信号は、電源電圧と接
地電圧との間で縦続接続された複数の分圧抵抗により分
圧された電圧として、上記基準信号回路から出力され
る。
イアス信号および上記第２のバイアス信号に応じたしき
い値信号が、上記遅延段の擬似回路から出力される。こ
のしきい値信号と上記基準信号との差に応じた上記第１
のバイアス信号または上記第２のバイアス信号が、上記
差動増幅回路において生成される。上記遅延段では、上
記第１の定電流回路において、この第１のバイアス信号
に応じた上記第１の電流が生成され、この第２の定電流
回路において、上記第２のバイアス信号に応じた上記第
２の電流が生成される。そして上記出力回路において、
上記第１の電流と上記第２の電流とが、上記入力信号の
レベルに応じて切り換えられて出力される。これによ
り、各遅延段の入力信号に対する出力信号の遅延時間が
第１のバイアス信号および第２のバイアス信号に応じて
可変される。好適には、上記基準信号は、電源電圧と接
地電圧との間で縦続接続された複数の分圧抵抗により分
圧された電圧として、上記基準信号回路から出力され
る。
【００３３】本発明のクロック群発生回路は、基準クロ
ック信号と帰還信号との位相を比較し、当該比較結果に
応じた第１のバイアス信号または第２のバイアス信号を
出力する位相比較回路と、第１のバイアス信号に応じて
可変される第１の電流と、第２のバイアス信号に応じて
可変される第２の電流とを、入力信号のレベルに応じて
切り換えて出力する複数の遅延段を含み、終段の上記遅
延段の出力信号を初段の上記遅延段の入力に帰還させ、
上記遅延段の各出力からクロック信号を出力し、一のク
ロック信号を上記帰還信号として上記位相比較回路に帰
還する発振回路とを有している。上記発振回路は、上記
第１のバイアス信号に応じて生成した上記第１の電流
と、上記第２のバイアス信号に応じて生成した上記第２
の電流との交差出力電圧に応じたしきい値信号を出力す
る上記遅延回路の擬似回路と、上記しきい値信号と所定
の基準信号との差に応じた上記第１のバイアス信号また
は上記第２のバイアス信号を生成する差動増幅回路とを
含んでいる。また、上記遅延段は、上記第１のバイアス
信号に応じた上記第１の電流を出力する第１の定電流回
路と、上記第２のバイアス信号に応じた上記第２の電流
を出力する第２の定電流回路と、上記入力信号のレベル
に応じて、上記第１の電流と上記第２の電流とを切り換
えて出力する出力回路とを含んでいる。好適には、電源
電圧と接地電圧との間で縦続接続された複数の分圧抵抗
を含み、当該分圧抵抗により分圧された電圧を上記基準
信号として出力する基準信号回路を有している。
ック信号と帰還信号との位相を比較し、当該比較結果に
応じた第１のバイアス信号または第２のバイアス信号を
出力する位相比較回路と、第１のバイアス信号に応じて
可変される第１の電流と、第２のバイアス信号に応じて
可変される第２の電流とを、入力信号のレベルに応じて
切り換えて出力する複数の遅延段を含み、終段の上記遅
延段の出力信号を初段の上記遅延段の入力に帰還させ、
上記遅延段の各出力からクロック信号を出力し、一のク
ロック信号を上記帰還信号として上記位相比較回路に帰
還する発振回路とを有している。上記発振回路は、上記
第１のバイアス信号に応じて生成した上記第１の電流
と、上記第２のバイアス信号に応じて生成した上記第２
の電流との交差出力電圧に応じたしきい値信号を出力す
る上記遅延回路の擬似回路と、上記しきい値信号と所定
の基準信号との差に応じた上記第１のバイアス信号また
は上記第２のバイアス信号を生成する差動増幅回路とを
含んでいる。また、上記遅延段は、上記第１のバイアス
信号に応じた上記第１の電流を出力する第１の定電流回
路と、上記第２のバイアス信号に応じた上記第２の電流
を出力する第２の定電流回路と、上記入力信号のレベル
に応じて、上記第１の電流と上記第２の電流とを切り換
えて出力する出力回路とを含んでいる。好適には、電源
電圧と接地電圧との間で縦続接続された複数の分圧抵抗
を含み、当該分圧抵抗により分圧された電圧を上記基準
信号として出力する基準信号回路を有している。
【００３４】上記の構成を有するクロック群発生回路に
よれば、上記位相比較回路において、上記基準クロック
信号と上記帰還信号との位相が比較され、当該比較結果
に応じた上記第１のバイアス信号または上記第２のバイ
アス信号が出力される。上記発振回路において、終段の
上記遅延段の出力信号は初段の上記遅延段の入力に帰還
されており、これにより発振が起こって、上記遅延段の
各出力からクロック信号を出力される。各遅延段におけ
る上記クロック信号の遅延時間は、上記位相比較回路に
よる上記第１のバイアス信号または第２のバイアス信号
に応じて可変され、これにより、クロック信号の周波数
が可変される。そして、上記クロック信号のうちの一の
クロック信号が、上記帰還信号として、上記位相比較回
路に帰還される。上記第１のバイアス信号および上記第
２のバイアス信号に応じたしきい値信号は、上記遅延段
の擬似回路から出力される。このしきい値信号と上記基
準信号との差に応じた上記第１のバイアス信号または上
記第２のバイアス信号が、上記差動増幅回路において生
成される。また上記遅延段では、上記上記第１の定電流
回路において、この第１のバイアス信号に応じた上記第
１の電流が出力され、この第２の定電流回路において、
上記第２のバイアス信号に応じた上記第２の電流が出力
される。そして上記出力回路において、上記第１の電流
と上記第２の電流とが、上記入力信号のレベルに応じて
切り換えられて出力される。これにより、各遅延段の入
力信号に対する出力信号の遅延時間が第１のバイアス信
号および第２のバイアス信号に応じて可変される。好適
には、上記基準信号は、電源電圧と接地電圧との間で縦
続接続された複数の分圧抵抗により分圧された電圧とし
て、上記基準信号回路から出力される。
よれば、上記位相比較回路において、上記基準クロック
信号と上記帰還信号との位相が比較され、当該比較結果
に応じた上記第１のバイアス信号または上記第２のバイ
アス信号が出力される。上記発振回路において、終段の
上記遅延段の出力信号は初段の上記遅延段の入力に帰還
されており、これにより発振が起こって、上記遅延段の
各出力からクロック信号を出力される。各遅延段におけ
る上記クロック信号の遅延時間は、上記位相比較回路に
よる上記第１のバイアス信号または第２のバイアス信号
に応じて可変され、これにより、クロック信号の周波数
が可変される。そして、上記クロック信号のうちの一の
クロック信号が、上記帰還信号として、上記位相比較回
路に帰還される。上記第１のバイアス信号および上記第
２のバイアス信号に応じたしきい値信号は、上記遅延段
の擬似回路から出力される。このしきい値信号と上記基
準信号との差に応じた上記第１のバイアス信号または上
記第２のバイアス信号が、上記差動増幅回路において生
成される。また上記遅延段では、上記上記第１の定電流
回路において、この第１のバイアス信号に応じた上記第
１の電流が出力され、この第２の定電流回路において、
上記第２のバイアス信号に応じた上記第２の電流が出力
される。そして上記出力回路において、上記第１の電流
と上記第２の電流とが、上記入力信号のレベルに応じて
切り換えられて出力される。これにより、各遅延段の入
力信号に対する出力信号の遅延時間が第１のバイアス信
号および第２のバイアス信号に応じて可変される。好適
には、上記基準信号は、電源電圧と接地電圧との間で縦
続接続された複数の分圧抵抗により分圧された電圧とし
て、上記基準信号回路から出力される。
【００３５】基準クロック信号と帰還信号との位相を比
較し、当該比較結果に応じた第１のバイアス信号または
第２のバイアス信号を出力する位相比較回路と、上記第
１のバイアス信号に応じて可変される第１の電流と、上
記第２のバイアス信号に応じて可変される第２の電流と
を、入力信号のレベルに応じて切り換えて出力する複数
の遅延段を含み、初段の上記遅延段に上記基準クロック
信号を受けて、上記遅延段の各出力からクロック信号を
出力し、一のクロック信号を上記帰還信号として上記位
相比較回路に帰還する遅延回路とを有している。上記遅
延回路は、上記第１のバイアス信号に応じて生成した上
記第１の電流と、上記第２のバイアス信号に応じて生成
した上記第２の電流との交差出力電圧に応じたしきい値
信号を出力する上記遅延回路の擬似回路と、上記しきい
値信号と所定の基準信号との差に応じた上記第１のバイ
アス信号または上記第２のバイアス信号を生成する差動
増幅回路とを含んでいる。また上記遅延段は、上記第１
のバイアス信号に応じた上記第１の電流を生成する第１
の定電流回路と、上記第２のバイアス信号に応じた上記
第２の電流を生成する第２の定電流回路と、上記入力信
号のレベルに応じて、上記第１の電流と上記第２の電流
とを切り換えて出力する出力回路とを含んでいる。
較し、当該比較結果に応じた第１のバイアス信号または
第２のバイアス信号を出力する位相比較回路と、上記第
１のバイアス信号に応じて可変される第１の電流と、上
記第２のバイアス信号に応じて可変される第２の電流と
を、入力信号のレベルに応じて切り換えて出力する複数
の遅延段を含み、初段の上記遅延段に上記基準クロック
信号を受けて、上記遅延段の各出力からクロック信号を
出力し、一のクロック信号を上記帰還信号として上記位
相比較回路に帰還する遅延回路とを有している。上記遅
延回路は、上記第１のバイアス信号に応じて生成した上
記第１の電流と、上記第２のバイアス信号に応じて生成
した上記第２の電流との交差出力電圧に応じたしきい値
信号を出力する上記遅延回路の擬似回路と、上記しきい
値信号と所定の基準信号との差に応じた上記第１のバイ
アス信号または上記第２のバイアス信号を生成する差動
増幅回路とを含んでいる。また上記遅延段は、上記第１
のバイアス信号に応じた上記第１の電流を生成する第１
の定電流回路と、上記第２のバイアス信号に応じた上記
第２の電流を生成する第２の定電流回路と、上記入力信
号のレベルに応じて、上記第１の電流と上記第２の電流
とを切り換えて出力する出力回路とを含んでいる。
【００３６】上記の構成を有するクロック群発生回路に
よれば、上記位相比較回路において、上記基準クロック
信号と上記帰還信号との位相が比較され、当該比較結果
に応じた上記第１のバイアス信号または上記第２のバイ
アス信号が出力される。上記遅延回路において、上記基
準クロック信号は初段の上記遅延段に入力され、この基
準クロック信号が、上記遅延段において遅延されて、各
遅延段の出力から上記クロック信号として出力される。
上記クロック信号の遅延時間は、上記位相比較回路によ
る上記第１のバイアス信号または第２のバイアス信号に
応じて可変される。そして、上記クロック信号のうちの
一のクロック信号が、上記帰還信号として、上記位相比
較回路に帰還される。上記第１のバイアス信号および上
記第２のバイアス信号に応じたしきい値信号は、上記擬
似回路から出力される。このしきい値信号と上記基準信
号との差に応じた上記第１のバイアス信号または上記第
２のバイアス信号が、上記差動増幅回路において生成さ
れる。また上記遅延段では、上記第１の定電流回路にお
いて、この第１のバイアス信号に応じた上記第１の電流
が出力され、この第２の定電流回路において、上記第２
のバイアス信号に応じた上記第２の電流が出力される。
そして上記出力回路において、上記第１の電流と上記第
２の電流とが、上記入力信号のレベルに応じて切り換え
られて出力される。これにより、各遅延段の入力信号に
対する出力信号の遅延時間が第１のバイアス信号および
第２のバイアス信号に応じて可変される。好適には、上
記基準信号は、電源電圧と接地電圧との間で縦続接続さ
れた複数の分圧抵抗により分圧された電圧として、上記
基準信号回路から出力される。
よれば、上記位相比較回路において、上記基準クロック
信号と上記帰還信号との位相が比較され、当該比較結果
に応じた上記第１のバイアス信号または上記第２のバイ
アス信号が出力される。上記遅延回路において、上記基
準クロック信号は初段の上記遅延段に入力され、この基
準クロック信号が、上記遅延段において遅延されて、各
遅延段の出力から上記クロック信号として出力される。
上記クロック信号の遅延時間は、上記位相比較回路によ
る上記第１のバイアス信号または第２のバイアス信号に
応じて可変される。そして、上記クロック信号のうちの
一のクロック信号が、上記帰還信号として、上記位相比
較回路に帰還される。上記第１のバイアス信号および上
記第２のバイアス信号に応じたしきい値信号は、上記擬
似回路から出力される。このしきい値信号と上記基準信
号との差に応じた上記第１のバイアス信号または上記第
２のバイアス信号が、上記差動増幅回路において生成さ
れる。また上記遅延段では、上記第１の定電流回路にお
いて、この第１のバイアス信号に応じた上記第１の電流
が出力され、この第２の定電流回路において、上記第２
のバイアス信号に応じた上記第２の電流が出力される。
そして上記出力回路において、上記第１の電流と上記第
２の電流とが、上記入力信号のレベルに応じて切り換え
られて出力される。これにより、各遅延段の入力信号に
対する出力信号の遅延時間が第１のバイアス信号および
第２のバイアス信号に応じて可変される。好適には、上
記基準信号は、電源電圧と接地電圧との間で縦続接続さ
れた複数の分圧抵抗により分圧された電圧として、上記
基準信号回路から出力される。
【００３７】
【発明の実施の形態】＜本発明のクロック群発生回路の
第１の実施形態＞図１は、本発明のクロック群発生回路
の第１の実施形態を示す図である。図１に示すクロック
群発生回路は、位相比較器４、チャージポンプ回路３、
フィルタ２、バイアス回路１、ＶＣＯ回路５ａ、および
分周器６を有している。
第１の実施形態＞図１は、本発明のクロック群発生回路
の第１の実施形態を示す図である。図１に示すクロック
群発生回路は、位相比較器４、チャージポンプ回路３、
フィルタ２、バイアス回路１、ＶＣＯ回路５ａ、および
分周器６を有している。
【００３８】位相比較器４は、基準クロック信号Ｒｅｆ
−ＣＬＫと分周器６の出力信号との位相を比較し、この
比較結果に応じてアップ信号ＵＰおよびダウン信号ＤＯ
ＷＮを生成し、チャージポンプ回路３に出力する。チャ
ージポンプ回路３は、位相比較器４からのアップ信号Ｕ
Ｐおよびダウン信号ＤＯＷＮに応じて充電電流または放
電電流をフィルタ２に出力する。フィルタ２は、所定の
帯域特性を有する例えばロウパスフィルタやラグリード
フィルタであり、チャージポンプ回路３の出力信号から
高域成分を除去した信号や位相引き込みのためのパルス
状の信号を、バイアス電圧ＮＢＩＡＳとしてバイアス回
路１およびＶＣＯ回路５ａに出力する。バイアス回路１
は、フィルタ２から入力したバイアス電圧ＮＢＩＡＳに
基づいてバイアス電圧ＰＢＩＡＳを生成し、これをＶＣ
Ｏ回路５ａに出力する。このバイアス回路１については
後ほど詳細を説明する。ＶＣＯ回路５ａは、フィルタ２
からのバイアス電圧ＮＢＩＡＳおよびバイアス回路１か
らのバイアス電圧ＰＢＩＡＳを受けて、これに応じた周
波数の信号を分周器６に出力する。また、ＶＣＯ回路５
ａを構成する複数の遅延ユニットから、位相の異なる複
数のクロック信号φ｛0 ｝〜クロック信号φ｛π｝を出
力する。このＶＣＯ回路５ａの回路例についても後ほど
説明する。分周器６は、ＶＣＯ回路５ａにより発生され
るクロック信号の１つを入力し、これを所定の分周比で
分周し、位相比較器４へ出力する。
−ＣＬＫと分周器６の出力信号との位相を比較し、この
比較結果に応じてアップ信号ＵＰおよびダウン信号ＤＯ
ＷＮを生成し、チャージポンプ回路３に出力する。チャ
ージポンプ回路３は、位相比較器４からのアップ信号Ｕ
Ｐおよびダウン信号ＤＯＷＮに応じて充電電流または放
電電流をフィルタ２に出力する。フィルタ２は、所定の
帯域特性を有する例えばロウパスフィルタやラグリード
フィルタであり、チャージポンプ回路３の出力信号から
高域成分を除去した信号や位相引き込みのためのパルス
状の信号を、バイアス電圧ＮＢＩＡＳとしてバイアス回
路１およびＶＣＯ回路５ａに出力する。バイアス回路１
は、フィルタ２から入力したバイアス電圧ＮＢＩＡＳに
基づいてバイアス電圧ＰＢＩＡＳを生成し、これをＶＣ
Ｏ回路５ａに出力する。このバイアス回路１については
後ほど詳細を説明する。ＶＣＯ回路５ａは、フィルタ２
からのバイアス電圧ＮＢＩＡＳおよびバイアス回路１か
らのバイアス電圧ＰＢＩＡＳを受けて、これに応じた周
波数の信号を分周器６に出力する。また、ＶＣＯ回路５
ａを構成する複数の遅延ユニットから、位相の異なる複
数のクロック信号φ｛0 ｝〜クロック信号φ｛π｝を出
力する。このＶＣＯ回路５ａの回路例についても後ほど
説明する。分周器６は、ＶＣＯ回路５ａにより発生され
るクロック信号の１つを入力し、これを所定の分周比で
分周し、位相比較器４へ出力する。
【００３９】図１に示したクロック群発生回路は、一般
的なＰＬＬ回路の構成を有している。ＶＣＯ回路５ａに
より発生されるクロック信号は、基準クロック信号Ｒｅ
ｆ−ＣＬＫに位相が同期しているとともに、基準クロッ
ク信号Ｒｅｆ−ＣＬＫの周波数に対して分周器６の分周
比に応じた倍率の周波数を有している。後述するバイア
ス回路１を用いることによって、図１のクロック群発生
回路から発生されるクロック信号は、プロセスのばらつ
きや、電源電圧の変化や、バイアス電圧の変化によるデ
ューティーの変動が非常に小さく抑えられている。
的なＰＬＬ回路の構成を有している。ＶＣＯ回路５ａに
より発生されるクロック信号は、基準クロック信号Ｒｅ
ｆ−ＣＬＫに位相が同期しているとともに、基準クロッ
ク信号Ｒｅｆ−ＣＬＫの周波数に対して分周器６の分周
比に応じた倍率の周波数を有している。後述するバイア
ス回路１を用いることによって、図１のクロック群発生
回路から発生されるクロック信号は、プロセスのばらつ
きや、電源電圧の変化や、バイアス電圧の変化によるデ
ューティーの変動が非常に小さく抑えられている。
【００４０】＜本発明のクロック群発生回路の第２の実
施形態＞図２は、本発明のクロック群発生回路の第２の
実施形態を示す図である。図２と図１の同一符号は同一
の構成要素を示している。その他、ＶＣＤ回路５ｂ、お
よび分周器７を有している。
施形態＞図２は、本発明のクロック群発生回路の第２の
実施形態を示す図である。図２と図１の同一符号は同一
の構成要素を示している。その他、ＶＣＤ回路５ｂ、お
よび分周器７を有している。
【００４１】分周器７は、例えば分周比２を有する分周
器であって、基準クロック信号Ｒｅｆ−ＣＬＫを２分周
した信号を位相比較器４に出力している。位相比較器４
は、分周器７からの信号とＶＣＤ回路５からの遅延信号
との位相を比較し、この比較結果に応じてアップ信号Ｕ
Ｐおよびダウン信号ＤＯＷＮを生成し、チャージポンプ
回路３に出力する。チャージポンプ回路３は、位相比較
器４からのアップ信号ＵＰおよびダウン信号ＤＯＷＮに
応じて充電電流あるいは放電電流をフィルタ２に出力す
る。フィルタ２は、所定の帯域特性を有する例えばロウ
パスフィルタやラグリードフィルタであり、チャージポ
ンプ回路３の出力信号から高域成分を除去した信号や位
相引き込みのためのパルス状の信号を、バイアス電圧Ｎ
ＢＩＡＳとしてバイアス回路１およびＶＣＯ回路５ａに
出力する。バイアス回路１は、フィルタ２から入力した
バイアス電圧ＮＢＩＡＳに基づいてバイアス電圧ＰＢＩ
ＡＳを生成し、これをＶＣＤ回路５ｂに出力する。バイ
アス回路１については後ほど詳細を説明する。
器であって、基準クロック信号Ｒｅｆ−ＣＬＫを２分周
した信号を位相比較器４に出力している。位相比較器４
は、分周器７からの信号とＶＣＤ回路５からの遅延信号
との位相を比較し、この比較結果に応じてアップ信号Ｕ
Ｐおよびダウン信号ＤＯＷＮを生成し、チャージポンプ
回路３に出力する。チャージポンプ回路３は、位相比較
器４からのアップ信号ＵＰおよびダウン信号ＤＯＷＮに
応じて充電電流あるいは放電電流をフィルタ２に出力す
る。フィルタ２は、所定の帯域特性を有する例えばロウ
パスフィルタやラグリードフィルタであり、チャージポ
ンプ回路３の出力信号から高域成分を除去した信号や位
相引き込みのためのパルス状の信号を、バイアス電圧Ｎ
ＢＩＡＳとしてバイアス回路１およびＶＣＯ回路５ａに
出力する。バイアス回路１は、フィルタ２から入力した
バイアス電圧ＮＢＩＡＳに基づいてバイアス電圧ＰＢＩ
ＡＳを生成し、これをＶＣＤ回路５ｂに出力する。バイ
アス回路１については後ほど詳細を説明する。
【００４２】ＶＣＤ回路５ｂは、フィルタ２からのバイ
アス電圧ＮＢＩＡＳおよびバイアス回路１からのバイア
ス電圧ＰＢＩＡＳに応じた遅延時間を分周器７からの信
号に与え、この信号を位相比較器４に出力する。また、
ＶＣＤ回路５ｂを構成する複数の遅延ユニットから、位
相の異なる複数のクロック信号φ｛0 ｝〜クロック信号
φ｛π｝を出力する。ＶＣＤ回路５ｂは、バイアス電圧
ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳに応じて入力
信号に対する出力信号の遅延時間が制御される回路であ
り、例えばＶＣＯ回路５ａにおける遅延段のフィードバ
ックを開放させることによって実現される。すなわち、
初段の遅延ユニットに終段の遅延ユニットからの帰還信
号を入力させず、その代わりに、初段の遅延ユニットに
分周器７からの信号を入力させ、終段の遅延ユニットか
ら出力される遅延信号を位相比較器４に出力させてい
る。
アス電圧ＮＢＩＡＳおよびバイアス回路１からのバイア
ス電圧ＰＢＩＡＳに応じた遅延時間を分周器７からの信
号に与え、この信号を位相比較器４に出力する。また、
ＶＣＤ回路５ｂを構成する複数の遅延ユニットから、位
相の異なる複数のクロック信号φ｛0 ｝〜クロック信号
φ｛π｝を出力する。ＶＣＤ回路５ｂは、バイアス電圧
ＮＢＩＡＳおよびバイアス電圧ＰＢＩＡＳに応じて入力
信号に対する出力信号の遅延時間が制御される回路であ
り、例えばＶＣＯ回路５ａにおける遅延段のフィードバ
ックを開放させることによって実現される。すなわち、
初段の遅延ユニットに終段の遅延ユニットからの帰還信
号を入力させず、その代わりに、初段の遅延ユニットに
分周器７からの信号を入力させ、終段の遅延ユニットか
ら出力される遅延信号を位相比較器４に出力させてい
る。
【００４３】図２に示したクロック群発生回路は、一般
的なＤＬＬ回路の構成を有している。ＶＣＤ回路５ｂに
より発生されるクロック信号は、基準クロック信号Ｒｅ
ｆ−ＣＬＫに位相が同期しているとともに、基準クロッ
ク信号Ｒｅｆ−ＣＬＫの周波数に対して分周器７の分周
比に応じた周波数を有している。後述するバイアス回路
１を用いることによって、図２のクロック群発生回路か
ら発生されるクロック信号は、プロセスのばらつきや、
電源電圧の変化や、バイアス電圧の変化によるデューテ
ィーの変動が非常に小さく抑えられている。
的なＤＬＬ回路の構成を有している。ＶＣＤ回路５ｂに
より発生されるクロック信号は、基準クロック信号Ｒｅ
ｆ−ＣＬＫに位相が同期しているとともに、基準クロッ
ク信号Ｒｅｆ−ＣＬＫの周波数に対して分周器７の分周
比に応じた周波数を有している。後述するバイアス回路
１を用いることによって、図２のクロック群発生回路か
ら発生されるクロック信号は、プロセスのばらつきや、
電源電圧の変化や、バイアス電圧の変化によるデューテ
ィーの変動が非常に小さく抑えられている。
【００４４】なお、ＰＬＬ回路やＤＬＬ回路の構成は図
１および図２に示した例に限定されるものではなく、本
発明のバイアス回路１によりＶＣＯ回路やＶＣＤ回路の
制御電圧の一部が供給される構成であれば、他の形態で
も良い。
１および図２に示した例に限定されるものではなく、本
発明のバイアス回路１によりＶＣＯ回路やＶＣＤ回路の
制御電圧の一部が供給される構成であれば、他の形態で
も良い。
【００４５】また、上述した図１および図２は、バイア
ス回路１においてバイアス電圧ＮＢＩＡＳに基づいてバ
イアスＰＢＩＡＳが発生される場合を例として示してい
るが、この逆に、バイアス電圧ＰＢＩＡＳに基づいてバ
イアス電圧ＮＢＩＡＳが発生されても良い。
ス回路１においてバイアス電圧ＮＢＩＡＳに基づいてバ
イアスＰＢＩＡＳが発生される場合を例として示してい
るが、この逆に、バイアス電圧ＰＢＩＡＳに基づいてバ
イアス電圧ＮＢＩＡＳが発生されても良い。
【００４６】図３は、本発明のバイアス回路の構成例を
示す図である。図３に示すバイアス回路は、基準電圧発
生回路１０、差動増幅器１１、レプリカ回路１２、およ
び位相補償回路１３を有している。
示す図である。図３に示すバイアス回路は、基準電圧発
生回路１０、差動増幅器１１、レプリカ回路１２、およ
び位相補償回路１３を有している。
【００４７】基準電圧発生回路１０は、遅延段の論理し
きい値の基準電圧ＶthL を差動増幅器１１に出力する。
好適には、基準電圧ＶthL として（Ｖdd−｜Ｖthp ｜＋
Ｖthn ）／２≒Ｖdd／２を出力する。差動増幅器１１
は、基準電圧発生回路１０からの基準電圧ＶthL と、レ
プリカ回路１２の出力電圧Ｖrep との差を増幅したバイ
アス電圧ＰＢＩＡＳまたはバイアス電圧ＮＢＩＡＳを生
成して、これをレプリカ回路１２に供給する。レプリカ
回路１２は、ＶＣＯ回路５ａやＶＣＤ回路５ｂにおける
遅延段のレプリカ回路であり、差動増幅器１１において
生成されるバイアス電圧ＰＢＩＡＳまたはバイアス電圧
ＮＢＩＡＳの一方のバイアス電圧を受けるとともに、他
方のバイアス電圧を受けて、このバイアス電圧ＰＢＩＡ
Ｓおよびバイアス電圧ＮＢＩＡＳに応じた電圧を差動増
幅器１１に出力している。位相補償回路１３は、差動増
幅器１１とレプリカ回路１２とのフィードバックループ
を発振させないための回路であり、例えばキャパシタに
より構成されている。
きい値の基準電圧ＶthL を差動増幅器１１に出力する。
好適には、基準電圧ＶthL として（Ｖdd−｜Ｖthp ｜＋
Ｖthn ）／２≒Ｖdd／２を出力する。差動増幅器１１
は、基準電圧発生回路１０からの基準電圧ＶthL と、レ
プリカ回路１２の出力電圧Ｖrep との差を増幅したバイ
アス電圧ＰＢＩＡＳまたはバイアス電圧ＮＢＩＡＳを生
成して、これをレプリカ回路１２に供給する。レプリカ
回路１２は、ＶＣＯ回路５ａやＶＣＤ回路５ｂにおける
遅延段のレプリカ回路であり、差動増幅器１１において
生成されるバイアス電圧ＰＢＩＡＳまたはバイアス電圧
ＮＢＩＡＳの一方のバイアス電圧を受けるとともに、他
方のバイアス電圧を受けて、このバイアス電圧ＰＢＩＡ
Ｓおよびバイアス電圧ＮＢＩＡＳに応じた電圧を差動増
幅器１１に出力している。位相補償回路１３は、差動増
幅器１１とレプリカ回路１２とのフィードバックループ
を発振させないための回路であり、例えばキャパシタに
より構成されている。
【００４８】図３に示すバイアス回路は、バイアス電圧
ＰＢＩＡＳまたはバイアス電圧ＮＢＩＡＳの何れか一方
のバイアス電圧を受けて、これに応じた他方のバイアス
電圧を生成させる回路である。生成されるバイアス電圧
は、レプリカ回路１２の出力電圧Ｖrep と、基準電圧発
生回路１０の基準電圧ＶthL とが等しくなるように制御
される。
ＰＢＩＡＳまたはバイアス電圧ＮＢＩＡＳの何れか一方
のバイアス電圧を受けて、これに応じた他方のバイアス
電圧を生成させる回路である。生成されるバイアス電圧
は、レプリカ回路１２の出力電圧Ｖrep と、基準電圧発
生回路１０の基準電圧ＶthL とが等しくなるように制御
される。
【００４９】＜本発明のバイアス回路の第１実施形態＞
図４は、本発明のバイアス回路の第１実施形態を示す図
である。図４に示すバイアス回路は、抵抗Ｒ１〜抵抗Ｒ
４、ｐＭＯＳトランジスタＱｐ１〜ｐＭＯＳトランジス
タＱｐ６、ｎＭＯＳトランジスタＱｎ１〜ｎＭＯＳトラ
ンジスタＱｎ４、およびキャパシタＣ１を有している。
図４は、本発明のバイアス回路の第１実施形態を示す図
である。図４に示すバイアス回路は、抵抗Ｒ１〜抵抗Ｒ
４、ｐＭＯＳトランジスタＱｐ１〜ｐＭＯＳトランジス
タＱｐ６、ｎＭＯＳトランジスタＱｎ１〜ｎＭＯＳトラ
ンジスタＱｎ４、およびキャパシタＣ１を有している。
【００５０】基準電圧発生回路１０において、電源ライ
ンＶddと接地ラインとの間に抵抗Ｒ１と抵抗Ｒ２とが縦
続接続され、この接続中点から基準電圧ＶthL が差動増
幅器１１の負側入力端子−に出力されている。抵抗Ｒ１
および抵抗Ｒ２は、例えば、図４の図（ｂ）および図
（ｃ）に示すようにＭＯＳトランジスタで形成させても
良い。
ンＶddと接地ラインとの間に抵抗Ｒ１と抵抗Ｒ２とが縦
続接続され、この接続中点から基準電圧ＶthL が差動増
幅器１１の負側入力端子−に出力されている。抵抗Ｒ１
および抵抗Ｒ２は、例えば、図４の図（ｂ）および図
（ｃ）に示すようにＭＯＳトランジスタで形成させても
良い。
【００５１】差動増幅器１１において、負側入力端子−
はｐＭＯＳトランジスタＱｐ１のゲートに、正側入力端
子＋はｐＭＯＳトランジスタＱｐ２のゲートに、正側出
力端子Ｏ＋はｐＭＯＳトランジスタＱｐ１のドレインに
それぞれ対応している。
はｐＭＯＳトランジスタＱｐ１のゲートに、正側入力端
子＋はｐＭＯＳトランジスタＱｐ２のゲートに、正側出
力端子Ｏ＋はｐＭＯＳトランジスタＱｐ１のドレインに
それぞれ対応している。
【００５２】ｐＭＯＳトランジスタＱｐ１およびｐＭＯ
ＳトランジスタＱｐ２は互いのソースが接続されてお
り、その接続点には、ソースに電源電圧Ｖddを受けたｐ
ＭＯＳトランジスタＱｐ３のドレイン電流が入力されて
いる。ｐＭＯＳトランジスタＱｐ１のドレインは、ｎＭ
ＯＳトランジスタＱｎ１のドレインとソースを介して接
地ラインに接続され、ｐＭＯＳトランジスタＱｐ２のド
レインは、ｎＭＯＳトランジスタＱｎ２のドレインとソ
ースを介して接地ラインに接続される。
ＳトランジスタＱｐ２は互いのソースが接続されてお
り、その接続点には、ソースに電源電圧Ｖddを受けたｐ
ＭＯＳトランジスタＱｐ３のドレイン電流が入力されて
いる。ｐＭＯＳトランジスタＱｐ１のドレインは、ｎＭ
ＯＳトランジスタＱｎ１のドレインとソースを介して接
地ラインに接続され、ｐＭＯＳトランジスタＱｐ２のド
レインは、ｎＭＯＳトランジスタＱｎ２のドレインとソ
ースを介して接地ラインに接続される。
【００５３】ｎＭＯＳトランジスタＱｎ１およびｎＭＯ
ＳトランジスタＱｎ２はカレントミラー回路を形成して
おり、互いのゲートが接続され、ｎＭＯＳトランジスタ
Ｑｎ２のドレインは自身のゲートに接続されている。ま
た、ｐＭＯＳトランジスタＱｐ３とｐＭＯＳトランジス
タＱｐ４もカレントミラー回路を形成しており、互いの
ゲートが接続され、ｐＭＯＳトランジスタＱｐ４のドレ
インは自身のゲートに接続されている。また、ｐＭＯＳ
トランジスタＱｐ４のソースは電源ラインＶddに接続さ
れており、ドレインは縦続接続された抵抗Ｒ３および抵
抗Ｒ４を介して接地ラインに接続されている。
ＳトランジスタＱｎ２はカレントミラー回路を形成して
おり、互いのゲートが接続され、ｎＭＯＳトランジスタ
Ｑｎ２のドレインは自身のゲートに接続されている。ま
た、ｐＭＯＳトランジスタＱｐ３とｐＭＯＳトランジス
タＱｐ４もカレントミラー回路を形成しており、互いの
ゲートが接続され、ｐＭＯＳトランジスタＱｐ４のドレ
インは自身のゲートに接続されている。また、ｐＭＯＳ
トランジスタＱｐ４のソースは電源ラインＶddに接続さ
れており、ドレインは縦続接続された抵抗Ｒ３および抵
抗Ｒ４を介して接地ラインに接続されている。
【００５４】レプリカ回路１２において、差動増幅器１
１の正側出力端子Ｏ＋から出力されるバイアス電圧ＰＢ
ＩＡＳがｐＭＯＳトランジスタＱｐ５のゲートに印加さ
れ、バイアス電圧ＮＢＩＡＳがｎＭＯＳトランジスタＱ
ｎ４のゲートに印加されている。また、ｐＭＯＳトラン
ジスタＱｐ６とｎＭＯＳトランジスタＱｎ３のドレイン
が互いに接続されており、この接続中点からの電圧Ｖre
p が、差動増幅器１１の正側入力端子＋に出力されてい
る。ｐＭＯＳトランジスタＱｐ５のソースは電源ライン
Ｖddに接続され、ドレインはｐＭＯＳトランジスタＱｐ
６のソースに接続され、ｐＭＯＳトランジスタＱｐ６の
ゲートは接地ラインに接続されている。ｎＭＯＳトラン
ジスタＱｎ４のソースは接地ラインに接続され、ドレイ
ンはｎＭＯＳトランジスタＱｎ３のソースに接続され、
ｎＭＯＳトランジスタＱｎ３のゲートは電源ラインＶdd
に接続されている。
１の正側出力端子Ｏ＋から出力されるバイアス電圧ＰＢ
ＩＡＳがｐＭＯＳトランジスタＱｐ５のゲートに印加さ
れ、バイアス電圧ＮＢＩＡＳがｎＭＯＳトランジスタＱ
ｎ４のゲートに印加されている。また、ｐＭＯＳトラン
ジスタＱｐ６とｎＭＯＳトランジスタＱｎ３のドレイン
が互いに接続されており、この接続中点からの電圧Ｖre
p が、差動増幅器１１の正側入力端子＋に出力されてい
る。ｐＭＯＳトランジスタＱｐ５のソースは電源ライン
Ｖddに接続され、ドレインはｐＭＯＳトランジスタＱｐ
６のソースに接続され、ｐＭＯＳトランジスタＱｐ６の
ゲートは接地ラインに接続されている。ｎＭＯＳトラン
ジスタＱｎ４のソースは接地ラインに接続され、ドレイ
ンはｎＭＯＳトランジスタＱｎ３のソースに接続され、
ｎＭＯＳトランジスタＱｎ３のゲートは電源ラインＶdd
に接続されている。
【００５５】位相補償回路１３において、レプリカ回路
１２の出力と差動増幅器１１の正側出力端子Ｏ＋との間
には、キャパシタＣ１が接続されている。
１２の出力と差動増幅器１１の正側出力端子Ｏ＋との間
には、キャパシタＣ１が接続されている。
【００５６】図４に示すバイアス回路においては、差動
増幅器１１とレプリカ回路１２によるフィードバックル
ープによって、レプリカ回路の出力電圧Ｖrep が基準電
圧ＶthL と等しくなるように制御される。例えば、出力
電圧Ｖrep が基準電圧ＶthL より大きくなると、ｐＭＯ
ＳトランジスタＱｐ２のドレイン電流が減少し、カレン
トミラー回路によってｐＭＯＳトランジスタＱｐ１のド
レイン電圧が上昇し、これによりｐＭＯＳトランジスタ
Ｑｐ５の電流が減少して、出力電圧Ｖrep が低下する。
また逆に、出力電圧Ｖrepが基準電圧ＶthL より小さく
なると出力電圧Ｖrep は上昇する。このようなフィード
バックによって、出力電圧Ｖrep は基準電圧ＶthL と近
づくように制御される。キャパシタＣ１は、このフィー
ドバックループが発振しないように位相を補償してい
る。
増幅器１１とレプリカ回路１２によるフィードバックル
ープによって、レプリカ回路の出力電圧Ｖrep が基準電
圧ＶthL と等しくなるように制御される。例えば、出力
電圧Ｖrep が基準電圧ＶthL より大きくなると、ｐＭＯ
ＳトランジスタＱｐ２のドレイン電流が減少し、カレン
トミラー回路によってｐＭＯＳトランジスタＱｐ１のド
レイン電圧が上昇し、これによりｐＭＯＳトランジスタ
Ｑｐ５の電流が減少して、出力電圧Ｖrep が低下する。
また逆に、出力電圧Ｖrepが基準電圧ＶthL より小さく
なると出力電圧Ｖrep は上昇する。このようなフィード
バックによって、出力電圧Ｖrep は基準電圧ＶthL と近
づくように制御される。キャパシタＣ１は、このフィー
ドバックループが発振しないように位相を補償してい
る。
【００５７】＜本発明のバイアス回路の第２実施形態＞
図５は、本発明のバイアス回路の第２実施形態を示す図
である。図５に示すバイアス回路は、抵抗Ｒ５、抵抗Ｒ
６、ｐＭＯＳトランジスタＱｐ７〜ｐＭＯＳトランジス
タＱｐ１６、ｎＭＯＳトランジスタＱｎ５〜ｎＭＯＳト
ランジスタＱｎ１２、キャパシタＣ２を有している。
図５は、本発明のバイアス回路の第２実施形態を示す図
である。図５に示すバイアス回路は、抵抗Ｒ５、抵抗Ｒ
６、ｐＭＯＳトランジスタＱｐ７〜ｐＭＯＳトランジス
タＱｐ１６、ｎＭＯＳトランジスタＱｎ５〜ｎＭＯＳト
ランジスタＱｎ１２、キャパシタＣ２を有している。
【００５８】基準電圧発生回路１０において、ｐＭＯＳ
トランジスタＱｐ７のドレインとｎＭＯＳトランジスタ
Ｑｎ５のドレインとの間に抵抗Ｒ５と抵抗Ｒ６とが縦続
接続され、この接続中点から基準電圧ＶthL が差動増幅
器１１の負側入力端子−に出力されている。ｐＭＯＳト
ランジスタＱｐ７のゲートはドレインに接続されてお
り、ソースは電源ラインＶddに接続されている。ｎＭＯ
ＳトランジスタＱｎ５のゲートはドレインに接続されて
おり、ソースは接地ラインに接続されている。第１の実
施形態と同様に、抵抗Ｒ１および抵抗Ｒ２は、例えばＭ
ＯＳトランジスタで形成させても良い。
トランジスタＱｐ７のドレインとｎＭＯＳトランジスタ
Ｑｎ５のドレインとの間に抵抗Ｒ５と抵抗Ｒ６とが縦続
接続され、この接続中点から基準電圧ＶthL が差動増幅
器１１の負側入力端子−に出力されている。ｐＭＯＳト
ランジスタＱｐ７のゲートはドレインに接続されてお
り、ソースは電源ラインＶddに接続されている。ｎＭＯ
ＳトランジスタＱｎ５のゲートはドレインに接続されて
おり、ソースは接地ラインに接続されている。第１の実
施形態と同様に、抵抗Ｒ１および抵抗Ｒ２は、例えばＭ
ＯＳトランジスタで形成させても良い。
【００５９】差動増幅器１１において、負側入力端子−
は互いに接続されたｐＭＯＳトランジスタＱｐ１１およ
びｐＭＯＳトランジスタＱｐ１３のゲートに、正側入力
端子＋は互いに接続されたｐＭＯＳトランジスタＱｐ１
２およびｐＭＯＳトランジスタＱｐ１４のゲートに、正
側出力端子Ｏ＋はｐＭＯＳトランジスタＱｐ１１のドレ
インに、負側出力端子Ｏ−はｐＭＯＳトランジスタＱｐ
１４のドレインにそれぞれ対応している。また、正側入
力端子＋は負側出力端子Ｏ−に接続されている。
は互いに接続されたｐＭＯＳトランジスタＱｐ１１およ
びｐＭＯＳトランジスタＱｐ１３のゲートに、正側入力
端子＋は互いに接続されたｐＭＯＳトランジスタＱｐ１
２およびｐＭＯＳトランジスタＱｐ１４のゲートに、正
側出力端子Ｏ＋はｐＭＯＳトランジスタＱｐ１１のドレ
インに、負側出力端子Ｏ−はｐＭＯＳトランジスタＱｐ
１４のドレインにそれぞれ対応している。また、正側入
力端子＋は負側出力端子Ｏ−に接続されている。
【００６０】ｐＭＯＳトランジスタＱｐ１１〜ｐＭＯＳ
トランジスタＱｐ１４は互いのソースが接続されてお
り、その接続点には、ソースに電源電圧Ｖddを受けたｐ
ＭＯＳトランジスタＱｐ１０のドレイン電流が入力され
ている。ｐＭＯＳトランジスタＱｐ１１のドレインは、
ｎＭＯＳトランジスタＱｎ７のドレインとソースを介し
て接地ラインに接続され、ｐＭＯＳトランジスタＱｐ１
２のドレインは、ｎＭＯＳトランジスタＱｎ８のドレイ
ンとソースを介して接地ラインに接続される。また、ｐ
ＭＯＳトランジスタＱｐ１３のドレインは、ｎＭＯＳト
ランジスタＱｎ９のドレインとソースを介して接地ライ
ンに接続され、ｐＭＯＳトランジスタＱｐ１４のドレイ
ンは、ｎＭＯＳトランジスタＱｎ１０のドレインとソー
スを介して接地ラインに接続される。また、ｐＭＯＳト
ランジスタＱｐ１２、ｐＭＯＳトランジスタＱｐ１３、
ｎＭＯＳトランジスタＱｎ８およびｎＭＯＳトランジス
タＱｎ９は、互いのドレインが接続されている。
トランジスタＱｐ１４は互いのソースが接続されてお
り、その接続点には、ソースに電源電圧Ｖddを受けたｐ
ＭＯＳトランジスタＱｐ１０のドレイン電流が入力され
ている。ｐＭＯＳトランジスタＱｐ１１のドレインは、
ｎＭＯＳトランジスタＱｎ７のドレインとソースを介し
て接地ラインに接続され、ｐＭＯＳトランジスタＱｐ１
２のドレインは、ｎＭＯＳトランジスタＱｎ８のドレイ
ンとソースを介して接地ラインに接続される。また、ｐ
ＭＯＳトランジスタＱｐ１３のドレインは、ｎＭＯＳト
ランジスタＱｎ９のドレインとソースを介して接地ライ
ンに接続され、ｐＭＯＳトランジスタＱｐ１４のドレイ
ンは、ｎＭＯＳトランジスタＱｎ１０のドレインとソー
スを介して接地ラインに接続される。また、ｐＭＯＳト
ランジスタＱｐ１２、ｐＭＯＳトランジスタＱｐ１３、
ｎＭＯＳトランジスタＱｎ８およびｎＭＯＳトランジス
タＱｎ９は、互いのドレインが接続されている。
【００６１】ｎＭＯＳトランジスタＱｎ７およびｎＭＯ
ＳトランジスタＱｎ８はカレントミラー回路を形成して
おり、互いのゲートが接続され、ｎＭＯＳトランジスタ
Ｑｎ８のドレインは自身のゲートに接続されている。ｎ
ＭＯＳトランジスタＱｎ９およびｎＭＯＳトランジスタ
Ｑｎ１０もカレントミラー回路を形成しており、互いの
ゲートが接続され、ｎＭＯＳトランジスタＱｎ９のドレ
インは、自身のゲートに接続されている。また、ｐＭＯ
ＳトランジスタＱｐ１０とｐＭＯＳトランジスタＱｐ８
もカレントミラー回路を形成しており、互いのゲートが
接続され、ｐＭＯＳトランジスタＱｐ４のドレインは自
身のゲートに接続されている。また、ｐＭＯＳトランジ
スタＱｐ４のソースは電源ラインＶddに接続され、ドレ
インはｐＭＯＳトランジスタＱｐ９のドレインに接続さ
れている。ｐＭＯＳトランジスタＱｐ９およびｎＭＯＳ
トランジスタＱｎ６は、自身のゲートとドレインとが接
続されているとともに、互いのドレインが接続されてい
る。ｎＭＯＳトランジスタＱｎ６のソースは接地ライン
に接続されている。
ＳトランジスタＱｎ８はカレントミラー回路を形成して
おり、互いのゲートが接続され、ｎＭＯＳトランジスタ
Ｑｎ８のドレインは自身のゲートに接続されている。ｎ
ＭＯＳトランジスタＱｎ９およびｎＭＯＳトランジスタ
Ｑｎ１０もカレントミラー回路を形成しており、互いの
ゲートが接続され、ｎＭＯＳトランジスタＱｎ９のドレ
インは、自身のゲートに接続されている。また、ｐＭＯ
ＳトランジスタＱｐ１０とｐＭＯＳトランジスタＱｐ８
もカレントミラー回路を形成しており、互いのゲートが
接続され、ｐＭＯＳトランジスタＱｐ４のドレインは自
身のゲートに接続されている。また、ｐＭＯＳトランジ
スタＱｐ４のソースは電源ラインＶddに接続され、ドレ
インはｐＭＯＳトランジスタＱｐ９のドレインに接続さ
れている。ｐＭＯＳトランジスタＱｐ９およびｎＭＯＳ
トランジスタＱｎ６は、自身のゲートとドレインとが接
続されているとともに、互いのドレインが接続されてい
る。ｎＭＯＳトランジスタＱｎ６のソースは接地ライン
に接続されている。
【００６２】レプリカ回路１２において、差動増幅器１
１の正側出力端子Ｏ＋から出力されるバイアス電圧ＰＢ
ＩＡＳがｐＭＯＳトランジスタＱｐ１５およびｐＭＯＳ
トランジスタＱｐ１６のゲートに印加され、バイアス電
圧ＮＢＩＡＳがｎＭＯＳトランジスタＱｎ１１およびｎ
ＭＯＳトランジスタＱｎ１２のゲートに印加されてい
る。また、ｐＭＯＳトランジスタＱｐ１６とｎＭＯＳト
ランジスタＱｎ１１のドレインが互いに接続されてお
り、この接続中点からの電圧Ｖrep が、差動増幅器１１
の正側入力端子＋に出力されている。ｐＭＯＳトランジ
スタＱｐ１５のソースは電源ラインＶddに接続され、ド
レインはｐＭＯＳトランジスタＱｐ１６のソースに接続
されている。ｎＭＯＳトランジスタＱｎ１２のソースは
接地ラインに接続され、ドレインはｎＭＯＳトランジス
タＱｎ１１のソースに接続されている。
１の正側出力端子Ｏ＋から出力されるバイアス電圧ＰＢ
ＩＡＳがｐＭＯＳトランジスタＱｐ１５およびｐＭＯＳ
トランジスタＱｐ１６のゲートに印加され、バイアス電
圧ＮＢＩＡＳがｎＭＯＳトランジスタＱｎ１１およびｎ
ＭＯＳトランジスタＱｎ１２のゲートに印加されてい
る。また、ｐＭＯＳトランジスタＱｐ１６とｎＭＯＳト
ランジスタＱｎ１１のドレインが互いに接続されてお
り、この接続中点からの電圧Ｖrep が、差動増幅器１１
の正側入力端子＋に出力されている。ｐＭＯＳトランジ
スタＱｐ１５のソースは電源ラインＶddに接続され、ド
レインはｐＭＯＳトランジスタＱｐ１６のソースに接続
されている。ｎＭＯＳトランジスタＱｎ１２のソースは
接地ラインに接続され、ドレインはｎＭＯＳトランジス
タＱｎ１１のソースに接続されている。
【００６３】位相補償回路１３において、レプリカ回路
１２の出力と差動増幅器１１の正側出力端子Ｏ＋との間
には、キャパシタＣ２が接続されている。
１２の出力と差動増幅器１１の正側出力端子Ｏ＋との間
には、キャパシタＣ２が接続されている。
【００６４】基本的な動作は図４に示した本発明のバイ
アス回路の第１の実施形態と同じである。図４と異なる
部分について説明する。基準電圧発生回路１０の電源ラ
イン側と接地ライン側には、しきい値電圧Ｖthp 分を発
生するｐＭＯＳトランジスタＱｐ７としきい値電圧Ｖth
n 分を発生するｎＭＯＳトランジスタＱｎ５が設けられ
ており、基準電圧ＶthL として、（Ｖdd−｜Ｖthp ｜＋
Ｖthn ）／２≒Ｖdd／２が出力される。この電圧を鏡面
対象の軸として、ｐＭＯＳの電流源トランジスタのサイ
ズとｎＭＯＳの電流源トランジスタのサイズを合わせ込
むことで、ｐＭＯＳの電流源トランジスタの実効なゲー
トソース間電位｜Ｖgs−Ｖthp ｜と、ｎＭＯＳの電流源
トランジスタの実効なゲートソース間電位Ｖgs−Ｖthn
とが、ちょうど対称となるように制御される。
アス回路の第１の実施形態と同じである。図４と異なる
部分について説明する。基準電圧発生回路１０の電源ラ
イン側と接地ライン側には、しきい値電圧Ｖthp 分を発
生するｐＭＯＳトランジスタＱｐ７としきい値電圧Ｖth
n 分を発生するｎＭＯＳトランジスタＱｎ５が設けられ
ており、基準電圧ＶthL として、（Ｖdd−｜Ｖthp ｜＋
Ｖthn ）／２≒Ｖdd／２が出力される。この電圧を鏡面
対象の軸として、ｐＭＯＳの電流源トランジスタのサイ
ズとｎＭＯＳの電流源トランジスタのサイズを合わせ込
むことで、ｐＭＯＳの電流源トランジスタの実効なゲー
トソース間電位｜Ｖgs−Ｖthp ｜と、ｎＭＯＳの電流源
トランジスタの実効なゲートソース間電位Ｖgs−Ｖthn
とが、ちょうど対称となるように制御される。
【００６５】遅延段のレプリカ回路１２は、例えば、電
流源トランジスタを複数個直列に接続することでばらつ
きが発生しにくくなるようにするとともに、消費電流を
低減している。
流源トランジスタを複数個直列に接続することでばらつ
きが発生しにくくなるようにするとともに、消費電流を
低減している。
【００６６】差動増幅器１１は、接地ライン側のカレン
トミラー回路を並列に用いることで、出力振幅を大きく
とれるようにしている。また、差動増幅器１１の正側入
力端子＋と負側出力端子Ｏ−とを接続することにより、
フィードバックループが発振しにくくなるようにしてい
る。
トミラー回路を並列に用いることで、出力振幅を大きく
とれるようにしている。また、差動増幅器１１の正側入
力端子＋と負側出力端子Ｏ−とを接続することにより、
フィードバックループが発振しにくくなるようにしてい
る。
【００６７】なお、上述した図４および図５は、バイア
ス電圧ＮＢＩＡＳに基づいてバイアスＰＢＩＡＳを発生
させる場合を例として示しているが、この逆に、バイア
ス電圧ＰＢＩＡＳに基づいてバイアス電圧ＮＢＩＡＳを
発生させることも可能である。
ス電圧ＮＢＩＡＳに基づいてバイアスＰＢＩＡＳを発生
させる場合を例として示しているが、この逆に、バイア
ス電圧ＰＢＩＡＳに基づいてバイアス電圧ＮＢＩＡＳを
発生させることも可能である。
【００６８】＜本発明のバイアス回路の第３の実施形態
＞図６は、本発明のバイアス回路の第３の実施形態を示
す図である。図６と図１の同一符号は同一の構成要素を
示している。その他、バイアス回路８を有している。
＞図６は、本発明のバイアス回路の第３の実施形態を示
す図である。図６と図１の同一符号は同一の構成要素を
示している。その他、バイアス回路８を有している。
【００６９】本発明のバイアス回路の第１の実施形態お
よび第２の実施形態と異なる点は、例えば、ゲインを下
げるためのカレントミラー型のバイアス回路８と、バイ
アス電圧ＰＢＩＡＳからバランス良くバイアス電圧ＮＢ
ＩＡＳを発生する本発明のバイアス回路１とが組み合わ
されている点にある。カレントミラー型のバイアス回路
８としては、例えば、図１７に示したバイアス回路を用
いることができる。このように、本発明のバイアス回路
と他の回路方式のバイアス回路とを組み合わせても良
い。
よび第２の実施形態と異なる点は、例えば、ゲインを下
げるためのカレントミラー型のバイアス回路８と、バイ
アス電圧ＰＢＩＡＳからバランス良くバイアス電圧ＮＢ
ＩＡＳを発生する本発明のバイアス回路１とが組み合わ
されている点にある。カレントミラー型のバイアス回路
８としては、例えば、図１７に示したバイアス回路を用
いることができる。このように、本発明のバイアス回路
と他の回路方式のバイアス回路とを組み合わせても良
い。
【００７０】図７は、本発明のバイアス回路と従来のカ
レントミラー型のバイアス回路の入出力特性を示す図で
ある。図７において、縦軸は電源電圧Ｖddとバイアス電
圧ＰＢＩＡＳとの差の電圧を示し、横軸はバイアス電圧
ＮＢＩＡＳを示している。本発明のバイアス回路は、入
力電圧が図７のａ点よりも接地電圧に近い領域で出力電
圧がリニアな関係からはずれているが、この領域は、Ｖ
ＣＯ回路本体の電流源トランジスタがＭＯＳトランジス
タで形成されている場合にはこの電流源トランジスタが
ＯＮしない領域なので、これによる動作上の問題はな
い。また、入力電圧が図７のｂ点よりも電源電圧に近い
領域でカレントミラー型のバイアス回路が飽和を起こ
し、入力電圧ＮＢＩＡＳと出力電圧ＰＢＩＡＳとのバラ
ンスが崩れているのに対して、本発明のバイアス回路は
リニアな関係を保っている。したがって、本発明のバイ
アス回路によりバイアス電圧を供給する場合は、従来の
カレントミラー型のバイアス回路によりバイアス電圧を
供給する場合に比べて広いバイアス電圧範囲でデューテ
ィが一定に保たれるため、より低い電源電圧で動作させ
ることができる。
レントミラー型のバイアス回路の入出力特性を示す図で
ある。図７において、縦軸は電源電圧Ｖddとバイアス電
圧ＰＢＩＡＳとの差の電圧を示し、横軸はバイアス電圧
ＮＢＩＡＳを示している。本発明のバイアス回路は、入
力電圧が図７のａ点よりも接地電圧に近い領域で出力電
圧がリニアな関係からはずれているが、この領域は、Ｖ
ＣＯ回路本体の電流源トランジスタがＭＯＳトランジス
タで形成されている場合にはこの電流源トランジスタが
ＯＮしない領域なので、これによる動作上の問題はな
い。また、入力電圧が図７のｂ点よりも電源電圧に近い
領域でカレントミラー型のバイアス回路が飽和を起こ
し、入力電圧ＮＢＩＡＳと出力電圧ＰＢＩＡＳとのバラ
ンスが崩れているのに対して、本発明のバイアス回路は
リニアな関係を保っている。したがって、本発明のバイ
アス回路によりバイアス電圧を供給する場合は、従来の
カレントミラー型のバイアス回路によりバイアス電圧を
供給する場合に比べて広いバイアス電圧範囲でデューテ
ィが一定に保たれるため、より低い電源電圧で動作させ
ることができる。
【００７１】図８は、本発明のクロック群発生回路に用
いるＶＣＯ回路の第１の回路例を示す図である。図８に
示すクロック群発生回路は、遅延ユニット５１−１〜遅
延ユニット５１−ｎ、およびＮＡＮＤ回路５６を有して
いる。また、遅延ユニット５１−１〜遅延ユニット５１
−ｎは、ｐＭＯＳトランジスタＱｐ５０、ｐＭＯＳトラ
ンジスタＱｐ５１、ｎＭＯＳトランジスタＱｎ５０、お
よびｎＭＯＳトランジスタＱｎ５１からなる２段のイン
バータ型の遅延段をそれぞれ有するとともに、出力バッ
ファＢＵＦをそれぞれ有している。
いるＶＣＯ回路の第１の回路例を示す図である。図８に
示すクロック群発生回路は、遅延ユニット５１−１〜遅
延ユニット５１−ｎ、およびＮＡＮＤ回路５６を有して
いる。また、遅延ユニット５１−１〜遅延ユニット５１
−ｎは、ｐＭＯＳトランジスタＱｐ５０、ｐＭＯＳトラ
ンジスタＱｐ５１、ｎＭＯＳトランジスタＱｎ５０、お
よびｎＭＯＳトランジスタＱｎ５１からなる２段のイン
バータ型の遅延段をそれぞれ有するとともに、出力バッ
ファＢＵＦをそれぞれ有している。
【００７２】ｐＭＯＳトランジスタＱｐ５１とｎＭＯＳ
トランジスタＱｎ５０は、互いに接続されたゲートに前
段からの信号を入力し、互いに接続されたドレインから
次段に信号を出力している。ｐＭＯＳトランジスタＱｐ
５１のソースは、ｐＭＯＳトランジスタＱｐ５０のドレ
インとソースを介して電源ラインＶddに接続され、ｎＭ
ＯＳトランジスタＱｎ５０のソースは、ｎＭＯＳトラン
ジスタＱｎ５１のドレインとソースを介して接地ライン
に接続されている。ｐＭＯＳトランジスタＱｐ５０のゲ
ートにはバイアス電圧ＰＢＩＡＳが印加されており、ｎ
ＭＯＳトランジスタＱｎ５１のゲートにはバイアス電圧
ＮＢＩＡＳが印加されている。各遅延ユニットにおい
て、このインバータ型遅延段が２段縦続接続されてお
り、遅延ユニットの出力には出力バッファＢＵＦが挿入
されている。
トランジスタＱｎ５０は、互いに接続されたゲートに前
段からの信号を入力し、互いに接続されたドレインから
次段に信号を出力している。ｐＭＯＳトランジスタＱｐ
５１のソースは、ｐＭＯＳトランジスタＱｐ５０のドレ
インとソースを介して電源ラインＶddに接続され、ｎＭ
ＯＳトランジスタＱｎ５０のソースは、ｎＭＯＳトラン
ジスタＱｎ５１のドレインとソースを介して接地ライン
に接続されている。ｐＭＯＳトランジスタＱｐ５０のゲ
ートにはバイアス電圧ＰＢＩＡＳが印加されており、ｎ
ＭＯＳトランジスタＱｎ５１のゲートにはバイアス電圧
ＮＢＩＡＳが印加されている。各遅延ユニットにおい
て、このインバータ型遅延段が２段縦続接続されてお
り、遅延ユニットの出力には出力バッファＢＵＦが挿入
されている。
【００７３】図８に示すように、ＶＣＯ回路を構成する
各遅延ユニットは、例えば、バイアス電圧ＰＢＩＡＳに
よって制御される電源ライン側の電流源トランジスタ
（ｐＭＯＳトランジスタＱｐ５０）と、バイアス電圧Ｎ
ＢＩＡＳによって制御される接地ライン側の電流源トラ
ンジスタ（ｎＭＯＳトランジスタＱｎ５１）とを設けた
インバータ型の遅延段２段と、バッファ用のインバータ
１段（出力バッファＢＵＦ）で構成されており、図１６
に示すＶＣＯ回路と等しい構成を有している。信号ＰＷ
ＯＮがハイレベルに設定されると、ＮＡＮＤ回路５６に
よるゲートが導通して縦続接続された遅延ユニットの終
段からの信号が初段に帰還されて発振が開始される。こ
のとき、各遅延ユニットからはクロック信号φ｛0 ｝〜
クロック信号φ｛π｝が出力される。本発明のバイアス
回路１と組み合わせることで、これらの隣り合ったクロ
ック出力どうしの立ち上がりの遅延時間と立ち下がり遅
延時間の誤差を、従来のカレントミラー型のバイアス回
路を用いた場合よりも小さくすることができる。
各遅延ユニットは、例えば、バイアス電圧ＰＢＩＡＳに
よって制御される電源ライン側の電流源トランジスタ
（ｐＭＯＳトランジスタＱｐ５０）と、バイアス電圧Ｎ
ＢＩＡＳによって制御される接地ライン側の電流源トラ
ンジスタ（ｎＭＯＳトランジスタＱｎ５１）とを設けた
インバータ型の遅延段２段と、バッファ用のインバータ
１段（出力バッファＢＵＦ）で構成されており、図１６
に示すＶＣＯ回路と等しい構成を有している。信号ＰＷ
ＯＮがハイレベルに設定されると、ＮＡＮＤ回路５６に
よるゲートが導通して縦続接続された遅延ユニットの終
段からの信号が初段に帰還されて発振が開始される。こ
のとき、各遅延ユニットからはクロック信号φ｛0 ｝〜
クロック信号φ｛π｝が出力される。本発明のバイアス
回路１と組み合わせることで、これらの隣り合ったクロ
ック出力どうしの立ち上がりの遅延時間と立ち下がり遅
延時間の誤差を、従来のカレントミラー型のバイアス回
路を用いた場合よりも小さくすることができる。
【００７４】図９は、本発明のクロック群発生回路に用
いるＶＣＯ回路の第２の回路例を示す図である。図８と
図９の同一符号は同一の構成要素を示している。その
他、ｐＭＯＳトランジスタＱｐ５２およびｎＭＯＳトラ
ンジスタＱｎ５２を有している。
いるＶＣＯ回路の第２の回路例を示す図である。図８と
図９の同一符号は同一の構成要素を示している。その
他、ｐＭＯＳトランジスタＱｐ５２およびｎＭＯＳトラ
ンジスタＱｎ５２を有している。
【００７５】図８に示したＶＣＯ回路の第１の回路例と
第２回路例との相違点は、本発明のバイアス回路１のバ
イアス電圧によって電流を制御される電流源トランジス
タ（ｐＭＯＳトランジスタＱｐ５０およびｎＭＯＳトラ
ンジスタＱｎ５１）に対し、例えばゲートに論理しきい
値の基準電圧ＶthL（≒Ｖdd／２）が印加される電流源
トランジスタ（ｐＭＯＳトランジスタＱｐ５２およびｎ
ＭＯＳトランジスタＱｎ５２）が並列に挿入されている
点にある。このように電源ライン側の電流源トランジス
タと接地ライン側の電流源トランジスタのバランスを崩
さない形態であれば、例えば、このような電流源トラン
ジスタを複数個並列に接続して、選択信号で電流源トラ
ンジスタの電流供給量を可変できるような形態のもので
も良い。
第２回路例との相違点は、本発明のバイアス回路１のバ
イアス電圧によって電流を制御される電流源トランジス
タ（ｐＭＯＳトランジスタＱｐ５０およびｎＭＯＳトラ
ンジスタＱｎ５１）に対し、例えばゲートに論理しきい
値の基準電圧ＶthL（≒Ｖdd／２）が印加される電流源
トランジスタ（ｐＭＯＳトランジスタＱｐ５２およびｎ
ＭＯＳトランジスタＱｎ５２）が並列に挿入されている
点にある。このように電源ライン側の電流源トランジス
タと接地ライン側の電流源トランジスタのバランスを崩
さない形態であれば、例えば、このような電流源トラン
ジスタを複数個並列に接続して、選択信号で電流源トラ
ンジスタの電流供給量を可変できるような形態のもので
も良い。
【００７６】図１０は、本発明のクロック群発生回路に
用いるＶＣＯ回路の第３の回路例を示す図である。図１
０に示すＶＣＯ回路は、遅延ユニット５３−１〜遅延ユ
ニット５３−ｎを有している。また、遅延ユニット５３
−１〜遅延ユニット５３−ｎは、ｐＭＯＳトランジスタ
Ｑｐ５３〜ｐＭＯＳトランジスタＱｐ５５、ｎＭＯＳト
ランジスタＱｎ５３〜ｎＭＯＳトランジスタＱｎ５５、
ｎＭＯＳトランジスタＱｎ６５およびｎＭＯＳトランジ
スタＱｎ６６からなる前段の差動構成のインバータ型遅
延段と、ｐＭＯＳトランジスタＱｐ５８〜ｐＭＯＳトラ
ンジスタＱｐ６０、およびｎＭＯＳトランジスタＱｎ５
６〜ｎＭＯＳトランジスタＱｎ５８からなる後段の差動
構成のインバータ型遅延段とを有している。
用いるＶＣＯ回路の第３の回路例を示す図である。図１
０に示すＶＣＯ回路は、遅延ユニット５３−１〜遅延ユ
ニット５３−ｎを有している。また、遅延ユニット５３
−１〜遅延ユニット５３−ｎは、ｐＭＯＳトランジスタ
Ｑｐ５３〜ｐＭＯＳトランジスタＱｐ５５、ｎＭＯＳト
ランジスタＱｎ５３〜ｎＭＯＳトランジスタＱｎ５５、
ｎＭＯＳトランジスタＱｎ６５およびｎＭＯＳトランジ
スタＱｎ６６からなる前段の差動構成のインバータ型遅
延段と、ｐＭＯＳトランジスタＱｐ５８〜ｐＭＯＳトラ
ンジスタＱｐ６０、およびｎＭＯＳトランジスタＱｎ５
６〜ｎＭＯＳトランジスタＱｎ５８からなる後段の差動
構成のインバータ型遅延段とを有している。
【００７７】前段の差動構成のインバータ型遅延段は以
下のような接続関係を有している。ｐＭＯＳトランジス
タＱｐ５４とｎＭＯＳトランジスタＱｎ５４は、互いに
接続されたゲートに第１の差動入力信号を受け、互いに
接続されたドレインから第１の差動出力信号を出力して
いる。ｐＭＯＳトランジスタＱｐ５５とｎＭＯＳトラン
ジスタＱｎ５５は、互いに接続されたゲートに第２の差
動入力信号を受け、互いに接続されたドレインから第２
の差動出力信号を出力している。ｐＭＯＳトランジスタ
Ｑｐ５４およびｐＭＯＳトランジスタＱｐ５５のソース
は、ｐＭＯＳトランジスタＱｐ５３のドレインとソース
を介して電源ラインＶddに接続され、ｎＭＯＳトランジ
スタＱｎ５４およびｎＭＯＳトランジスタＱｎ５５のソ
ースは、ｎＭＯＳトランジスタＱｎ５３のドレインとソ
ースを介して接地ラインに接続されている。ｐＭＯＳト
ランジスタＱｐ５３のゲートにはバイアス電圧ＰＢＩＡ
Ｓが印加されており、ｎＭＯＳトランジスタＱｎ５３の
ゲートにはバイアス電圧ＮＢＩＡＳが印加されている。
下のような接続関係を有している。ｐＭＯＳトランジス
タＱｐ５４とｎＭＯＳトランジスタＱｎ５４は、互いに
接続されたゲートに第１の差動入力信号を受け、互いに
接続されたドレインから第１の差動出力信号を出力して
いる。ｐＭＯＳトランジスタＱｐ５５とｎＭＯＳトラン
ジスタＱｎ５５は、互いに接続されたゲートに第２の差
動入力信号を受け、互いに接続されたドレインから第２
の差動出力信号を出力している。ｐＭＯＳトランジスタ
Ｑｐ５４およびｐＭＯＳトランジスタＱｐ５５のソース
は、ｐＭＯＳトランジスタＱｐ５３のドレインとソース
を介して電源ラインＶddに接続され、ｎＭＯＳトランジ
スタＱｎ５４およびｎＭＯＳトランジスタＱｎ５５のソ
ースは、ｎＭＯＳトランジスタＱｎ５３のドレインとソ
ースを介して接地ラインに接続されている。ｐＭＯＳト
ランジスタＱｐ５３のゲートにはバイアス電圧ＰＢＩＡ
Ｓが印加されており、ｎＭＯＳトランジスタＱｎ５３の
ゲートにはバイアス電圧ＮＢＩＡＳが印加されている。
【００７８】ｎＭＯＳトランジスタＱｎ６５は、ドレイ
ンとソースがｐＭＯＳトランジスタＱｐ５４のドレイン
とソースに並列に接続されており、ゲートに第２の差動
入力を受けている。ｎＭＯＳトランジスタＱｐ６６は、
ドレインとソースがｐＭＯＳトランジスタＱｐ５５のド
レインとソースに並列に接続されており、ゲートに第１
の差動入力を受けている。
ンとソースがｐＭＯＳトランジスタＱｐ５４のドレイン
とソースに並列に接続されており、ゲートに第２の差動
入力を受けている。ｎＭＯＳトランジスタＱｐ６６は、
ドレインとソースがｐＭＯＳトランジスタＱｐ５５のド
レインとソースに並列に接続されており、ゲートに第１
の差動入力を受けている。
【００７９】後段の差動構成のインバータ型遅延段は以
下のような接続関係を有している。ｐＭＯＳトランジス
タＱｐ５９とｎＭＯＳトランジスタＱｎ５７は、互いに
接続されたゲートに、前段の差動構成のインバータ型遅
延段から第１の差動入力信号を受け、互いに接続された
ドレインから第１の差動出力信号を出力している。ｐＭ
ＯＳトランジスタＱｐ６０とｎＭＯＳトランジスタＱｎ
５８は、互いに接続されたゲートに、前段の差動構成の
インバータ型遅延段から第２の差動入力信号を受け、互
いに接続されたドレインから第２の差動出力信号を出力
している。ｐＭＯＳトランジスタＱｐ５９およびｐＭＯ
ＳトランジスタＱｐ６０のソースは、ｐＭＯＳトランジ
スタＱｐ５８のドレインとソースを介して電源ラインＶ
ddに接続され、ｎＭＯＳトランジスタＱｎ５７およびｎ
ＭＯＳトランジスタＱｎ５８のソースは、ｎＭＯＳトラ
ンジスタＱｎ５６のドレインとソースを介して接地ライ
ンに接続されている。ｐＭＯＳトランジスタＱｐ５８の
ゲートにはバイアス電圧ＰＢＩＡＳが印加されており、
ｎＭＯＳトランジスタＱｎ５６のゲートにはバイアス電
圧ＮＢＩＡＳが印加されている。
下のような接続関係を有している。ｐＭＯＳトランジス
タＱｐ５９とｎＭＯＳトランジスタＱｎ５７は、互いに
接続されたゲートに、前段の差動構成のインバータ型遅
延段から第１の差動入力信号を受け、互いに接続された
ドレインから第１の差動出力信号を出力している。ｐＭ
ＯＳトランジスタＱｐ６０とｎＭＯＳトランジスタＱｎ
５８は、互いに接続されたゲートに、前段の差動構成の
インバータ型遅延段から第２の差動入力信号を受け、互
いに接続されたドレインから第２の差動出力信号を出力
している。ｐＭＯＳトランジスタＱｐ５９およびｐＭＯ
ＳトランジスタＱｐ６０のソースは、ｐＭＯＳトランジ
スタＱｐ５８のドレインとソースを介して電源ラインＶ
ddに接続され、ｎＭＯＳトランジスタＱｎ５７およびｎ
ＭＯＳトランジスタＱｎ５８のソースは、ｎＭＯＳトラ
ンジスタＱｎ５６のドレインとソースを介して接地ライ
ンに接続されている。ｐＭＯＳトランジスタＱｐ５８の
ゲートにはバイアス電圧ＰＢＩＡＳが印加されており、
ｎＭＯＳトランジスタＱｎ５６のゲートにはバイアス電
圧ＮＢＩＡＳが印加されている。
【００８０】図８に示したＶＣＯ回路の第１の回路例と
第３の回路例との相違点は、ＶＣＯ回路を構成する遅延
ユニットが差動構成になっている点にある。差動構成の
遅延ユニットは、電源ラインＶdd側のバイアス電圧ＰＢ
ＩＡＳによって制御される電流源トランジスタ（ｐＭＯ
ＳトランジスタＱｐ５３およびｐＭＯＳトランジスタＱ
ｐ５８）と接地ライン側のバイアス電圧ＮＢＩＡＳによ
って制御される電流源トランジスタ（ｎＭＯＳトランジ
スタＱｎ５３およびｎＭＯＳトランジスタＱｎ５６）を
設けた２段の差動構成のインバータ型遅延段で構成され
る。
第３の回路例との相違点は、ＶＣＯ回路を構成する遅延
ユニットが差動構成になっている点にある。差動構成の
遅延ユニットは、電源ラインＶdd側のバイアス電圧ＰＢ
ＩＡＳによって制御される電流源トランジスタ（ｐＭＯ
ＳトランジスタＱｐ５３およびｐＭＯＳトランジスタＱ
ｐ５８）と接地ライン側のバイアス電圧ＮＢＩＡＳによ
って制御される電流源トランジスタ（ｎＭＯＳトランジ
スタＱｎ５３およびｎＭＯＳトランジスタＱｎ５６）を
設けた２段の差動構成のインバータ型遅延段で構成され
る。
【００８１】前段の差動構成のインバータ型遅延段に
は、各差動出力と電源ラインＶddとの間にｎＭＯＳトラ
ンジスタＱｎ６５およびｎＭＯＳトランジスタＱｎ６６
が設けられており、これらのトランジスタのゲートに
は、さらに前段の遅延段からの差動出力信号が逆の極性
で入力されている。これにより、遅延段の各差動出力の
位相関係が１８０°ずれた位相関係を保って発振するよ
うにフィードフォワードされている。例えば、第１の差
動入力信号の電圧が上昇する場合には、第２の差動出力
信号の電圧が上昇するように制御され、第１の差動入力
信号の電圧が下降する場合には、第２の差動出力信号の
電圧が下降するように制御される。この差動構成のイン
バータ型遅延段は、例えばｐＭＯＳトランジスタを用い
たラッチ型の接続ではないため、スピードのロスが小さ
く高速に動作できる。
は、各差動出力と電源ラインＶddとの間にｎＭＯＳトラ
ンジスタＱｎ６５およびｎＭＯＳトランジスタＱｎ６６
が設けられており、これらのトランジスタのゲートに
は、さらに前段の遅延段からの差動出力信号が逆の極性
で入力されている。これにより、遅延段の各差動出力の
位相関係が１８０°ずれた位相関係を保って発振するよ
うにフィードフォワードされている。例えば、第１の差
動入力信号の電圧が上昇する場合には、第２の差動出力
信号の電圧が上昇するように制御され、第１の差動入力
信号の電圧が下降する場合には、第２の差動出力信号の
電圧が下降するように制御される。この差動構成のイン
バータ型遅延段は、例えばｐＭＯＳトランジスタを用い
たラッチ型の接続ではないため、スピードのロスが小さ
く高速に動作できる。
【００８２】図１０に示すように、遅延段を差動構成に
することでクロック信号を高速化させることができるの
で、隣り合ったクロック出力間の遅延時間は益々小さく
なる。したがって、本発明のバイアス回路を用いる意味
が益々重要になる。
することでクロック信号を高速化させることができるの
で、隣り合ったクロック出力間の遅延時間は益々小さく
なる。したがって、本発明のバイアス回路を用いる意味
が益々重要になる。
【００８３】図１１は、本発明のクロック群発生回路に
用いるＶＣＯ回路の第４の回路例を示す図である。図１
０と図１１の同一符号は同一の構成要素を示している。
その他、ｐＭＯＳトランジスタＱｐ６１、ｐＭＯＳトラ
ンジスタＱｐ６２、ｎＭＯＳトランジスタＱｎ５９、ｎ
ＭＯＳトランジスタＱｎ６０を有している。
用いるＶＣＯ回路の第４の回路例を示す図である。図１
０と図１１の同一符号は同一の構成要素を示している。
その他、ｐＭＯＳトランジスタＱｐ６１、ｐＭＯＳトラ
ンジスタＱｐ６２、ｎＭＯＳトランジスタＱｎ５９、ｎ
ＭＯＳトランジスタＱｎ６０を有している。
【００８４】図１０に示したＶＣＯ回路の第３の回路例
と第４回路例との相違点は、本発明のバイアス回路１の
バイアス電圧によって電流を制御される電流源トランジ
スタ（ｐＭＯＳトランジスタＱｐ５３、ｐＭＯＳトラン
ジスタＱｐ５８、ｎＭＯＳトランジスタＱｎ５３および
ｎＭＯＳトランジスタＱｎ５６）に対し、例えばゲート
に論理しきい値の基準電圧ＶthL（≒Ｖdd／２）が印加
される電流源トランジスタ（ｐＭＯＳトランジスタＱｐ
６１、ｐＭＯＳトランジスタＱｐ６２、ｎＭＯＳトラン
ジスタＱｎ５９およびｎＭＯＳトランジスタＱｎ６０）
が並列に挿入されている点にある。このように電源ライ
ン側の電流源トランジスタと接地ライン側の電流源トラ
ンジスタのバランスを崩さない形態であれば、例えば、
このような電流源トランジスタを複数個並列に接続し
て、選択信号で電流源トランジスタの電流供給量を可変
できるような形態のものでも良い。、
と第４回路例との相違点は、本発明のバイアス回路１の
バイアス電圧によって電流を制御される電流源トランジ
スタ（ｐＭＯＳトランジスタＱｐ５３、ｐＭＯＳトラン
ジスタＱｐ５８、ｎＭＯＳトランジスタＱｎ５３および
ｎＭＯＳトランジスタＱｎ５６）に対し、例えばゲート
に論理しきい値の基準電圧ＶthL（≒Ｖdd／２）が印加
される電流源トランジスタ（ｐＭＯＳトランジスタＱｐ
６１、ｐＭＯＳトランジスタＱｐ６２、ｎＭＯＳトラン
ジスタＱｎ５９およびｎＭＯＳトランジスタＱｎ６０）
が並列に挿入されている点にある。このように電源ライ
ン側の電流源トランジスタと接地ライン側の電流源トラ
ンジスタのバランスを崩さない形態であれば、例えば、
このような電流源トランジスタを複数個並列に接続し
て、選択信号で電流源トランジスタの電流供給量を可変
できるような形態のものでも良い。、
【００８５】図１２は、本発明をデジタルＴＶ用のドッ
トクロックとＶＢＩサンプリングクロックの発生回路に
応用した例を示す図である。図１２に示すドットクロッ
クとＶＢＩサンプリングクロックの発生回路は、位相比
較回路２、チャージポンプ回路３、フィルタ４、バイア
ス回路１、ＶＣＯ回路５ａ、分周器６、クロック合成回
路２１、ＶＢＩサンプリングクロック発生回路２２、ジ
ッタ補正回路２３ａ、ジッタ補正回路２３ｂ、ドットク
ロック発生回路２４ａ、ドットクロック発生回路２４
ｂ、および制御回路２５を有している。
トクロックとＶＢＩサンプリングクロックの発生回路に
応用した例を示す図である。図１２に示すドットクロッ
クとＶＢＩサンプリングクロックの発生回路は、位相比
較回路２、チャージポンプ回路３、フィルタ４、バイア
ス回路１、ＶＣＯ回路５ａ、分周器６、クロック合成回
路２１、ＶＢＩサンプリングクロック発生回路２２、ジ
ッタ補正回路２３ａ、ジッタ補正回路２３ｂ、ドットク
ロック発生回路２４ａ、ドットクロック発生回路２４
ｂ、および制御回路２５を有している。
【００８６】位相比較回路２、チャージポンプ回路３、
フィルタ４、バイアス回路１、ＶＣＯ回路５ａおよび分
周器６からなるＰＬＬ回路は本発明のクロック群発生回
路であり、水平同期信号ＨＳＮＣ０、ＨＳＹＮＣ１（親
画面と子画面）のうちどちらか選択された信号ＨＳＹＮ
ＣＳＬをリファレンスクロックとして、その立ち上がり
エッジ（画面右端）で分周期出力と同期をとり、画面右
端においてチャージポンプ出力が動作する。
フィルタ４、バイアス回路１、ＶＣＯ回路５ａおよび分
周器６からなるＰＬＬ回路は本発明のクロック群発生回
路であり、水平同期信号ＨＳＮＣ０、ＨＳＹＮＣ１（親
画面と子画面）のうちどちらか選択された信号ＨＳＹＮ
ＣＳＬをリファレンスクロックとして、その立ち上がり
エッジ（画面右端）で分周期出力と同期をとり、画面右
端においてチャージポンプ出力が動作する。
【００８７】ＶＣＯ回路５ａは、例えば図９に示した複
数の位相をずらしたクロック信号を出力するインバータ
型のＶＣＯ回路であり、本発明のバイアス回路１により
生成されるバイアス電圧ＰＢＩＡＳおよびバイアス電圧
ＮＢＩＡＳを受けて、隣り合ったクロック信号出力間の
デューティー変動が小さくなっている。したがって、ク
ロック合成回路２１において周波数を２逓倍された後に
おけるクロック信号のデューティーの変動も、実用上問
題にならないだけ十分小さい。デューティーの変動が小
さいので、２逓倍した信号のうちお互いに反転した関係
となるクロック信号は、どちらか片方のみを合成させ
て、もう一方は、ジッタ補正回路に入力される直前のバ
ッファ部分においてインバータにより反転させて発生さ
せることができる。これによりＶＣＯ回路５ａの負荷が
軽くなり、より高い周波数でＶＣＯ回路５ａを動作させ
ることができるとともに、クロック合成回路２１の消費
電流が低減される。またノイズ対策のために離してレイ
アウトされているアナログ回路領域からデジタル回路領
域へ引き渡す高周波のクロック信号の本数が削減される
ので、アナログ電源部分における消費電流を削減でき、
クロック信号から発生されるノイズの削減が図れる。ま
た、ＶＣＯ回路５ａ自身の発振周波数は高くないので、
非常に安定したＰＬＬの動作が得られる。
数の位相をずらしたクロック信号を出力するインバータ
型のＶＣＯ回路であり、本発明のバイアス回路１により
生成されるバイアス電圧ＰＢＩＡＳおよびバイアス電圧
ＮＢＩＡＳを受けて、隣り合ったクロック信号出力間の
デューティー変動が小さくなっている。したがって、ク
ロック合成回路２１において周波数を２逓倍された後に
おけるクロック信号のデューティーの変動も、実用上問
題にならないだけ十分小さい。デューティーの変動が小
さいので、２逓倍した信号のうちお互いに反転した関係
となるクロック信号は、どちらか片方のみを合成させ
て、もう一方は、ジッタ補正回路に入力される直前のバ
ッファ部分においてインバータにより反転させて発生さ
せることができる。これによりＶＣＯ回路５ａの負荷が
軽くなり、より高い周波数でＶＣＯ回路５ａを動作させ
ることができるとともに、クロック合成回路２１の消費
電流が低減される。またノイズ対策のために離してレイ
アウトされているアナログ回路領域からデジタル回路領
域へ引き渡す高周波のクロック信号の本数が削減される
ので、アナログ電源部分における消費電流を削減でき、
クロック信号から発生されるノイズの削減が図れる。ま
た、ＶＣＯ回路５ａ自身の発振周波数は高くないので、
非常に安定したＰＬＬの動作が得られる。
【００８８】ジッタ補正回路２３ａおよびジッタ補正回
路２３ｂは、クロック合成回路２１から出力される位相
のずれた複数のクロック信号から、水平同期信号のバッ
ファ信号ＨＳＹＮＣ０ＢやＨＳＹＮＣ１Ｂの立ち下がり
エッジ（画面左端）入力後に例えば最も早く立ち上がる
クロック信号を、あるいは最も早く立ち下がるクロック
信号を選択して、ドットクロック発生回路２４ａおよび
ドットクロック発生回路２４ｂに供給する。ドットクロ
ック発生回路２４ａおよびドットクロック発生回路２４
ｂは、選択されたクロック信号により分周器を動作させ
てドットクロックを発生する。本発明のクロック群発生
回路を用いることにより、フリッカーやウェービングの
見えない画面表示が得られる。
路２３ｂは、クロック合成回路２１から出力される位相
のずれた複数のクロック信号から、水平同期信号のバッ
ファ信号ＨＳＹＮＣ０ＢやＨＳＹＮＣ１Ｂの立ち下がり
エッジ（画面左端）入力後に例えば最も早く立ち上がる
クロック信号を、あるいは最も早く立ち下がるクロック
信号を選択して、ドットクロック発生回路２４ａおよび
ドットクロック発生回路２４ｂに供給する。ドットクロ
ック発生回路２４ａおよびドットクロック発生回路２４
ｂは、選択されたクロック信号により分周器を動作させ
てドットクロックを発生する。本発明のクロック群発生
回路を用いることにより、フリッカーやウェービングの
見えない画面表示が得られる。
【００８９】
【発明の効果】本発明によれば、デューティの変動を抑
止するために、実際に必要な発振周波数の２倍の周波数
でＶＣＯ回路やＶＣＤ回路を発振させて２分周するとい
う非効率的な方法を用いなくても、プロセスのばらつき
や、電源電圧の変化や、制御電圧の変化に対して、デュ
ーティーの変動が非常に小さい複数のクロック信号が得
られるＶＣＤ回路やＶＣＯ回路、およびこれを用いたク
ロック群発生回路を実現できる。これにより、システム
の動作特性の向上と安定化が図れる。また、デューティ
ーの変動が小さい複数のクロック信号が得られるので、
このクロック信号を受けるクロック合成回路を簡略化で
きる。これにより、ＶＣＤ回路やＶＣＯ回路の負荷とな
る回路が削減されるので、ＶＣＤ回路やＶＣＯ回路の特
性を向上させることができる。また、ＶＣＤ回路やＶＣ
Ｏ回路のすぐ近くにレイアウトされるクロック合成回路
の低消費電力化およびノイズの低減が図れて、ＶＣＤ回
路やＶＣＯ回路の特性が向上する。また、ＶＣＤ回路や
ＶＣＯ回路の制御電圧の有効範囲を拡大できる。これに
より、カレントミラー型のバイアス回路を用いたものよ
りも低い電源電圧で動作させることができ、またプロセ
スばらつきによる影響を受けにくくなる。また、２倍の
周波数のＶＣＯ回路やＶＣＤ回路を必要としないので、
微細化が一世代進んでいないプロセスでも設計できる。
止するために、実際に必要な発振周波数の２倍の周波数
でＶＣＯ回路やＶＣＤ回路を発振させて２分周するとい
う非効率的な方法を用いなくても、プロセスのばらつき
や、電源電圧の変化や、制御電圧の変化に対して、デュ
ーティーの変動が非常に小さい複数のクロック信号が得
られるＶＣＤ回路やＶＣＯ回路、およびこれを用いたク
ロック群発生回路を実現できる。これにより、システム
の動作特性の向上と安定化が図れる。また、デューティ
ーの変動が小さい複数のクロック信号が得られるので、
このクロック信号を受けるクロック合成回路を簡略化で
きる。これにより、ＶＣＤ回路やＶＣＯ回路の負荷とな
る回路が削減されるので、ＶＣＤ回路やＶＣＯ回路の特
性を向上させることができる。また、ＶＣＤ回路やＶＣ
Ｏ回路のすぐ近くにレイアウトされるクロック合成回路
の低消費電力化およびノイズの低減が図れて、ＶＣＤ回
路やＶＣＯ回路の特性が向上する。また、ＶＣＤ回路や
ＶＣＯ回路の制御電圧の有効範囲を拡大できる。これに
より、カレントミラー型のバイアス回路を用いたものよ
りも低い電源電圧で動作させることができ、またプロセ
スばらつきによる影響を受けにくくなる。また、２倍の
周波数のＶＣＯ回路やＶＣＤ回路を必要としないので、
微細化が一世代進んでいないプロセスでも設計できる。
【図１】本発明のクロック群発生回路の第１の実施形態
を示す図である。
を示す図である。
【図２】本発明のクロック群発生回路の第２の実施形態
を示す図である。
を示す図である。
【図３】本発明のバイアス回路の構成例を示す図であ
る。
る。
【図４】本発明のバイアス回路の第１実施形態を示す図
である。
である。
【図５】本発明のバイアス回路の第２実施形態を示す図
である。
である。
【図６】本発明のバイアス回路の第３の実施形態を示す
図である。
図である。
【図７】本発明のバイアス回路と従来のカレントミラー
型のバイアス回路の入出力特性を示す図である。
型のバイアス回路の入出力特性を示す図である。
【図８】本発明のクロック群発生回路に用いるＶＣＯ回
路の第１の回路例を示す図である。
路の第１の回路例を示す図である。
【図９】本発明のクロック群発生回路に用いるＶＣＯ回
路の第２の回路例を示す図である。
路の第２の回路例を示す図である。
【図１０】本発明のクロック群発生回路に用いるＶＣＯ
回路の第３の回路例を示す図である。
回路の第３の回路例を示す図である。
【図１１】本発明のクロック群発生回路に用いるＶＣＯ
回路の第４の回路例を示す図である。
回路の第４の回路例を示す図である。
【図１２】本発明をデジタルＴＶ用のドットクロックと
ＶＢＩサンプリングクロックの発生回路に応用した例を
示す図である。
ＶＢＩサンプリングクロックの発生回路に応用した例を
示す図である。
【図１３】従来のクロック群発生回路の第１の構成例を
示す図である。
示す図である。
【図１４】従来のクロック群発生回路を構成するＶＣＯ
回路の第１回路例を示す図である。
回路の第１回路例を示す図である。
【図１５】従来のクロック群発生回路の第２の構成例を
示す図である。
示す図である。
【図１６】従来のクロック群発生回路を構成するＶＣＯ
回路の第２の回路例を示す図である。
回路の第２の回路例を示す図である。
【図１７】従来のクロック群発生回路を構成するバイア
ス回路の回路例を示す図である。
ス回路の回路例を示す図である。
１…バイアス回路、２…フィルタ、３…チャージポンプ
回路、４…位相比較器、５ａ…ＶＣＯ回路、５ｂ…ＶＣ
Ｄ回路、６…分周器、７…分周器、８…バイアス回路、
１０…基準電圧発生回路、１１…差動増幅器、１２…レ
プリカ回路、１３…位相補償回路、５１〜５５…遅延ユ
ニット、Ｒ１〜Ｒ６…抵抗、Ｃ１，Ｃ２…キャパシタ、
Ｑｐ１〜Ｑｐ１０２…ｐＭＯＳトランジスタ、Ｑｎ１〜
Ｑｎ１０２…ｎＭＯＳトランジスタ
回路、４…位相比較器、５ａ…ＶＣＯ回路、５ｂ…ＶＣ
Ｄ回路、６…分周器、７…分周器、８…バイアス回路、
１０…基準電圧発生回路、１１…差動増幅器、１２…レ
プリカ回路、１３…位相補償回路、５１〜５５…遅延ユ
ニット、Ｒ１〜Ｒ６…抵抗、Ｃ１，Ｃ２…キャパシタ、
Ｑｐ１〜Ｑｐ１０２…ｐＭＯＳトランジスタ、Ｑｎ１〜
Ｑｎ１０２…ｎＭＯＳトランジスタ
フロントページの続き Ｆターム(参考） 5J001 AA05 BB00 BB10 BB12 BB14 BB15 BB20 BB24 BB25 DD03 DD04 5J043 AA03 AA05 AA06 AA27 EE02 LL01 5J106 AA04 BB01 BB03 CC01 CC21 CC41 CC59 DD32 GG01 HH02
Claims (50)
- 【請求項１】 第１のバイアス信号に応じて可変される
第１の電流と、第２のバイアス信号に応じて可変される
第２の電流とを、入力信号のレベルに応じて切り換えて
出力する遅延回路に供給される、上記第１のバイアス信
号または上記第２のバイアス信号のうちの何れか一方の
バイアス信号を、他方のバイアス信号に基づいて生成す
るバイアス信号生成回路であって、 上記第１のバイアス信号に応じて生成した上記第１の電
流と、上記第２のバイアス信号に応じて生成した上記第
２の電流との交差出力電圧に応じたしきい値信号を出力
する上記遅延回路の擬似回路と、 上記しきい値信号と所定の基準信号との差に応じた上記
第１のバイアス信号または上記第２のバイアス信号を生
成する差動増幅回路とを有するバイアス信号生成回路。 - 【請求項２】 電源電圧と接地電圧との間で縦続接続さ
れた複数の分圧抵抗を含み、当該分圧抵抗により分圧さ
れた電圧を上記基準信号として出力する基準信号回路を
有する、 請求項１に記載のバイアス信号生成回路。 - 【請求項３】 上記分圧抵抗は、ゲートとドレインとが
接続され、ソースに電源電圧側の電圧を受けたトランジ
スタと、 ゲートとドレインとが接続され、ソースに接地電圧側の
電圧を受けたトランジスタとを含む、 請求項２に記載のバイアス信号生成回路。 - 【請求項４】 上記擬似回路は、 上記第１のバイアス信号に応じて上記第１の電流を生成
する第１の擬似定電流回路と、 上記第２のバイアス信号に応じて上記第２の電流を生成
する第２の擬似定電流回路とを含み、 上記第１の電流と上記第２の電流との交差出力電圧に応
じた上記しきい値信号を出力する、 請求項１に記載のバイアス信号生成回路。 - 【請求項５】 上記第１の擬似定電流回路は、ゲートに
上記第１のバイアス信号を受け、初段のソースに電源電
圧を受け、終段のドレイン電流を出力する、ソースとド
レインとが互いに縦続接続された複数のトランジスタを
含み、 上記第２の擬似定電流回路は、ゲートに上記第２のバイ
アス信号を受け、初段のソースに接地電圧を受け、終段
のドレイン電流を出力する、ソースとドレインとが互い
に縦続接続された複数のトランジスタを含む、 請求項４に記載のバイアス信号生成回路。 - 【請求項６】 上記差動増幅回路は、 上記基準信号をゲートに受け、ドレインから上記第１の
バイアス信号または上記第２のバイアス信号を出力する
第１の入力トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第２の入力トラ
ンジスタと、 上記第１の入力トランジスタのソースに定電流を供給す
る定電流回路と、 上記第２の入力トランジスタのドレイン電流に応じて、
上記第１の入力トランジスタのドレイン電流を制御する
カレントミラー回路とを含む、 請求項１に記載のバイアス信号生成回路。 - 【請求項７】 上記差動増幅回路は、 上記基準信号をゲートに受け、ソースを上記第１の入力
トランジスタのソースに接続され、ドレインを上記第２
の入力トランジスタのドレインに接続された第３の入力
トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第４の入力トラ
ンジスタとを含み、 上記カレントミラー回路は、上記第２の入力トランジス
タのドレイン電流と上記第３の入力トランジスタのドレ
イン電流との合成電流に応じて、上記第１の入力トラン
ジスタおよび上記第４の入力トランジスタのドレイン電
流を制御する、 請求項６に記載のバイアス信号生成回路。 - 【請求項８】 第１のバイアス信号に応じて可変される
第１の電流と、第２のバイアス信号に応じて可変される
第２の電流とを、入力信号のレベルに応じて切り換えて
出力する複数の遅延段を含んだ遅延回路であって、 上記第１のバイアス信号に応じて生成した上記第１の電
流と、上記第２のバイアス信号に応じて生成した上記第
２の電流との交差出力電圧に応じたしきい値信号を出力
する上記遅延回路の擬似回路と、 上記しきい値信号と所定の基準信号との差に応じた上記
第１のバイアス信号または上記第２のバイアス信号を生
成する差動増幅回路とを有し、 上記遅延段は、 上記第１のバイアス信号に応じた上記第１の電流を生成
する第１の定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を生成
する第２の定電流回路と、 上記入力信号のレベルに応じて、上記第１の電流と上記
第２の電流とを切り換えて出力する出力回路とを含む、 遅延回路。 - 【請求項９】 上記第１の定電流回路は、ゲートに上記
第１のバイアス信号を受け、ソースに電源電圧を受け、
ドレイン電流を出力するトランジスタを含み、 上記第２の定電流回路は、ゲートに上記第２のバイアス
信号を受け、ソースに接地電圧を受け、ドレイン電流を
出力するトランジスタを含む、 請求項８に記載の遅延回路。 - 【請求項１０】 上記出力回路は、 互いに接続されたゲートに上記入力信号を受け、一方の
ソースに上記第１の定電流回路の出力電流を受け、他方
のソースに上記第２の定電流回路の出力電流を受け、互
いに接続されたドレインから上記出力信号を出力する少
なくとも２つのトランジスタを含む、 請求項８に記載の遅延回路。 - 【請求項１１】 上記出力回路は、 互いに接続されたゲートに第１の差動入力信号を受け、
一方のソースに上記第１の定電流回路の出力電流を受
け、他方のソースに上記第２の定電流回路の出力電流を
受け、互いに接続されたドレインから第１の差動出力信
号を出力する少なくとも２つのトランジスタを含んだ第
１のインバータ回路と、 互いに接続されたゲートに第２の差動入力信号を受け、
一方のソースに上記第１の定電流回路の出力電流を受
け、他方のソースに上記第２の定電流回路の出力電流を
受け、互いに接続されたドレインから第２の差動出力信
号を出力する少なくとも２つのトランジスタを含んだ第
２のインバータ回路と、 上記第２の差動入力信号をゲートに受け、ドレインに上
記第１の定電流回路の出力電流を受け、ソースが上記第
１のインバータ回路の出力に接続された第１のトランジ
スタと、 上記第１の差動入力信号をゲートに受け、ドレインに上
記第１の定電流回路の出力電流を受け、ソースが上記第
２のインバータ回路の出力に接続された第２のトランジ
スタとを含む、 請求項８に記載の遅延回路。 - 【請求項１２】 上記第１の定電流回路は、上記第１の
バイアス信号に応じた電流と、上記基準信号に応じた電
流とを合成して出力し、 上記第２の定電流回路は、上記第２のバイアス信号に応
じた電流と、上記基準信号に応じた電流とを合成して出
力する、 請求項８に記載の遅延回路。 - 【請求項１３】 上記第１の定電流回路は、 一方のゲートに上記第１のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに電源
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含み、 上記第２の定電流回路は、 一方のゲートに上記第２のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに接地
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含む、 請求項１２に記載の遅延回路。 - 【請求項１４】 電源電圧と接地電圧との間で縦続接続
された複数の分圧抵抗を含み、当該分圧抵抗により分圧
された電圧を上記基準信号として出力する基準信号回路
を有する、 請求項１２に記載の遅延回路。 - 【請求項１５】 上記分圧抵抗は、 ゲートとドレインとが接続され、ソースに電源電圧側の
電圧を受けたトランジスタと、 ゲートとドレインとが接続され、ソースに接地電圧側の
電圧を受けたトランジスタとを含む、 請求項１４に記載の遅延回路。 - 【請求項１６】 上記擬似回路は、 上記第１のバイアス信号に応じた上記第１の電流を生成
する第１の擬似定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を生成
する第２の擬似定電流回路とを含み、 上記第１の電流と上記第２の電流との交差出力電圧に応
じた上記しきい値信号を出力する、 請求項８に記載の遅延回路。 - 【請求項１７】 上記第１の擬似定電流回路は、ゲート
に上記第１のバイアス信号を受け、初段のソースに電源
電圧を受け、終段のドレイン電流を出力する、ソースと
ドレインとが互いに縦続接続された複数のトランジスタ
を含み、 上記第２の擬似定電流回路は、ゲートに上記第２のバイ
アス信号を受け、初段のソースに接地電圧を受け、終段
のドレイン電流を出力する、ソースとドレインとが互い
に縦続接続された複数のトランジスタを含む、 請求項１６に記載の遅延回路。 - 【請求項１８】 上記差動増幅回路は、 上記基準信号をゲートに受け、ドレインから上記第１の
バイアス信号または上記第２のバイアス信号を出力する
第１の入力トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第２の入力トラ
ンジスタと、 上記第１の入力トランジスタのソースに定電流を供給す
る定電流回路と、 上記第２の入力トランジスタのドレイン電流に応じて、
上記第１の入力トランジスタのドレイン電流を制御する
カレントミラー回路とを含む、 請求項８に記載の遅延回路。 - 【請求項１９】 上記差動増幅回路は、 上記基準信号をゲートに受け、ソースを上記第１の入力
トランジスタのソースに接続され、ドレインを上記第２
の入力トランジスタのドレインに接続された第３の入力
トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第４の入力トラ
ンジスタとを含み、 上記カレントミラー回路は、上記第２の入力トランジス
タのドレイン電流と上記第３の入力トランジスタのドレ
イン電流との合成電流に応じて、上記第１の入力トラン
ジスタおよび上記第４の入力トランジスタのドレイン電
流を制御する、 請求項１８に記載の遅延回路。 - 【請求項２０】 第１のバイアス信号に応じて可変され
る第１の電流と、第２のバイアス信号に応じて可変され
る第２の電流とを、入力信号のレベルに応じて切り換え
て出力する複数の遅延段を含み、終段の上記遅延段の出
力信号を初段の上記遅延段の入力に帰還させる発振回路
であって、 上記第１のバイアス信号に応じて生成した上記第１の電
流と、上記第２のバイアス信号に応じて生成した上記第
２の電流との交差出力電圧に応じたしきい値信号を出力
する上記遅延回路の擬似回路と、 上記しきい値信号と所定の基準信号との差に応じた上記
第１のバイアス信号または上記第２のバイアス信号を生
成する差動増幅回路とを有し、 上記遅延段は、 上記第１のバイアス信号に応じた上記第１の電流を出力
する第１の定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を出力
する第２の定電流回路と、 上記入力信号のレベルに応じて、上記第１の電流と上記
第２の電流とを切り換えて出力する出力回路とを含む、 発振回路。 - 【請求項２１】 上記第１の定電流回路は、ゲートに上
記第１のバイアス信号を受け、ソースに電源電圧を受
け、ドレイン電流を出力するトランジスタを含み、 上記第２の定電流回路は、ゲートに上記第２のバイアス
信号を受け、ソースに接地電圧を受け、ドレイン電流を
出力するトランジスタを含む、 請求項２０に記載の発振回路。 - 【請求項２２】 上記出力回路は、 互いに接続されたゲートに上記入力信号を受け、一方の
ソースに上記第１の定電流回路の出力電流を受け、他方
のソースに上記第２の定電流回路の出力電流を受け、互
いに接続されたドレインから上記出力信号を出力する少
なくとも２つのトランジスタを含む、 請求項２０に記載の発振回路。 - 【請求項２３】 上記出力回路は、 互いに接続されたゲートに第１の差動入力信号を受け、
一方のソースに上記第１の定電流回路の出力電流を受
け、他方のソースに上記第２の定電流回路の出力電流を
受け、互いに接続されたドレインから第１の差動出力信
号を出力する少なくとも２つのトランジスタを含んだ第
１のインバータ回路と、 互いに接続されたゲートに第２の差動入力信号を受け、
一方のソースに上記第１の定電流回路の出力電流を受
け、他方のソースに上記第２の定電流回路の出力電流を
受け、互いに接続されたドレインから第２の差動出力信
号を出力する少なくとも２つのトランジスタを含んだ第
２のインバータ回路と、 上記第２の差動入力信号をゲートに受け、ドレインに上
記第１の定電流回路の出力電流を受け、ソースが上記第
１のインバータ回路の出力に接続された第１のトランジ
スタと、 上記第１の差動入力信号をゲートに受け、ドレインに上
記第１の定電流回路の出力電流を受け、ソースが上記第
２のインバータ回路の出力に接続された第２のトランジ
スタとを含む、 請求項２０に記載の発振回路。 - 【請求項２４】 上記第１の定電流回路は、上記第１の
バイアス信号に応じた電流と、上記基準信号に応じた電
流とを合成して出力し、 上記第２の定電流回路は、上記第２のバイアス信号に応
じた電流と、上記基準信号に応じた電流とを合成して出
力する、 請求項２０に記載の発振回路。 - 【請求項２５】 上記第１の定電流回路は、 一方のゲートに上記第１のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに電源
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含み、 上記第２の定電流回路は、 一方のゲートに上記第２のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに接地
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含む、 請求項２４に記載の発振回路。 - 【請求項２６】 電源電圧と接地電圧との間で縦続接続
された複数の分圧抵抗を含み、当該分圧抵抗により分圧
された電圧を上記基準信号として出力する基準信号回路
を有する、 請求項２４に記載の発振回路。 - 【請求項２７】 上記分圧抵抗は、 ゲートとドレインとが接続され、ソースに電源電圧側の
電圧を受けたトランジスタと、 ゲートとドレインとが接続され、ソースに接地電圧側の
電圧を受けたトランジスタとを含む、 請求項２６に記載の発振回路。 - 【請求項２８】 上記擬似回路は、 上記第１のバイアス信号に応じた上記第１の電流を出力
する第１の擬似定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を出力
する第２の擬似定電流回路とを含み、 上記第１の電流と上記第２の電流との交差出力電圧に応
じた上記しきい値信号を出力する、 請求項２０に記載の発振回路。 - 【請求項２９】 上記第１の擬似定電流回路は、ゲート
に上記第１のバイアス信号を受け、初段のソースに電源
電圧を受け、終段のドレイン電流を出力する、ソースと
ドレインとが互いに縦続接続された複数のトランジスタ
を含み、 上記第２の擬似定電流回路は、ゲートに上記第２のバイ
アス信号を受け、初段のソースに接地電圧を受け、終段
のドレイン電流を出力する、ソースとドレインとが互い
に縦続接続された複数のトランジスタを含む、 請求項２８に記載の発振回路。 - 【請求項３０】 上記差動増幅回路は、 上記基準信号をゲートに受け、ドレインから上記第１の
バイアス信号または上記第２のバイアス信号を出力する
第１の入力トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第２の入力トラ
ンジスタと、 上記第１の入力トランジスタのソースに定電流を供給す
る定電流回路と、 上記第２の入力トランジスタのドレイン電流に応じて、
上記第１の入力トランジスタのドレイン電流を制御する
カレントミラー回路とを含む、 請求項２０に記載の発振回路。 - 【請求項３１】 上記差動増幅回路は、 上記基準信号をゲートに受け、ソースを上記第１の入力
トランジスタのソースに接続され、ドレインを上記第２
の入力トランジスタのドレインに接続された第３の入力
トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第４の入力トラ
ンジスタとを含み、 上記カレントミラー回路は、上記第２の入力トランジス
タのドレイン電流と上記第３の入力トランジスタのドレ
イン電流との合成電流に応じて、上記第１の入力トラン
ジスタおよび上記第４の入力トランジスタのドレイン電
流を制御する、 請求項３０に記載の発振回路。 - 【請求項３２】 基準クロック信号と帰還信号との位相
を比較し、当該比較結果に応じた第１のバイアス信号ま
たは第２のバイアス信号を出力する位相比較回路と、 上記第１のバイアス信号に応じて可変される第１の電流
と、上記第２のバイアス信号に応じて可変される第２の
電流とを、入力信号のレベルに応じて切り換えて出力す
る複数の遅延段を含み、終段の上記遅延段の出力信号を
初段の上記遅延段の入力に帰還させ、上記遅延段の各出
力からクロック信号を出力し、一のクロック信号を上記
帰還信号として上記位相比較回路に帰還する発振回路と
を有し、 上記発振回路は、 上記第１のバイアス信号に応じて生成した上記第１の電
流と、上記第２のバイアス信号に応じて生成した上記第
２の電流との交差出力電圧に応じたしきい値信号を出力
する上記遅延回路の擬似回路と、 上記しきい値信号と所定の基準信号との差に応じた上記
第１のバイアス信号または上記第２のバイアス信号を生
成する差動増幅回路とを含み、 上記遅延段は、 上記第１のバイアス信号に応じた上記第１の電流を出力
する第１の定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を出力
する第２の定電流回路と、 上記入力信号のレベルに応じて、上記第１の電流と上記
第２の電流とを切り換えて出力する出力回路とを含む、 クロック群発生回路。 - 【請求項３３】 上記第１の定電流回路は、ゲートに上
記第１のバイアス信号を受け、ソースに電源電圧を受
け、ドレイン電流を出力するトランジスタを含み、 上記第２の定電流回路は、ゲートに上記第２のバイアス
信号を受け、ソースに接地電圧を受け、ドレイン電流を
出力するトランジスタを含む、 請求項３２に記載のクロック群発生回路。 - 【請求項３４】 上記出力回路は、 互いに接続されたゲートに上記入力信号を受け、一方の
ソースに上記第１の定電流回路の出力電流を受け、他方
のソースに上記第２の定電流回路の出力電流を受け、互
いに接続されたドレインから上記出力信号を出力する少
なくとも２つのトランジスタを含む、 請求項３２に記載のクロック群発生回路。 - 【請求項３５】 上記出力回路は、 互いに接続されたゲートに第１の差動入力信号を受け、
一方のソースに上記第１の定電流回路の出力電流を受
け、他方のソースに上記第２の定電流回路の出力電流を
受け、互いに接続されたドレインから第１の差動出力信
号を出力する少なくとも２つのトランジスタを含んだ第
１のインバータ回路と、 互いに接続されたゲートに第２の差動入力信号を受け、
一方のソースに上記第１の定電流回路の出力電流を受
け、他方のソースに上記第２の定電流回路の出力電流を
受け、互いに接続されたドレインから第２の差動出力信
号を出力する少なくとも２つのトランジスタを含んだ第
２のインバータ回路と、 上記第２の差動入力信号をゲートに受け、ドレインに上
記第１の定電流回路の出力電流を受け、ソースが上記第
１のインバータ回路の出力に接続された第１のトランジ
スタと、 上記第１の差動入力信号をゲートに受け、ドレインに上
記第１の定電流回路の出力電流を受け、ソースが上記第
２のインバータ回路の出力に接続された第２のトランジ
スタとを含む、 請求項３２に記載のクロック群発生回路。 - 【請求項３６】 上記第１の定電流回路は、上記第１の
バイアス信号に応じた電流と、上記基準信号に応じた電
流とを合成して出力し、 上記第２の定電流回路は、上記第２のバイアス信号に応
じた電流と、上記基準信号に応じた電流とを合成して出
力する、 請求項３２に記載のクロック群発生回路。 - 【請求項３７】 上記第１の定電流回路は、 一方のゲートに上記第１のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに電源
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含み、 上記第２の定電流回路は、 一方のゲートに上記第２のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに接地
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含む、 請求項３６に記載のクロック群発生回路。 - 【請求項３８】 上記第１の定電流回路は、上記第１の
バイアス信号に応じた電流と、上記基準信号に応じた電
流とを合成して出力し、 上記第２の定電流回路は、上記第２のバイアス信号に応
じた電流と、上記基準信号に応じた電流とを合成して出
力する、 請求項３５に記載のクロック群発生回路。 - 【請求項３９】 上記第１の定電流回路は、 一方のゲートに上記第１のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに電源
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含み、 上記第２の定電流回路は、 一方のゲートに上記第２のバイアス信号を受け、他方の
ゲートに上記基準信号を受け、それぞれのソースに接地
電圧を受け、互いに接続されたドレインから電流を出力
する少なくとも２つのトランジスタを含む、 請求項３８に記載のクロック群発生回路。 - 【請求項４０】 電源電圧と接地電圧との間で縦続接続
された複数の分圧抵抗を含み、当該分圧抵抗により分圧
された電圧を上記基準信号として出力する基準信号回路
を有する、 請求項３６に記載のクロック群発生回路。 - 【請求項４１】 上記分圧抵抗は、 ゲートとドレインとが接続され、ソースに電源電圧側の
電圧を受けたトランジスタと、 ゲートとドレインとが接続され、ソースに接地電圧側の
電圧を受けたトランジスタとを含む、 請求項４０に記載のクロック群発生回路。 - 【請求項４２】 電源電圧と接地電圧との間で縦続接続
された複数の分圧抵抗を含み、当該分圧抵抗により分圧
された電圧を上記基準信号として出力する基準信号回路
を有する、 請求項３８に記載のクロック群発生回路。 - 【請求項４３】 上記分圧抵抗は、 ゲートとドレインとが接続され、ソースに電源電圧側の
電圧を受けたトランジスタと、 ゲートとドレインとが接続され、ソースに接地電圧側の
電圧を受けたトランジスタとを含む、 請求項４２に記載のクロック群発生回路。 - 【請求項４４】 上記擬似回路は、 上記第１のバイアス信号に応じた上記第１の電流を出力
する第１の擬似定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を出力
する第２の擬似定電流回路とを含み、 上記第１の電流と上記第２の電流との交差出力電圧に応
じた上記しきい値信号を出力する、 請求項３２に記載のクロック群発生回路。 - 【請求項４５】 上記第１の擬似定電流回路は、ゲート
に上記第１のバイアス信号を受け、初段のソースに電源
電圧を受け、終段のドレイン電流を出力する、ソースと
ドレインとが互いに縦続接続された複数のトランジスタ
を含み、 上記第２の擬似定電流回路は、ゲートに上記第２のバイ
アス信号を受け、初段のソースに接地電圧を受け、終段
のドレイン電流を出力する、ソースとドレインとが互い
に縦続接続された複数のトランジスタを含む、 請求項４４に記載のクロック群発生回路。 - 【請求項４６】 上記差動増幅回路は、 上記基準信号をゲートに受け、ドレインから上記第１の
バイアス信号または上記第２のバイアス信号を出力する
第１の入力トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第２の入力トラ
ンジスタと、 上記第１の入力トランジスタのソースに定電流を供給す
る定電流回路と、 上記第２の入力トランジスタのドレイン電流に応じて、
上記第１の入力トランジスタのドレイン電流を制御する
カレントミラー回路とを含む、 請求項３２に記載のクロック群発生回路。 - 【請求項４７】 上記差動増幅回路は、 上記基準信号をゲートに受け、ソースを上記第１の入力
トランジスタのソースに接続され、ドレインを上記第２
の入力トランジスタのドレインに接続された第３の入力
トランジスタと、 上記しきい値信号をゲートに受け、ソースを上記第１の
入力トランジスタのソースに接続された第４の入力トラ
ンジスタとを含み、 上記カレントミラー回路は、上記第２の入力トランジス
タのドレイン電流と上記第３の入力トランジスタのドレ
イン電流との合成電流に応じて、上記第１の入力トラン
ジスタおよび上記第４の入力トランジスタのドレイン電
流を制御する、 請求項４６に記載のクロック群発生回路。 - 【請求項４８】 上記差動増幅回路は、上記第４の入力
トランジスタのゲートとドレインとが接続されている、 請求項４７に記載のクロック群発生回路。 - 【請求項４９】 上記位相比較回路は、基準クロック信
号と帰還信号との位相を比較した結果に応じた制御信号
を出力し、 上記制御信号をゲートに受ける第１の変換トランジスタ
と、 上記第１の変換トランジスタのドレイン電流をドレイン
に受け、ドレインとゲートとが接続され、ゲートから上
記第１のバイアス信号または上記第２のバイアス信号を
出力する第２の変換トランジスタとを有する、 請求項３２に記載のクロック群発生回路。 - 【請求項５０】 基準クロック信号と帰還信号との位相
を比較し、当該比較結果に応じた第１のバイアス信号ま
たは第２のバイアス信号を出力する位相比較回路と、 上記第１のバイアス信号に応じて可変される第１の電流
と、上記第２のバイアス信号に応じて可変される第２の
電流とを、入力信号のレベルに応じて切り換えて出力す
る複数の遅延段を含み、初段の上記遅延段に上記基準ク
ロック信号を受けて、上記遅延段の各出力からクロック
信号を出力し、一のクロック信号を上記帰還信号として
上記位相比較回路に帰還する遅延回路とを有し、 上記遅延回路は、 上記第１のバイアス信号に応じて生成した上記第１の電
流と、上記第２のバイアス信号に応じて生成した上記第
２の電流との交差出力電圧に応じたしきい値信号を出力
する上記遅延回路の擬似回路と、 上記しきい値信号と所定の基準信号との差に応じた上記
第１のバイアス信号または上記第２のバイアス信号を生
成する差動増幅回路とを含み、 上記遅延段は、 上記第１のバイアス信号に応じた上記第１の電流を生成
する第１の定電流回路と、 上記第２のバイアス信号に応じた上記第２の電流を生成
する第２の定電流回路と、 上記入力信号のレベルに応じて、上記第１の電流と上記
第２の電流とを切り換えて出力する出力回路とを含む、 クロック群発生回路。
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008109663A (ja) * | 2006-10-25 | 2008-05-08 | Samsung Electronics Co Ltd | 遅延同期ループ回路 |
| US7902935B2 (en) | 2007-09-07 | 2011-03-08 | Huawei Technologies Co., Ltd. | Bias circuit and voltage-controlled oscillator |
| KR101123353B1 (ko) | 2011-09-21 | 2012-03-13 | 홍익대학교 산학협력단 | 피드백 지연 소자를 이용한 지연 고정 루프 회로 |
| JP2012521667A (ja) * | 2009-03-19 | 2012-09-13 | クゥアルコム・インコーポレイテッド | 調整された対称的な負荷を有する電流制御発振器 |
| JPWO2016139958A1 (ja) * | 2015-03-05 | 2017-04-27 | 国立大学法人 千葉大学 | 半導体集積回路及び遅延測定回路 |
| CN111913100A (zh) * | 2020-08-10 | 2020-11-10 | 上海川土微电子有限公司 | 一种时钟信号丢失检测电路 |
| JP2022003734A (ja) * | 2020-06-23 | 2022-01-11 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 入力レシーバ |
| CN115102540A (zh) * | 2022-06-14 | 2022-09-23 | 电子科技大学 | 一种基于锁相环同步外部时钟的时钟产生电路 |
| CN115173854A (zh) * | 2022-09-06 | 2022-10-11 | 英彼森半导体(珠海)有限公司 | 一种自适应降低mos管阈值电压电路 |
| CN116614115A (zh) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
-
2000
- 2000-08-30 JP JP2000261822A patent/JP2002076856A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008109663A (ja) * | 2006-10-25 | 2008-05-08 | Samsung Electronics Co Ltd | 遅延同期ループ回路 |
| US7902935B2 (en) | 2007-09-07 | 2011-03-08 | Huawei Technologies Co., Ltd. | Bias circuit and voltage-controlled oscillator |
| JP2012521667A (ja) * | 2009-03-19 | 2012-09-13 | クゥアルコム・インコーポレイテッド | 調整された対称的な負荷を有する電流制御発振器 |
| KR101123353B1 (ko) | 2011-09-21 | 2012-03-13 | 홍익대학교 산학협력단 | 피드백 지연 소자를 이용한 지연 고정 루프 회로 |
| JPWO2016139958A1 (ja) * | 2015-03-05 | 2017-04-27 | 国立大学法人 千葉大学 | 半導体集積回路及び遅延測定回路 |
| JP2022003734A (ja) * | 2020-06-23 | 2022-01-11 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 入力レシーバ |
| CN111913100A (zh) * | 2020-08-10 | 2020-11-10 | 上海川土微电子有限公司 | 一种时钟信号丢失检测电路 |
| CN111913100B (zh) * | 2020-08-10 | 2023-07-25 | 上海川土微电子有限公司 | 一种时钟信号丢失检测电路 |
| CN115102540A (zh) * | 2022-06-14 | 2022-09-23 | 电子科技大学 | 一种基于锁相环同步外部时钟的时钟产生电路 |
| CN115173854A (zh) * | 2022-09-06 | 2022-10-11 | 英彼森半导体(珠海)有限公司 | 一种自适应降低mos管阈值电压电路 |
| CN116614115A (zh) * | 2023-07-17 | 2023-08-18 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
| CN116614115B (zh) * | 2023-07-17 | 2024-01-26 | 芯天下技术股份有限公司 | 延迟偏置电压建立的方法、偏置电路、比较器和集成电路 |
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