WO2016031127A1 - バイアス発生回路、電圧発生回路、通信機器、および、レーダ機器 - Google Patents

バイアス発生回路、電圧発生回路、通信機器、および、レーダ機器 Download PDF

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WO2016031127A1
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voltage
output
bias
switch
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PCT/JP2015/003627
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木村　博
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株式会社ソシオネクスト
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G—PHYSICS
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

Definitions

  • This disclosure relates to a technique for generating a low-noise bias voltage and bias current.
  • Flicker noise is noise generated when carriers are randomly captured or released by lattice defects at the interface due to the structure in which current flows through the interface between the silicon and the oxide film. Flicker noise is generated in various circuits including a transistor as a constituent element.
  • flicker noise of a bias circuit which is a basic element of an analog circuit
  • a bias voltage or a bias current is supplied from the bias circuit. All circuits are affected. For this reason, low noise in the bias circuit is extremely important.
  • flicker noise can be suppressed by increasing the transistor size.
  • increasing the transistor size leads to an increase in chip area, that is, an increase in cost.
  • the input-side transistor constituting the current mirror often generates a large amount of flicker noise.
  • the size of the transistor is increased, the mirror ratio of the current mirror cannot be increased, and the output-side transistor has a predetermined value. Since the drain current required for flowing the current increases, the power consumption is significantly increased.
  • Patent Document 1 proposes a circuit configuration of a bias voltage generation circuit capable of generating a low-noise bias voltage with a relatively small area.
  • the bias generator controls the bias voltage by changing the resistance value of the variable resistor
  • the impedance changes with the control of the bias voltage. For this reason, fluctuations in the power supply voltage and voltage errors due to this tend to occur.
  • the CMOS transistor itself constituting the switch since a steady current flows through the switch for controlling the resistance value of the variable resistance portion when conducting, the CMOS transistor itself constituting the switch generates flicker noise.
  • the present disclosure provides a bias generation circuit that can set a desired bias voltage and bias current with a simple configuration without requiring a digital control circuit for executing a predetermined flow.
  • One aspect of the present disclosure is a bias generation circuit, a voltage generation circuit that gradually increases or decreases an output voltage according to the number of clocks of a given clock signal, a reference voltage, A comparator for comparing the output voltage of the voltage generation circuit, a clock generation circuit for generating a clock signal, and an output of the comparator as a control signal, and output from the clock generation circuit in response to the control signal A clock gating circuit for controlling whether or not to apply a clock signal to the voltage generation circuit, and an output voltage of the voltage generation circuit is output as a bias voltage.
  • the voltage generation circuit gradually increases or decreases the output voltage according to the number of clocks of the given clock signal.
  • the clock gating circuit receives, as a control signal, the output of a comparator that compares the reference voltage with the output voltage of the voltage generation circuit, and controls whether or not the clock signal is supplied to the voltage generation circuit by this control signal. For example, when the voltage generation circuit gradually increases the output voltage, the clock gating circuit causes the clock signal to be output when the output of the comparator indicates that the output voltage of the voltage generation circuit has exceeded the reference voltage. Stop output. Thereby, the output voltage of the voltage generation circuit, that is, the bias voltage is set to a value near the reference voltage. Therefore, a desired bias voltage can be obtained by a voltage generation circuit that gradually increases or decreases the output voltage according to the number of clocks and a simple configuration that controls the supply of the clock signal to the voltage generation circuit based on the reference voltage. Can be set.
  • a bias generation circuit that gradually increases or decreases an output voltage according to the number of clocks of a given clock signal, and a reference current.
  • a clock gating circuit that receives a drain voltage as a control signal and controls whether or not to apply the clock signal output from the clock generation circuit to the voltage generation circuit according to the control signal, and an output of the voltage generation circuit
  • a third transistor that is supplied with a voltage to the gate and outputs a bias current from the drain.
  • the voltage generation circuit gradually increases or decreases the output voltage according to the number of clocks of the given clock signal.
  • the clock gating circuit the output voltage of the voltage generation circuit is applied to the gate, the reference current is input to the drain of the second transistor, and the control signal is received as a control signal. Control whether to give.
  • the clock gating circuit stops outputting the clock signal when the drain current of the second transistor increases and the drain voltage decreases.
  • the drain current of the third transistor to which the output voltage of the voltage generation circuit is applied to the gate that is, the bias current is set to a value in the vicinity of the reference current. Therefore, a desired bias current can be obtained by a voltage generation circuit that gradually increases or decreases the output voltage according to the number of clocks and a simple configuration that controls the supply of the clock signal to the voltage generation circuit based on the reference current. Can be set.
  • the voltage generation circuit is electrically connected to an output terminal from which the output voltage is output, a resistor array in which a plurality of resistors are connected in series, and a predetermined voltage is applied to both ends.
  • Non-conduction can be switched, a plurality of switches each having one end connected to the resistance end of the resistor string and the other end connected to the output terminal, and the clock signal, and the number of clocks of the clock signal Accordingly, a switch selection unit that selects and conducts any one of the plurality of switches may be provided.
  • the voltage generation circuit includes a resistor string to which a predetermined voltage is applied to both ends, and a plurality of switches each having one end connected to the resistor end of the resistor string and the other end connected to the output terminal. Therefore, it is possible to suppress the fluctuation of the power supply voltage and the occurrence of voltage error due to this, and the occurrence of flicker noise can be suppressed.
  • the voltage generation circuit includes a digital-analog converter that converts a digital signal into an analog signal, and a counter that counts the number of clocks of the clock signal, and the output of the counter is the digital signal It may be input to the analog converter, and the output of the digital-analog converter may be output as the output voltage.
  • the voltage generation circuit is realized by a configuration including a counter that counts the number of clocks and a digital-analog converter that receives the output of the counter, so that the circuit scale can be greatly reduced.
  • a digital control circuit for executing a predetermined flow is not required, and a desired bias voltage and bias current can be set with a simple configuration.
  • FIG. 1 is a circuit diagram showing a configuration of a bias generation circuit according to a first embodiment; A graph showing an operation simulation result of the bias generation circuit of FIG. A circuit diagram showing composition of a bias generating circuit concerning the 1st modification of a 1st embodiment. A circuit diagram showing composition of a bias generating circuit concerning the 2nd modification of a 1st embodiment.
  • (A), (b) is a conceptual diagram which shows the example of resistance value setting in the voltage generation circuit shown in FIG. (A)
  • (b) is a graph which shows the change of the output voltage of the voltage generation circuit shown in FIG.
  • FIG. 9 is a graph showing an operation simulation result of the bias generation circuit of FIG.
  • connection or the term “given” or “input” of a signal used in the description of each embodiment includes not only direct connection and signal propagation but also an element (capacitance element). , Transistors, logic gates, circuits, etc.) and indirect connections and signal propagation.
  • FIG. 1 is a circuit diagram showing a configuration of a bias generation circuit according to the first embodiment.
  • the bias generation circuit according to the present embodiment includes a clock generation circuit that generates a clock signal, a comparator 2 that compares two input voltages, an AND as a clock gating circuit that passes or stops the clock signal according to a control signal. It has a gate 3 and a voltage generation circuit 4 that increases or decreases the output voltage according to the input clock.
  • the comparator 2 receives the reference voltage Vref at the non-inverting input terminal and the voltage Vout output from the voltage generation circuit 4 at the inverting input terminal. That is, the comparator 2 compares the reference voltage Vref with the output voltage Vout of the voltage generation circuit 4.
  • the AND gate 3 is supplied with the clock signal output from the clock generation circuit 1 at one input terminal and the output signal of the comparator 2 at the other input terminal.
  • the output of the AND gate 3 is given to the clock input terminal 15 of the voltage generation circuit 4 as the clock signal CLKin. That is, the AND gate 3 receives the output of the comparator 2 as a control signal, and controls whether or not to apply the clock signal output from the clock generation circuit 1 to the voltage generation circuit 4 according to the control signal.
  • the output voltage Vout of the voltage generation circuit 4 is output as the bias voltage Vbias.
  • the voltage generation circuit 4 receives a resistor string 11 composed of a plurality of resistors R1 to Rn + 1 connected in series, a switch group 12 composed of a plurality of switches SW1 to SWn that can be switched between conduction and non-conduction, and a clock signal CLKin. And a shift register 13 as a switch selection unit for selecting a switch to be conducted among the plurality of switches SW1 to SWn.
  • One end of each switch SW1 to SWn of the switch group 12 is connected to the resistance terminals VR1 to VRn in the resistor string 11, and the other end is connected to the output terminal 14.
  • the shift register 13 includes a plurality of flip-flops FF1 to FFn + 1.
  • a symbol beginning with V represents a resistor end, that is, both terminals of each resistor constituting the resistor string, and represents a voltage value at the resistor end.
  • the resistor string 11 is connected between the high potential side power supply VDD and the low potential side power supply VSS, and a predetermined voltage is applied to both ends.
  • the output voltage range of the voltage generation circuit 4 can be easily varied by appropriately setting the resistance values of the resistors R1, Rn + 1 at both ends and the sum of the resistance values of the resistors R2 to Rn other than both ends. . Further, the resolution of the output voltage can be easily set by changing the number of resistors other than both ends.
  • a reset signal Reset for determining an initial state, which is input from the reset signal terminal 16, is given to the reset terminal (set to LOW at RET and set to High at SET).
  • the output signals of the flip-flops FF1 to FFn control ON / OFF of the corresponding switches SW1 to SWn.
  • the voltage at the resistance end of the resistor string 11 to which the conductive switch in the switch group 12 is connected is output from the output terminal 14 as the output voltage Vout.
  • the voltage generation circuit 4 is configured to gradually increase the output voltage Vout according to the number of clocks of the applied clock signal CLKin.
  • the output of the flip-flop FF1 is set to High and the outputs of the other flip-flops FF2 to Fn + 1 are set to Low in the shift register 13, so that the switch SW1 is turned on in the switch group 12.
  • the lowest voltage VR1 is output as the output voltage Vout.
  • the initial value VR1 is set to a voltage (VR1 ⁇ Vref) that is sufficiently lower than the target reference voltage Vref.
  • the output of the comparator 2 becomes High, and the AND gate 3 allows the clock signal output from the clock generation circuit 1 to pass through.
  • the High output is sequentially shifted in the shift register 13 of the voltage generation circuit 4, and the output voltage Vout is output in the order of VR1.fwdarw.VR2.fwdarw.VR3.
  • the output of the comparator 2 When the output voltage Vout of the voltage generation circuit 4 becomes larger than the reference voltage Vref, the output of the comparator 2 is inverted to Low and the AND gate 3 stops the output of the clock signal, so that the output voltage of the voltage generation circuit 4 The rise of Vout stops. That is, the output voltage Vout of the voltage generation circuit 4 is set to a voltage that is near the reference voltage Vref and higher than the reference voltage Vref.
  • FIG. 2 shows the actual simulation results.
  • the initial value voltage of the voltage generation circuit 4 is 0 V, and the target reference voltage Vref is 400 mV.
  • the output voltage Vout of the voltage generation circuit 4 set at this time is 402.6 mV, and is set to a voltage close to and higher than the reference voltage 400 mV (1 LSB in the simulation is about 5 mV).
  • a digital control circuit for executing a predetermined flow is not necessary for determining a bias voltage, and a desired bias voltage can be obtained only by applying a clock signal to a very simple configuration. Generated automatically. Further, the resistance value of the resistor string 11 connected between the power source and the ground is always constant, and operates as a constant current circuit, so that a power source voltage fluctuation and a voltage error resulting therefrom do not occur.
  • the switches SW1 to SWn in the voltage generation circuit 4 are used for taking out the voltage at the resistance end of the resistor string 11 to the output terminal 14, no steady current flows. For this reason, it becomes possible to suppress the influence of flicker noise caused by the switch transistor. (When flicker noise in MOS transistors flows through the interface between silicon and oxide film, carriers are randomly captured or released by lattice defects. (If the current does not flow, the effect of flicker noise is zero).
  • the voltage generation circuit 4 is configured such that the output voltage increases according to the input clock, but is not limited to this configuration, and the output voltage decreases according to the input clock. Even if configured as described above, the same effect can be obtained.
  • the connection relationship between the switch group 12 and the shift register 13 is changed so that the voltage at the resistance end of the resistor string 11 can be output in descending order.
  • the voltage generation circuit 4 gradually decreases the output voltage Vout according to the number of clocks of the applied clock signal CLKin.
  • the reference voltage Vref may be applied to the inverting input terminal, and the output voltage Vout of the voltage generation circuit 4 may be applied to the non-inverting input terminal.
  • the output voltage Vout of the voltage generation circuit 4 is in the vicinity of the reference voltage Vref. In addition, the voltage is set lower than the reference voltage Vref.
  • the switch selection unit is configured by the shift register.
  • the present invention is not limited to this.
  • the switch selection unit may be configured by a counter.
  • FIG. 3 is a circuit diagram showing a configuration of a bias generation circuit according to a first modification of the first embodiment.
  • the configuration of the voltage generation circuit is different from that of FIG.
  • the voltage generation circuit 4 shown in FIG. 1 in order to take out the voltage at the resistance end in the resistor string 11, almost the same number of flip-flops as the switches are required, and if a fine resolution is required, the circuit area is increased. Therefore, in the first modification, the voltage generation circuit 4A has a configuration capable of reducing the number of flip-flops.
  • the resistors 21a of the resistor array 21 are arranged in a zigzag while sequentially changing the direction in the X-axis direction (the horizontal direction in the drawing).
  • One end of each of the plurality of switches SW11 to SWn8 is connected to the resistance ends VR11 to VRn8 in the resistor array 21, and the other end is connected to the output terminal 14.
  • the shift registers constituting the switch selection unit are separately arranged for the X-axis direction and the Y-axis direction (vertical direction in the drawing).
  • the first shift register 22 for the X-axis direction as the first selection unit is composed of flip-flops FF1 to FF8, and the output of the flip-flop FF8 is connected to the input of the flip-flop FF1, and has a ring configuration as a whole. ing.
  • the second shift register 23 for the Y-axis direction as the second selection unit is configured by flip-flops FF10 to FFn0.
  • the first shift register 22 operates in response to the clock signal CLKin and outputs a plurality of first switch selection signals.
  • the second shift register 23 operates in response to one of the output signals of the first shift register 22 (the output of the flip-flop FF1 in FIG. 3), and outputs a plurality of second switch selection signals.
  • an AND circuit 24 which is an example of a plurality of logic circuits, is provided for each of the plurality of switches SW11 to SWn8.
  • the AND circuit 24 receives as input one of the first switch selection signals output from the first shift register 22 and one of the second switch selection signals output from the second shift register 23.
  • a signal for controlling conduction / non-conduction of the switch is output.
  • any one of the plurality of first switch selection signals becomes High as a predetermined first logical value
  • any one of the plurality of second switch selection signals has a predetermined second logical value. It becomes high as.
  • the first shift register 22 shifts the first switch selection signal having High at the rising edge of the clock signal CLKin.
  • the second shift register 23 shifts the second switch selection signal that becomes High at the rising edge of the output signal of the first shift register 22.
  • the AND circuit 24 in which both of the supplied first and second switch selection signals are High outputs High as a signal, thereby turning on the corresponding switch.
  • the operation of the voltage generation circuit 4A shown in FIG. 3 will be described.
  • the outputs of the flip-flop FF1 in the first shift register 22 and the flip-flop FF10 in the second shift register 23 become High, and the outputs of the other flip-flops FF2 to FF8 and F20 to Fn0. Are all set to Low. Therefore, the switch SW11 controlled by the flip-flops FF1 and FF10 is turned on, and the terminal voltage VR11 is output as the output voltage Vout.
  • the clock signal CLKin is inputted, the High output is shifted in the order of FF1 ⁇ FF2 ⁇ FF3...
  • the voltage at the resistance end in the resistor array 21 is sequentially output from the low side to the high side.
  • the shift registers are arranged separately for the X-axis direction and the Y-axis direction, so that the number of flip-flops can be greatly reduced.
  • the number of flip-flops required is 8 ⁇ n, but in the present modification, it is (8 + n). Therefore, according to the present modification, it is possible to easily obtain the same effect as that of the first embodiment while greatly reducing the circuit scale of the voltage generation circuit 4A.
  • any one of the plurality of first switch selection signals may be Low as a predetermined first logical value.
  • any one of the plurality of second switch selection signals may be Low as a predetermined second logical value.
  • a logic circuit corresponding to the logic of the first and second switch selection signals may be provided for each of the plurality of switches. For example, if any one of the plurality of first switch selection signals and the plurality of second switch selection signals is Low, an OR circuit may be provided instead of the AND circuit 24. That is, a logical sum circuit in which both of the supplied first and second switch selection signals are Low outputs Low as a signal, thereby turning on the corresponding switch.
  • the first shift register 22 may shift the first switch selection signal having a predetermined logical value at the falling edge of the clock signal CLKin, and the second shift register 23 may output the first shift register 22. At the falling edge of the signal, the second switch selection signal having a predetermined logical value may be shifted.
  • FIG. 4 is a circuit diagram showing a configuration of a bias generation circuit according to a second modification of the first embodiment.
  • the configuration of the voltage generation circuit is different from those of FIGS.
  • the voltage generation circuit 4A shown in FIG. 3 in order to take out the voltage from the resistor string 21, the same number of switches and logic gates as the resistance ends from which the voltage is taken out are required.
  • the voltage generation circuit 4B The number of switches and logic gates can be greatly reduced.
  • the voltage generation circuit 4B includes a first resistor group 31 in which a plurality of resistors R1 to R8 are connected in series, a first switch group 32 including a plurality of switches SW1 to SW8 capable of switching between conduction / non-conduction, A first shift register 33 as a first switch selection unit for selecting and conducting switches belonging to the first switch group 32, a second resistor row 34 in which a plurality of resistors Rc1 to Rc5 are connected in series, A second switch group 35 composed of a plurality of switchable switches SWH1 to SWH6, a third switch group 36 composed of a plurality of switches SWL1 to SWL6 capable of switching on / off, and switches belonging to the second switch group 35 A second shift register as a second switch selection unit that selects and conducts, and selects and conducts switches belonging to the third switch group 36. It is equipped with a motor 37.
  • Each of the switches SW1 to SW8 of the first switch group 32 is connected to the resistance end in the first resistor row 31, and the other end is connected to the output terminal 14.
  • One end of each switch SWH 1 to SWH 6 of the second switch group 35 is connected to the resistance end of the second resistance row 34, and the other end is connected to one end of the first resistance row 31.
  • Each of the switches SWL1 to SWL6 of the third switch group 36 has one end connected to the resistance end of the second resistance row 34 and the other end connected to the other end of the first resistance row 31.
  • the first shift register 33 includes flip-flops FF1 to FF8, has a ring configuration in which the output of the flip-flop FF8 is connected to the input of the flip-flop FF1, receives the clock signal CLKin, and the number of clocks of the clock signal CLKin. Accordingly, any one of the switches SW1 to SW8 belonging to the first switch group 32 is selected and made conductive. That is, the first shift register 33 controls the switches SW1 to SW8 so that the voltage at the resistance end in the first resistor row 31 is output in the order of VR1 ⁇ VR2 ⁇ ... ⁇ VR8 ⁇ VR1.
  • the second shift register 37 includes flip-flops FF10 to FF40, receives any one of the output signals of the first shift register 33 (the output of the flip-flop FF1 in FIG. 4), and according to this output signal, Any one of the switches SWH1 to SWH6 belonging to the second switch group 35 and any one of the switches SWL1 to SWL6 belonging to the third switch group 36 are selected and brought into conduction. That is, in the second shift register 37, both ends of the first resistor row 31 are connected to the resistor ends in the second resistor row 34, in the order of (Vc1, Vc3) ⁇ (Vc2, Vc4) ⁇ (Vc3, Vc5) ⁇ . The switches SWL1 to SWL6 and the switches SWH1 to SWH6 are controlled so as to be connected.
  • the number of resistors in the first resistor row 31 and the second resistor row 34 is not limited to that shown in FIG.
  • the resistance values of the resistors R1 to R8 and Rc1 to Rc5 constituting the first and second resistor rows 31 and 34 are set as follows.
  • the switch SW1 becomes High at the next clock, and the High output is shifted from the flip-flop FF10 to the flip-flop FF20 in the second shift register 37.
  • the switches SWL2 and SWH4 are turned on, and both ends of the first resistor string 31 are connected to the resistor terminal Vc2 and the resistor terminal Vc4 in the second resistor string 34, respectively.
  • the resistance terminals Vc1 and Vc6 Is divided into four equal parts by four resistors having the same resistance value of 4Ra.
  • the voltages VR1 to VR8 equally divided by the first resistor string 31 from the voltage range divided into four are the number of clocks of the clock signal CLKin from the voltage generation circuit 4B. Are output in order from the lowest.
  • the voltage generation circuit 4B in FIG. 4 can gradually increase the output voltage according to the number of clocks of the given clock signal, similarly to the voltage generation circuits 4 and 4A in FIG. 1 and FIG. it can.
  • this modification not only the flip-flops but also the number of switches and logic gates can be greatly reduced.
  • the impedance between the resistance terminals Vc1 and Vc6 is always constant (in the case of FIG. 4, 16Ra), no steady power supply voltage fluctuation occurs, and no voltage error due to the fluctuation occurs.
  • the output voltage range can be freely set, and high resolution can be easily achieved by optimizing the output range. Can do.
  • this modification only two switches through which current flows during operation (switches that connect both ends of the first resistor row 31 to the second resistor row 34), and thus the influence of flicker noise caused by the switch transistor is minimized. be able to.
  • the connection relationship between the first resistor string 31 and the second resistor string 34 is switched, and when the voltage range output from the first resistor string 31 transitions, the voltage ranges before and after the transition overlap. Become. Therefore, an increase in error due to resistance variation can be suppressed.
  • FIGS. 5 is a diagram conceptually showing an example of resistance value setting in the voltage generation circuit 4B shown in FIG. 4, and FIG. 6 is a graph showing a change in the output voltage of the voltage generation circuit 4B.
  • the total resistance value of the first resistor row 31 is 2R
  • the resistance value of each resistor in the second resistor row 34 is R.
  • the voltage ranges Va1 to Va5 corresponding to the first resistor string 31 are obtained by dividing the entire voltage range evenly (divided into five in FIG. 5).
  • the output voltage of the voltage generation circuit 4B monotonously increases according to the number of clocks.
  • column 31 is set larger than 2R.
  • the first resistor row 31 has The corresponding voltage ranges Vb1 to Vb5 are slightly wider than the voltage ranges Va to Va5 in FIG. 5A, and adjacent voltage ranges overlap each other.
  • the output voltage of the voltage generation circuit 4B gradually increases according to the number of clocks as a whole, but when viewed microscopically, the output voltage decreases. The part to do appears.
  • the output voltage of the voltage generation circuit increases monotonously or decreases monotonously with a predetermined amount of change according to the number of clocks.
  • the amount of change may rise or fall from a predetermined value due to variations in resistance value.
  • Such an error becomes large when the connection relationship between the first resistor row 31 and the second resistor row 34 is switched.
  • the sum of the resistance values of the first resistor string 31 is smaller than two resistors of the second resistor string 34, a gap is formed in the adjacent voltage range corresponding to the first resistor string 31, and the output voltage is set finely. Therefore, the output voltage setting accuracy may be reduced.
  • by setting the resistance value in advance so that the adjacent voltage ranges overlap each other as shown in FIG. 5B even if the resistance value varies, there is a gap between the adjacent voltage ranges. It is possible to prevent a decrease in output voltage setting accuracy.
  • the voltage generation circuit gradually increases or decreases the output voltage in accordance with the number of clocks. For example, as shown in FIG. 6B, in the relationship between the number of clocks and the output voltage.
  • the increase / decrease direction of the output voltage may have a portion that is reverse to the direction of gradually increasing or gradually decreasing. That is, the voltage generation circuit gradually increases the output voltage according to the number of clocks, and has a portion in which the output voltage decreases as the number of clocks increases in the relationship between the number of clocks and the output voltage. There may be.
  • the voltage generation circuit gradually decreases the output voltage according to the number of clocks, and has a portion in which the output voltage increases as the number of clocks increases in the relationship between the number of clocks and the output voltage. There may be.
  • FIG. 7 is a circuit diagram showing a configuration of a bias generation circuit according to a third modification of the first embodiment. Also in the configuration of FIG. 7, as in the configuration of FIG. 4, the voltage generation circuit 4C has a configuration that can greatly reduce the number of switches and logic gates.
  • the voltage generation circuit 4C includes a first resistor row 31 in which a plurality of resistors R1 to R8 are connected in series, and a plurality of switches capable of switching between conduction / non-conduction, similar to the voltage generation circuit 4B in FIG.
  • a first switch group 32 composed of SW1 to SW8 and a first shift register 33 as a first switch selection unit for selecting and conducting switches belonging to the first switch group 32 are provided.
  • a second resistor string 41 in which a plurality of resistors Rc1 to Rc4 are connected in series
  • a third resistor string 42 in which a plurality of resistors Rc5 to Rc8 are connected in series
  • a plurality of switches SW11 that can be switched between conduction / non-conduction.
  • a second switch group 43 comprising SW15, a third switch group 44 comprising a plurality of switches SW16 to SW20 capable of switching between conduction / non-conduction, and a switch belonging to the second switch group 43 to be made conductive,
  • a second shift register 45 is provided for selecting and conducting switches belonging to the third switch group 44.
  • One end of the second resistor row 41 is connected to one end of the first resistor row 31, and one end of the third resistor row 42 is connected to the other end of the first resistor row 31.
  • each of the switches SW1 to SW8 of the first switch group 32 is connected to the resistance end in the first resistor row 31, and the other end is connected to the output terminal 14.
  • One end of each of the switches SW11 to SW15 of the second switch group 43 is connected to a resistance end in the second resistor row 41, and the other end is connected to a terminal VL as a low potential supply terminal.
  • One end of each switch SW16 to SW20 of the third switch group 44 is connected to a resistance end in the third resistor row 42, and the other end is connected to a terminal VH as a high potential supply terminal.
  • the first shift register 33 includes flip-flops FF1 to FF8, has a ring configuration in which the output of the flip-flop FF8 is connected to the input of the flip-flop FF1, receives the clock signal CLKin, and the number of clocks of the clock signal CLKin. Accordingly, any one of the switches SW1 to SW8 belonging to the first switch group 32 is selected and made conductive. That is, the first shift register 33 controls the switches SW1 to SW8 so that the voltage at the resistance end in the first resistor row 31 is output in the order of VR1 ⁇ VR2 ⁇ ... ⁇ VR8 ⁇ VR1.
  • the second shift register 45 includes flip-flops FF10 to FF50, receives any one of the output signals of the first shift register 33 (the output of the flip-flop FF1 in FIG. 7), and according to this output signal, Any one of the switches SW11 to SW15 belonging to the second switch group 43 and any one of the switches SW16 to SW20 belonging to the third switch group 44 are selected and brought into conduction.
  • the connection between the resistance ends Vc1 to Vc5 in the second resistance row 41 and the terminal VL, and the connection between the resistance ends Vc6 to Vc10 in the third resistance row 42 and the terminal VH are (Vc1 , Vc6) ⁇ (Vc2, Vc7) ⁇ (Vc3, Vc8) ⁇ ... Are controlled in this order.
  • the number of resistors in the first resistor row 31, the second resistor row 41, and the third resistor row 42 is not limited to that shown in FIG.
  • the resistance values of the resistors R1 to R8 constituting the first resistor row 31 and the resistors Rc1 to Rc8 constituting the second resistor row 41 and the third resistor row 42 are set as follows.
  • the reset signal Reset is input, since the output of the flip-flop FF10 becomes High, the switches SW11 and SW16 are turned ON, the resistance terminal Vc1 in the second resistance string 41 is connected to the terminal VL, and the third resistance string The resistance terminal Vc6 at 42 is connected to the terminal VH.
  • the terminals VL and VH are equally divided into five by the first resistor string 31 and the resistors Rc5 to Rc8.
  • the voltages VR1 to VR8 divided by eight by the first resistor string 31 are supplied from the voltage generation circuit 4C according to the number of clocks of the clock signal CLKin. Output sequentially from the lowest.
  • the switch SW1 When the voltage VR8 is output, the switch SW1 is turned on at the next clock, and the High output is shifted from the flip-flop FF10 to the flip-flop FF20 in the second shift register 45. Thereby, the switches SW12 and SW17 are turned on, the resistance terminal Vc2 in the second resistance string 41 is connected to the terminal VL, and the resistance terminal Vc7 in the third resistance string 42 is connected to the terminal VH. Accordingly, the terminals VL and VH are divided into five equal parts by the resistor Rc1, the first resistor row 31, and the resistors Rc6 to Rc8.
  • the voltages VR1 to VR8 equally divided by the first resistor string 31 are the number of clocks of the clock signal CLKin from the voltage generation circuit 4C. Are output sequentially from the lower one.
  • the voltage generation circuit 4C in FIG. 7 can gradually increase the output voltage according to the number of clocks of the applied clock signal, similarly to the voltage generation circuits 4 and 4A in FIG. 1 and FIG. it can.
  • the flip-flops not only the flip-flops but also the number of switches and logic gates can be greatly reduced.
  • the output voltage range can be freely set by disposing appropriate resistors Rd and Rs between the high potential side power source Vdd and the terminal VH and between the low potential side power source Vss and the terminal VL. It is possible to achieve high resolution by optimizing the output range. Further, in the present modification, only two switches through which current flows during operation (a switch connecting the second resistor string 41 and the terminal VL and a switch connecting the third resistor string 42 and the terminal VH) are used. Can minimize the effect of flicker noise.
  • the total sum of the resistance values of the first resistor row 31 is larger than the resistance value 8Ra of each resistor of the second resistor row 41 and the third resistor row 42.
  • the connection relationship between the first resistor string 31 and the second resistor string 41 and the third resistor string 42 is switched, and when the voltage range output from the first resistor string 31 transitions, the voltage range before and after the transition is changed. Have overlap. Therefore, as described in the second modification, an increase in error due to resistance variation can be suppressed.
  • the voltage generation circuits 4A, 4B, and 4C shown in the first to third modifications are configured so that the output voltage increases according to the number of clocks. However, as with the voltage generation circuit 4 in FIG. It is also possible to easily configure so that the output voltage decreases according to the number.
  • the switch selection unit is configured by the shift register.
  • the present invention is not limited to this.
  • the switch selection unit may be configured by a counter.
  • FIG. 8 is a circuit diagram showing a configuration of a bias generation circuit according to the second embodiment.
  • the same reference numerals as those in FIG. The basic configuration and operation in the present embodiment are substantially the same as those described in the first embodiment. Here, differences from the first embodiment will be mainly described.
  • D / A converter 17 that converts a digital signal into an analog signal
  • counter 18 that counts the number of clocks of the clock signal CLKin.
  • the output data of the counter 18 is input to the D / A converter 17, and the output of the D / A converter 17 is output as the output voltage Vout.
  • the voltage generation circuit 5 can increase or decrease the output voltage Vout for each gradation of the D / A converter 17 according to the input clock. Further, the voltage generation circuit 5 can be realized with a smaller area as compared with the first embodiment. Although any type of D / A converter 17 can be used, it is desirable to use a D / A converter with as low noise as possible, such as R-2R type.
  • the flip-flop 8 is arranged on the output side of the comparator 2, in other words, on the control signal input side of the clock gating circuit, and the output result of the comparator 2 is captured in synchronization with the clock signal. It is configured. This is to reduce errors due to glitches (spike-like noise generated when the output is switched), which is a particular problem when the D / A converter 17 is used in the voltage generation circuit 5. For example, the output of the voltage generation circuit 5 is changed at the falling edge of the clock, and the output result of the comparator 2 is taken into the flip-flop 8 at the rising edge after the half cycle.
  • a low-pass filter 9 is provided in the path through which the output voltage Vout of the voltage generation circuit 5 is sent to the input terminal of the comparator 2. This low-pass filter 9 also reduces glitches themselves.
  • a digital control circuit for executing a predetermined flow is not necessary for determining the bias voltage, and only a clock signal is given to a very simple configuration.
  • a desired bias voltage is automatically generated.
  • the voltage generation circuit 5 is realized by the configuration including the D / A converter 17 and the counter 18, the circuit scale can be greatly reduced as compared with the first embodiment. Furthermore, malfunction caused by glitches in the output voltage Vout of the voltage generation circuit 5 can be greatly suppressed.
  • the flip-flop 8 and the low-pass filter 9 shown in the present embodiment may be added to the configuration of FIG. 1 and the like shown in the first embodiment. As a result, as in the present embodiment, it is possible to significantly suppress malfunctions caused by glitches in the output voltage Vout of the voltage generation circuit 4 and the like.
  • FIG. 9 is a circuit diagram showing a configuration of a bias generation circuit according to the third embodiment.
  • the bias generation circuit according to the present embodiment includes a clock generation circuit 1 that generates a clock signal, an AND gate 3 as a clock gating circuit that passes or stops the clock signal according to a control signal, and an output voltage according to an input clock.
  • a voltage generation circuit 4 that increases or decreases, a first transistor M1 that generates a reference current Iref, a second transistor M2 that receives a reference current Iref input to the drain, and a third transistor M3 that outputs a bias current Ibias from the drain. .
  • the AND gate 3 is supplied with the clock signal output from the clock generation circuit 1 at one input terminal and the drain voltage of the second transistor M2 at the other input terminal.
  • the output of the AND gate 3 is given to the clock input terminal 15 of the voltage generation circuit 4 as the clock signal CLKin. That is, the AND gate 3 receives the drain voltage of the second transistor M2 as a control signal, and controls whether or not to apply the clock signal output from the clock generation circuit 1 to the voltage generation circuit 4 according to the control signal.
  • the output voltage Vout of the voltage generation circuit 4 is given to the gates of the second transistor M2 and the third transistor M3.
  • the configuration of the voltage generation circuit 4 is the same as that shown in FIG. 1, and detailed description thereof is omitted here. Note that the voltage generation circuits 4A, 4B, and 4C shown in the first to third modifications of the first embodiment may be applied to the configuration of FIG.
  • the initial value VR1 of the voltage generation circuit 4 is set such that the drain current IM2 that can be passed by the second transistor M2 that receives this voltage at the gate is sufficiently smaller than the reference current Iref.
  • the reset signal Reset is input, the output of the flip-flop FF1 is set to High, and the outputs of the other flip-flops FF2 to FFn + 1 are set to Low. Output as voltage Vout.
  • Iref> IM2 as described above, the voltage of the input node P of the reference current Iref becomes High, and this voltage is applied to one input of the AND gate 3, so that the AND gate 3 generates the clock.
  • the clock signal output from the circuit 1 is passed through.
  • the output voltage Vout of the voltage generation circuit 4 sequentially rises, and when the drain current IM2 that can flow through the second transistor M2 becomes larger than the reference current Iref, the voltage at the node P is inverted to Low. Since the AND gate 3 stops the output of the clock signal, the output voltage Vout of the voltage generation circuit 4 stops increasing. As a result, the drain current IM2 of the second transistor M2 is set in the vicinity of the reference current Iref and larger than the reference current Iref.
  • a current of ⁇ IM2 is output from the drain of the third transistor M3 as the bias current Ibias.
  • Figure 10 shows the actual simulation results.
  • the initial value voltage of the voltage generation circuit 4 is 0 V
  • the target reference current Iref is 100 ⁇ A
  • ⁇ is 1.
  • the bias current Ibias output from the third transistor M3 gradually increases according to the number of clocks of the clock signal CLKin and exceeds the reference current of 100 ⁇ A
  • the drain voltage of the second transistor M2 is Inverted to Low
  • the clock signal output from the AND gate 3 is stopped
  • the increase of the bias current Ibias is stopped.
  • the bias current set at this time is 104.4 ⁇ A, which is set to a high current in the vicinity of the reference current of 100 ⁇ A.
  • a digital control circuit for executing a predetermined flow is not necessary in determining the bias current, and a desired bias current can be obtained only by applying a clock signal to a very simple configuration. Generated automatically.
  • the resistance value of the resistor string 11 connected between the power source and the ground is always constant, so that a power source voltage fluctuation and a voltage error resulting therefrom may occur. Absent. Further, since a steady current does not flow through the switch in the voltage generation circuit 4, it is possible to suppress the influence of flicker noise caused by the switch transistor.
  • FIG. 11 is a circuit diagram showing a configuration of a bias generation circuit according to the fourth embodiment.
  • the same reference numerals as those in FIGS. 8 and 9 are assigned to components common to those in FIGS. 8 and 9.
  • the basic configuration and operation in the present embodiment are substantially the same as those described in the third embodiment. Here, differences from the third embodiment will be mainly described.
  • a voltage generation circuit 5 shown in FIG. 11 has the same configuration as that of the voltage generation circuit 5 shown in FIG. 8, and a digital-analog converter (D / A converter) 17 that converts a digital signal into an analog signal, and a clock signal CLKin. And a counter 18 that counts the number of clocks.
  • the output data of the counter 18 is input to the D / A converter 17, and the output of the D / A converter 17 is output as the output voltage Vout.
  • the flip-flop 8 is arranged on the control signal input side of the clock gating circuit, as in the configuration of FIG. As a result, malfunction caused by glitches in the output voltage Vout is suppressed. Further, a low-pass filter 9 is provided in a path through which the output voltage Vout of the voltage generation circuit 5 is sent to the gate of the second transistor M2. This low-pass filter 9 also reduces glitches themselves.
  • a PMOS cascode transistor M4 is arranged on the drain side of the PMOS first transistor M1 generating the reference current Iref.
  • An NMOS cascode transistor M5 is disposed on the drain side of the NMOS second transistor M2.
  • an amplifier circuit 10 is provided between the node P and the input terminal of the AND gate 3.
  • This amplifier circuit 10 amplifies the voltage change at the node P, and the change becomes more steep, so that a more accurate bias current can be set.
  • the amplifier circuit 10 is configured by the two-stage inverters INV1 and INV2.
  • the present invention is not limited to this.
  • a comparator in which a predetermined voltage is applied to one input terminal may be used. .
  • a digital control circuit for executing a predetermined flow is not necessary in determining the bias current, and only a clock signal is given to a very simple configuration.
  • a desired bias current is automatically generated.
  • the voltage generation circuit 5 is realized by the configuration including the D / A converter 17 and the counter 18, the circuit scale can be greatly reduced as compared with the third embodiment. Furthermore, malfunction caused by glitches in the output voltage Vout of the voltage generation circuit 5 can be greatly suppressed.
  • the flip-flop 8 and the low-pass filter 9 shown in the present embodiment may be added to the configuration of FIG. 9 shown in the third embodiment.
  • the cascode transistors M4 and M5 and the amplifier circuit 10 shown in the present embodiment may be added to the configuration of FIG. 9 shown in the third embodiment.
  • the change in the control signal input to the clock gating circuit can be made steeper, so that a more accurate bias current can be set.
  • the clock gating circuit is configured by the AND gate 3.
  • the present invention is not limited to this, and may be configured by, for example, an OR gate or an inverter circuit with a switch. It is.
  • bias generation circuit shown in each of the above-described embodiments can be applied to, for example, communication equipment and radar equipment.
  • the communication device or the radar device may be configured such that the bias voltage or the bias current is set by the bias generation circuit according to each embodiment when the device is activated or periodically.
  • a bias generation circuit capable of setting a desired bias voltage and bias current can be realized with a simple configuration, the cost of a device that requires a low noise bias generation circuit, such as a communication device or a radar device, is achieved. Effective for down and low power consumption.

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Abstract

　簡易な構成で、所望のバイアス電圧等を設定可能なバイアス発生回路を提供する。電圧発生回路（４）は、与えられたクロック信号（ＣＬＫｉｎ）のクロック数に応じて、出力電圧（Ｖｏｕｔ）を徐々に増加または減少させる。クロックゲーティング回路（３）は、基準電圧（Ｖｒｅｆ）と電圧発生回路４の出力電圧（Ｖｏｕｔ）とを比較する比較器（２）の出力を制御信号として受け、この制御信号によってクロック信号を電圧発生回路（４）に与えるか否かを制御する。これにより、電圧発生回路（４）の出力電圧すなわちバイアス電圧（Ｖｂｉａｓ）が、基準電圧（Ｖｒｅｆ）近傍の値に設定される。

Description

バイアス発生回路、電圧発生回路、通信機器、および、レーダ機器
　本開示は、低ノイズのバイアス電圧及びバイアス電流を生成する技術に関する。
　例えば無線通信用機器に用いられる送受信回路には、優れた感度特性を実現するために、厳しい低ノイズ特性が求められる。しかしながら、ＣＭＯＳトランジスタで構成された回路においては、いわゆるフリッカーノイズが発生し、これが低ノイズ化に向けた大きな障害となっている。フリッカーノイズは、電流がシリコンと酸化膜との界面を流れる構造上、キャリアが界面の格子欠陥にランダムに捕獲又は開放されることによって発生するノイズである。フリッカーノイズは、トランジスタを構成要素として含む様々な回路で発生するが、特にアナログ回路の基本要素であるバイアス回路のフリッカーノイズが大きい場合、そのバイアス回路からバイアス電圧やバイアス電流の供給を受けている全ての回路が影響を受ける。このため、バイアス回路の低ノイズ化は極めて重要である。
　一方、フリッカーノイズは、トランジスタサイズを大きくすることによって抑えることができる。ところが、トランジスタサイズを大きくすることは、チップ面積の増大につながり、すなわち、コスト増の要因になる。また、例えばカレントミラーを構成する入力側のトランジスタは、しばしばフリッカーノイズの大きな発生源となるが、そのトランジスタのサイズを大きくすると、カレントミラーのミラー比を大きくとれなくなり、出力側のトランジスタに所定の電流を流すために必要なドレイン電流が大きくなるため、消費電力の大幅な増大を招くことになる。
　特許文献１には、比較的小さな面積で、低ノイズのバイアス電圧を発生させることが可能なバイアス電圧生成回路の回路構成が提案されている。
米国特許第７，９９９，６２８号明細書
　しかしながら、特許文献１のバイアス生成回路では、バイアス電圧を決定するために、所定のフローを実行するためのデジタル制御回路を実装する必要があり、このことが設計工数やチップ面積の増大に繋がる。
　また、バイアス生成部は可変抵抗部の抵抗値を変えることによってバイアス電圧を制御しているので、バイアス電圧の制御に伴ってインピーダンスが変化する。このため、電源電圧変動や、これに起因する電圧誤差が発生しやすい。また、抵抗分圧によって電源－グランド間の所定の電圧範囲を出力範囲に設定し、高分解能化を図ることが困難である。
　さらに、可変抵抗部の抵抗値を制御するためのスイッチには導通時に定常電流が流れるため、このスイッチを構成するＣＭＯＳトランジスタ自体がフリッカーノイズを発生してしまう。
　かかる点に鑑み、本開示は、所定のフローを実行するためのデジタル制御回路を必要とせず、簡易な構成で、所望のバイアス電圧やバイアス電流を設定可能なバイアス発生回路を提供する。
　本開示の一態様は、バイアス発生回路であって、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、基準電圧と、前記電圧発生回路の出力電圧とを比較する比較器と、クロック信号を生成するクロック発生回路と、前記比較器の出力を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路とを備え、前記電圧発生回路の出力電圧が、バイアス電圧として出力されるものである。
　この態様によると、電圧発生回路は、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加、または、減少させる。クロックゲーティング回路は、基準電圧と電圧発生回路の出力電圧とを比較する比較器の出力を制御信号として受け、この制御信号によって、クロック信号を電圧発生回路に与えるか否かを制御する。例えば、電圧発生回路が出力電圧を徐々に増加させるものであるとき、クロックゲーティング回路は、比較器の出力が、電圧発生回路の出力電圧が基準電圧を上回ったことを示すとき、クロック信号の出力を停止する。これにより、電圧発生回路の出力電圧、すなわち、バイアス電圧が基準電圧近傍の値に設定される。したがって、クロック数に応じて出力電圧を徐々に増加、または減少させる電圧発生回路と、電圧発生回路へのクロック信号の供給を基準電圧に基づいて制御する簡易な構成とによって、所望のバイアス電圧を設定することができる。
　また、本開示の他の態様は、バイアス発生回路であって、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、基準電流を生成する第１トランジスタと、前記電圧発生回路の出力電圧がゲートに与えられ、前記基準電流がドレインに入力される第２トランジスタと、クロック信号を生成するクロック発生回路と、前記第２トランジスタのドレイン電圧を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路と、前記電圧発生回路の出力電圧がゲートに与えられ、ドレインからバイアス電流を出力する第３トランジスタとを備えたものである。
　この態様によると、電圧発生回路は、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加、または、減少させる。クロックゲーティング回路は、電圧発生回路の出力電圧がゲートに与えられ、基準電流がドレインに入力される第２トランジスタのドレイン電圧を制御信号として受け、この制御信号によって、クロック信号を電圧発生回路に与えるか否かを制御する。例えば、電圧発生回路が出力電圧を徐々に増加させるものであるとき、クロックゲーティング回路は、第２トランジスタのドレイン電流が増加してドレイン電圧が低下したとき、クロック信号の出力を停止する。これにより、電圧発生回路の出力電圧がゲートに与えられる第３トランジスタのドレイン電流、すなわち、バイアス電流が、基準電流近傍の値に設定される。したがって、クロック数に応じて出力電圧を徐々に増加、または、減少させる電圧発生回路と、電圧発生回路へのクロック信号の供給を基準電流に基づいて制御する簡易な構成とによって、所望のバイアス電流を設定することができる。
　そして、上述の各態様において、前記電圧発生回路は、前記出力電圧が出力される出力端子と、複数の抵抗が直列に接続されており、両端に所定の電圧が印加される抵抗列と、導通／非導通が切替可能であり、一端が前記抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチと、前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記複数のスイッチの中のいずれか１つを選択して導通させるスイッチ選択部とを備えたものとすればよい。
　これにより、電圧発生回路が、両端に所定の電圧が印加される抵抗列と、一端が抵抗列における抵抗端にそれぞれ接続され、他端が出力端子に接続された複数のスイッチとを備えた構成によって実現されるので、電源電圧変動やこれに起因する電圧誤差の発生を抑えることができ、また、フリッカーノイズの発生を抑えることができる。
　また、上述の各態様において、前記電圧発生回路は、デジタル信号をアナログ信号に変換するデジタル－アナログ変換器と、前記クロック信号のクロック数をカウントするカウンタとを備え、前記カウンタの出力が前記デジタル－アナログ変換器に入力され、前記デジタル－アナログ変換器の出力が、前記出力電圧として出力されるものとすればよい。
　これにより、電圧発生回路が、クロック数をカウントするカウンタと、カウンタの出力を入力とするデジタル－アナログ変換器とを備えた構成によって実現されるので、回路規模を大幅に削減することが可能になる。
　本開示によれば、所定のフローを実行するためのデジタル制御回路を必要とせず、簡易な構成によって、所望のバイアス電圧やバイアス電流を設定することができる。
第１実施形態に係るバイアス発生回路の構成を示す回路図 図１のバイアス発生回路の動作シミュレーション結果を示すグラフ 第１実施形態の第１変形例に係るバイアス発生回路の構成を示す回路図 第１実施形態の第２変形例に係るバイアス発生回路の構成を示す回路図 （ａ），（ｂ）は図４に示す電圧発生回路における抵抗値設定の例を示す概念図 （ａ）（ｂ）は図４に示す電圧発生回路の出力電圧の変化を示すグラフ 第１実施形態の第３変形例に係るバイアス発生回路の構成を示す回路図 第２実施形態に係るバイアス発生回路の構成を示す回路図 第３実施形態に係るバイアス発生回路の構成を示す回路図 図９のバイアス発生回路の動作シミュレーション結果を示すグラフ 第４実施形態に係るバイアス発生回路の構成を示す回路図
　以下、本開示の各実施形態について、図面を参照しながら説明する。なお、各実施形態の説明において使用される「接続」、又は、信号が「与えられる」、「入力される」等の文言は、直接的な接続や信号の伝播だけではなく、素子（容量素子、トランジスタ、論理ゲート、回路等など）を介した間接的な接続や信号の伝播をも含む。
　＜第１実施形態＞
　図１は第１実施形態に係るバイアス発生回路の構成を示す回路図である。本実施形態に係るバイアス発生回路は、クロック信号を生成するクロック発生回路１、２つの入力電圧を比較する比較器２、制御信号に応じてクロック信号を通過又は停止させるクロックゲーティング回路としてのＡＮＤゲート３、および、入力クロックに応じて出力電圧を増加又は減少させる電圧発生回路４を有する。
　具体的には、比較器２は、非反転入力端子に基準電圧Ｖｒｅｆが入力されると共に、反転入力端子に電圧発生回路４から出力される電圧Ｖｏｕｔが与えられる。すなわち、比較器２は、基準電圧Ｖｒｅｆと電圧発生回路４の出力電圧Ｖｏｕｔとを比較する。ＡＮＤゲート３は、一方の入力端子にクロック発生回路１から出力されたクロック信号が与えられ、他方の入力端子に比較器２の出力信号が与えられている。そしてＡＮＤゲート３の出力は、電圧発生回路４のクロック入力端子１５にクロック信号ＣＬＫｉｎとして与えられる。すなわち、ＡＮＤゲート３は、比較器２の出力を制御信号として受け、この制御信号に応じて、クロック発生回路１から出力されたクロック信号を電圧発生回路４に与えるか否かを制御する。電圧発生回路４の出力電圧Ｖｏｕｔは、バイアス電圧Ｖｂｉａｓとして出力される。
　電圧発生回路４は、直列に接続された複数の抵抗Ｒ１～Ｒｎ＋１からなる抵抗列１１と、導通／非導通が切替可能である複数のスイッチＳＷ１～ＳＷｎからなるスイッチ群１２と、クロック信号ＣＬＫｉｎを受け、複数のスイッチＳＷ１～ＳＷｎのうち導通させるスイッチを選択するためのスイッチ選択部としてのシフトレジスタ１３とを有する。スイッチ群１２の各スイッチＳＷ１～ＳＷｎは、一端が抵抗列１１における抵抗端ＶＲ１～ＶＲｎにそれぞれ接続され、他端が出力端子１４に接続されている。シフトレジスタ１３は、複数のフリップフロップＦＦ１～ＦＦｎ＋１によって構成されている。
　なお、本明細書では、抵抗列において、Ｖで始まる符号は、抵抗端すなわち抵抗列を構成する各抵抗の両端子を表し、また、当該抵抗端における電圧値を表すものとする。
　抵抗列１１は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に接続されており、両端に所定の電圧が印加される。抵抗列１１において、両端の抵抗Ｒ１，Ｒｎ＋１の抵抗値と、両端以外の抵抗Ｒ２～Ｒｎの抵抗値の総和とを適切に設定することにより、電圧発生回路４の出力電圧範囲を容易に可変できる。また、両端以外の抵抗の個数を変えることにより、出力電圧の分解能も容易に設定することが可能である。シフトレジスタ１３を構成するフリップフロップＦＦ１～ＦＦｎ＋１は、リセット信号端子１６から入力される、初期状態を決めるためのリセット信号Ｒｅｓｅｔが、リセット端子に与えられる（ＲＥＴでＬｏｗに、ＳＥＴでＨｉｇｈに設定されるとする）。また、各フリップフロップＦＦ１～ＦＦｎの出力信号は、対応するスイッチＳＷ１～ＳＷｎのＯＮ，ＯＦＦを制御する。スイッチ群１２において導通したスイッチが接続されている抵抗列１１の抵抗端の電圧が、出力電圧Ｖｏｕｔとして、出力端子１４から出力される。
　なお、本実施形態では、電圧発生回路４は、与えられたクロック信号ＣＬＫｉｎのクロック数に応じて、出力電圧Ｖｏｕｔを徐々に増加させるように構成されている。
　次に、図１に示すバイアス発生回路の動作について説明する。まず、リセット信号Ｒｅｓｅｔが入力されると、シフトレジスタ１３において、フリップフロップＦＦ１の出力がＨｉｇｈ、その他のフリップフロップＦＦ２～Ｆｎ＋１の出力はＬｏｗにセットされるので、スイッチ群１２においてスイッチＳＷ１が導通し、最も低い電圧ＶＲ１が出力電圧Ｖｏｕｔとして出力される。ここで、この初期値ＶＲ１は、ターゲットとなる基準電圧Ｖｒｅｆよりも十分低い電圧（ＶＲ１＜Ｖｒｅｆ）に設定されている。このため、比較器２の出力はＨｉｇｈとなり、ＡＮＤゲート３はクロック発生回路１から出力されたクロック信号をスルーさせる。このクロック信号に応じて電圧発生回路４のシフトレジスタ１３においてＨｉｇｈ出力が順次シフトしていき、それに応じて出力電圧ＶｏｕｔがＶＲ１⇒ＶＲ２⇒ＶＲ３…の順で出力され、徐々に上昇して行く。
　そして、電圧発生回路４の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも大きくなると、比較器２の出力がＬｏｗに反転し、ＡＮＤゲート３がクロック信号の出力を停止させるため、電圧発生回路４の出力電圧Ｖｏｕｔの上昇が止まる。すなわち、電圧発生回路４の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆの近傍で、かつ、基準電圧Ｖｒｅｆよりも高い電圧に設定される。
　図２に実際のシミュレーション結果を示す。電圧発生回路４の初期値電圧は０Ｖ、ターゲットとなる基準電圧Ｖｒｅｆは４００ｍＶとしている。図２から分かるように、クロック信号ＣＬＫｉｎのクロック数に応じて電圧発生回路４の出力電圧Ｖｏｕｔ（＝バイアス電圧Ｖｂｉａｓ）は０Ｖから徐々に上昇し、基準電圧４００ｍＶを越えた時点で比較器出力がＬｏｗに反転し、ＡＮＤゲート３からのクロック信号出力が停止して、電圧発生回路４の出力電圧の上昇が止まっている。このとき設定された電圧発生回路４の出力電圧Ｖｏｕｔは４０２．６ｍＶであり、基準電圧４００ｍＶの近傍かつ高い電圧に設定されている（シミュレーションにおける１ＬＳＢは、約５ｍＶである）。
　以上述べたように本実施形態によると、バイアス電圧を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電圧が自動的に生成される。また、電源－グランド間に接続された抵抗列１１の抵抗値は常に一定であり、定電流回路として動作するため、電源電圧変動やそれに起因する電圧誤差は発生しない。
　さらに、電圧発生回路４におけるスイッチＳＷ１～ＳＷｎは、抵抗列１１の抵抗端の電圧を出力端子１４に取り出すために用いられるため、定常電流が流れない。このため、スイッチトランジスタによるフリッカーノイズの影響を抑えることが可能となる（ＭＯＳトランジスタにおけるフリッカーノイズは、電流がシリコンと酸化膜との界面を流れる際、キャリアが格子欠陥にランダムに捕獲されたり開放されたりすることで発生する電流の時間的なゆらぎに起因するため、電流が流れない場合、フリッカーノイズの影響はゼロとなる）。
　なお、本実施形態において、電圧発生回路４は、入力クロックに応じて出力電圧が上昇するように構成されているが、この構成に限定されるものではなく、入力クロックに応じて出力電圧が下降するように構成しても同様の効果を得ることができる。この場合例えば、図１において、抵抗列１１の抵抗端の電圧を高い順に出力できるように、スイッチ群１２とシフトレジスタ１３との接続関係を変更する。これにより、電圧発生回路４は、与えられたクロック信号ＣＬＫｉｎのクロック数に応じて、出力電圧Ｖｏｕｔを徐々に減少させる。そして比較器２について、基準電圧Ｖｒｅｆを反転入力端子に与え、電圧発生回路４の出力電圧Ｖｏｕｔを非反転入力端子に与えるようにすればよい。このような構成において、電圧発生回路４の初期値ＶＲｎを基準電圧Ｖｒｅｆより十分高い電圧に設定しておけば（ＶＲｎ＞Ｖｒｅｆ）、電圧発生回路４の出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆの近傍で、かつ、基準電圧Ｖｒｅｆよりも低い電圧に設定される。
　なお、本実施形態では、シフトレジスタによってスイッチ選択部を構成するものとしたが、これに限られるものではなく、例えば、カウンタによってスイッチ選択部を構成するようにしてもよい。
　（第１変形例）
　図３は第１実施形態の第１変形例に係るバイアス発生回路の構成を示す回路図である。図３の構成では、電圧発生回路の構成が図１と異なっている。図１に示した電圧発生回路４では、抵抗列１１における抵抗端の電圧を取り出すために、スイッチとほぼ同数のフリップフロップが必要となり、細かい分解能が必要な場合、回路面積の増大に繋がる。そこで、第１変形例では、電圧発生回路４Ａは、フリップフロップの個数を削減することが可能な構成としている。
　図３において、電圧発生回路４Ａでは、抵抗列２１の抵抗２１ａが、Ｘ軸方向（図面横方向）に順次向きを変えながらジクザグに配置されている。複数のスイッチＳＷ１１～ＳＷｎ８は、一端が抵抗列２１における抵抗端ＶＲ１１～ＶＲｎ８にそれぞれ接続され、他端が出力端子１４に接続されている。そして、スイッチ選択部を構成するシフトレジスタは、Ｘ軸方向用とＹ軸方向用（図面縦方向）に分かれて配置されている。第１選択部としてのＸ軸方向用の第１シフトレジスタ２２は、フリップフロップＦＦ１～ＦＦ８によって構成されており、フリップフロップＦＦ８の出力がフリップフロップＦＦ１の入力に接続され、全体でリング構成となっている。一方、第２選択部としてのＹ軸方向用の第２シフトレジスタ２３は、フリップフロップＦＦ１０～ＦＦｎ０によって構成されている。第１シフトレジスタ２２はクロック信号ＣＬＫｉｎを受けて動作し、複数の第１スイッチ選択信号を出力する。第２シフトレジスタ２３は、第１シフトレジスタ２２の出力信号の１つ（図３ではフリップフロップＦＦ１の出力）を受けて動作し、複数の第２スイッチ選択信号を出力する。
　さらに、複数の論理回路の一例である論理積回路２４が、複数のスイッチＳＷ１１～ＳＷｎ８に対応してそれぞれ設けられている。論理積回路２４は、第１シフトレジスタ２２から出力された第１スイッチ選択信号のいずれか１つと、第２シフトレジスタ２３から出力された第２スイッチ選択信号のいずれか１つとを入力とし、当該スイッチの導通／非導通を制御する信号を出力する。
　ここでは、複数の第１スイッチ選択信号は、いずれか１つが所定の第１論理値としてのＨｉｇｈになり、同様に、複数の第２スイッチ選択信号は、いずれか１つが所定の第２論理値としてのＨｉｇｈになるものとする。第１シフトレジスタ２２は、クロック信号ＣＬＫｉｎの立ち上がりにおいて、Ｈｉｇｈを持つ第１スイッチ選択信号をシフトさせる。第２シフトレジスタ２３は、第１シフトレジスタ２２の出力信号の立ち上がりにおいて、Ｈｉｇｈになる第２スイッチ選択信号をシフトさせる。そして、与えられる第１および第２スイッチ選択信号がともにＨｉｇｈである論理積回路２４が、信号としてＨｉｇｈを出力することによって、対応するスイッチを導通状態にする。与えられる第１および第２スイッチ選択信号のうち少なくともいずれか一方がＨｉｇｈでない論理積回路２４は、信号としてＬｏｗを出力することによって、対応するスイッチを非導通状態にする。
　次に、図３に示す電圧発生回路４Ａの動作について説明する。まず、リセット信号Ｒｅｓｅｔが入力されると、第１シフトレジスタ２２におけるフリップフロップＦＦ１と第２シフトレジスタ２３におけるフリップフロップＦＦ１０の出力がＨｉｇｈに、それ以外のフリップフロップＦＦ２～ＦＦ８，Ｆ２０～Ｆｎ０の出力は全てＬｏｗにセットされる。したがって、フリップフロップＦＦ１，ＦＦ１０によって制御されるスイッチＳＷ１１が導通し、端子電圧ＶＲ１１が出力電圧Ｖｏｕｔとして出力される。次に、クロック信号ＣＬＫｉｎが入力されると、第１シフトレジスタ２２においてＨｉｇｈ出力がＦＦ１⇒ＦＦ２⇒ＦＦ３…の順序でシフトし、それに応じて端子電圧ＶＲ１１⇒ＶＲ１２⇒ＶＲ１３…が順次出力され、出力電圧Ｖｏｕｔが上昇して行く。そして、フリップフロップＦＦ８の出力がＨｉｇｈになって端子電圧ＶＲ１８が出力されると、次のクロックでフリップフロップＦＦ１の出力がＨｉｇｈになるため、その立ち上がりで第２シフトレジスタ２３のＨｉｇｈ出力がフリップフロップＦＦ１０からフリップフロップＦＦ２０にシフトする。これにより、フリップフロップＦＦ１，ＦＦ２０によって制御されるスイッチＳＷ２１がＯＮとなり、端子電圧ＶＲ２１が出力電圧Ｖｏｕｔとして出力される。その後、クロックに応じてＶＲ２１⇒ＶＲ２２⇒ＶＲ２３…が順次出力され、端子電圧ＶＲ２８に達すると次のクロックでフリップフロップＦＦ３０の出力がＨｉｇｈとなり、続いてＶＲ３１⇒ＶＲ３２⇒ＶＲ３３の順で出力されて行く。
　このように、図１の電圧発生回路４と同様に、抵抗列２１における抵抗端の電圧が低い側から高い側に向かって順次出力される。しかも本変形例では、シフトレジスタをＸ軸方向用とＹ軸方向用とに分けて配置しているので、フリップフロップの数を大幅に削減可能である。例えば、図３の電圧発生回路４Ａを第１の実施形態のように構成した場合、必要とされるフリップフロップの数は８ｘｎ個であるが、本変形例では（８＋ｎ）個となる。したがって、本変形例によると、電圧発生回路４Ａの回路規模を大幅に削減しながら、第１の実施形態と同様の効果を容易に得ることができる。
　なお、複数の第１スイッチ選択信号は、いずれか１つが、所定の第１論理値としてＬｏｗになるものとしてもよい。また、複数の第２スイッチ選択信号は、いずれか１つが、所定の第２論理値としてＬｏｗになるものとしてもよい。そして、第１および第２スイッチ選択信号の論理に応じた論理回路を、複数のスイッチに対応してそれぞれ設ければよい。例えば、複数の第１スイッチ選択信号および複数の第２スイッチ選択信号が、両方とも、いずれか１つがＬｏｗになる場合は、論理積回路２４の代わりに、論理和回路を設ければよい。すなわち、与えられる第１および第２スイッチ選択信号がともにＬｏｗである論理和回路が、信号としてＬｏｗを出力することによって、対応するスイッチを導通状態にする。
　また、第１シフトレジスタ２２は、クロック信号ＣＬＫｉｎの立ち下がりにおいて、所定の論理値を持つ第１スイッチ選択信号をシフトさせてもよいし、第２シフトレジスタ２３は、第１シフトレジスタ２２の出力信号の立ち下がりにおいて、所定の論理値を持つ第２スイッチ選択信号をシフトさせてもよい。
　（第２変形例）
　図４は第１実施形態の第２変形例に係るバイアス発生回路の構成を示す回路図である。図４の構成では、電圧発生回路の構成が図１および図３と異なっている。図３に示した電圧発生回路４Ａでは、抵抗列２１から電圧を取り出すために、電圧を取り出す抵抗端と同数のスイッチおよび論理ゲートが必要となるが、第２変形例では、電圧発生回路４Ｂは、スイッチおよび論理ゲートの個数を大幅に削減することが可能な構成としている。
　図４において、電圧発生回路４Ｂは、複数の抵抗Ｒ１～Ｒ８が直列に接続された第１抵抗列３１、導通／非導通が切替可能な複数のスイッチＳＷ１～ＳＷ８からなる第１スイッチ群３２、第１スイッチ群３２に属するスイッチを選択して導通させる第１スイッチ選択部としての第１シフトレジスタ３３、複数の抵抗Ｒｃ１～Ｒｃ５が直列に接続された第２抵抗列３４、導通／非導通が切替可能な複数のスイッチＳＷＨ１～ＳＷＨ６からなる第２スイッチ群３５、導通／非導通が切替可能な複数のスイッチＳＷＬ１～ＳＷＬ６からなる第３スイッチ群３６、および、第２スイッチ群３５に属するスイッチを選択して導通させるとともに、第３スイッチ群３６に属するスイッチを選択して導通させる第２スイッチ選択部としての第２シフトレジスタ３７を備えている。
　第１スイッチ群３２の各スイッチＳＷ１～ＳＷ８は、一端が第１抵抗列３１における抵抗端にそれぞれ接続され、他端が出力端子１４に接続されている。第２スイッチ群３５の各スイッチＳＷＨ１～ＳＷＨ６は、一端が第２抵抗列３４における抵抗端にそれぞれ接続され、他端が第１抵抗列３１の一端に接続されている。第３スイッチ群３６の各スイッチＳＷＬ１～ＳＷＬ６は、一端が第２抵抗列３４における抵抗端にそれぞれ接続され、他端が第１抵抗列３１の他端に接続されている。
　第１シフトレジスタ３３は、フリップフロップＦＦ１～ＦＦ８を備え、フリップフロップＦＦ８の出力がフリップフロップＦＦ１の入力に接続されるリング構成となっており、クロック信号ＣＬＫｉｎを受け、このクロック信号ＣＬＫｉｎのクロック数に応じて、第１スイッチ群３２に属するスイッチＳＷ１～ＳＷ８のいずれか１つを選択して導通させる。すなわち、第１シフトレジスタ３３は、第１抵抗列３１における抵抗端の電圧を低い方からＶＲ１⇒ＶＲ２⇒…⇒ＶＲ８⇒ＶＲ１…の順番に出力するよう、スイッチＳＷ１～ＳＷ８を制御する。一方、第２シフトレジスタ３７は、フリップフロップＦＦ１０～ＦＦ４０を備え、第１シフトレジスタ３３の出力信号のいずれか１つ（図４ではフリップフロップＦＦ１の出力）を受け、この出力信号に応じて、第２スイッチ群３５に属するスイッチＳＷＨ１～ＳＷＨ６のいずれか１つと、第３スイッチ群３６に属するスイッチＳＷＬ１～ＳＷＬ６のいずれか１つとを選択して導通させる。すなわち、第２シフトレジスタ３７は、第１抵抗列３１の両端を、第２抵抗列３４における抵抗端に、（Ｖｃ１，Ｖｃ３）⇒（Ｖｃ２，Ｖｃ４）⇒（Ｖｃ３，Ｖｃ５）⇒…の順番に接続するよう、スイッチＳＷＬ１～ＳＷＬ６及びスイッチＳＷＨ１～ＳＷＨ６を制御する。なお、第１抵抗列３１および第２抵抗列３４における抵抗の個数は、図４に示したものに限定されるものではない。
　次に、図４に示す電圧発生回路４Ｂの動作について説明する。ここで、第１及び第２抵抗列３１，３４を構成する抵抗Ｒ１～Ｒ８及びＲｃ１～Ｒｃ５の抵抗値は、以下のように設定されているものとする。
　　Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８＝Ｒａ
　　Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝４Ｒａ
すなわち、第１抵抗列３１の抵抗値の総和は８Ｒａである。まず、リセット信号Ｒｅｓｅｔが入力されると、フリップフロップＦＦ１０の出力がＨｉｇｈとなるため、スイッチＳＷＬ１，ＳＷＨ３がＯＮとなり、第１抵抗列３１の両端は、第２抵抗列３４における抵抗端Ｖｃ１と抵抗端Ｖｃ３とにそれぞれ接続される。ここで、抵抗端Ｖｃ１，Ｖｃ３間の抵抗値は８Ｒａ（＝Ｒｃ１＋Ｒｃ２）であり、第１抵抗列３１の総抵抗値８Ｒａと同じであるから、その合成抵抗値は８Ｒａ／２＝４Ｒａとなる。この合成抵抗値は抵抗Ｒｃ３～Ｒｃ５と同じ抵抗値であるので、この結果、抵抗端Ｖｃ１，Ｖｃ６間の電圧が、抵抗値が同じ４Ｒａである４個の抵抗により４等分される。この４等分された電圧範囲のうち最も低い電圧範囲Ｖｃ１～Ｖｃ３において、第１抵抗列３１によって８等分された電圧ＶＲ１～ＶＲ８が、電圧発生回路４Ｂから、クロック信号ＣＬＫｉｎのクロック数に従って、順次低い方から出力される。
　そして、電圧ＶＲ８が出力されると、次のクロックでスイッチＳＷ１がＨｉｇｈになると共に、第２シフトレジスタ３７においてＨｉｇｈ出力がフリップフロップＦＦ１０からフリップフロップＦＦ２０にシフトする。これにより、スイッチＳＷＬ２，ＳＷＨ４がＯＮとなり、第１抵抗列３１の両端は、第２抵抗列３４における抵抗端Ｖｃ２と抵抗端Ｖｃ４とにそれぞれ接続される。上述したのと同様に、抵抗端Ｖｃ２，Ｖｃ４間の抵抗値は８Ｒａ（＝Ｒｃ２＋Ｒｃ３）であり、第１抵抗列３１との合成抵抗値は４Ｒａとなるため、この結果、抵抗端Ｖｃ１，Ｖｃ６間の電圧が、抵抗値が同じ４Ｒａである４個の抵抗により４等分される。この４等分された電圧範囲のうち２番目に低い電圧範囲Ｖｃ２～Ｖｃ４において、第１抵抗列３１によって８等分された電圧ＶＲ１～ＶＲ８が、電圧発生回路４Ｂから、クロック信号ＣＬＫｉｎのクロック数に従って順次低い方から出力される。
　このように、図４の電圧発生回路４Ｂは、図１や図３の電圧発生回路４，４Ａと同様に、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させることができる。しかも本変形例では、フリップフロップだけではなく、スイッチおよび論理ゲートの個数も大幅に削減可能である。
　また、抵抗端Ｖｃ１，Ｖｃ６間のインピーダンスは常に一定であるため（図４の場合は１６Ｒａ）、定常的な電源電圧変動は生じず、それに起因する電圧誤差も発生しない。また、第２抵抗列３４の両端に適切な抵抗Ｒｄ，Ｒｓを配置することにより、出力電圧範囲を自由に設定することが可能であり、出力範囲の最適化による高分解能化も容易に行うことができる。さらに、本変形例では、動作時に電流が流れるスイッチは２個だけ（第１抵抗列３１の両端を第２抵抗列３４に接続するスイッチ）なので、スイッチトランジスタによるフリッカーノイズの影響を最小限に抑えることができる。
　また、本変形例において、抵抗値の設定を例えば、
　　Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８　＞　Ｒａ
　　Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝４Ｒａ
というようにしてもよい。この場合、第１抵抗列３１の抵抗値の総和が第２抵抗列３４の抵抗２個分より大きくなるため、その合成抵抗は第２抵抗列３４の各抵抗の抵抗値４Ｒａより大きくなる。これにより、第１抵抗列３１と第２抵抗列３４との接続関係が切り替わり、第１抵抗列３１から出力される電圧範囲が遷移する際に、遷移前後の電圧範囲がオーバーラップを持つようになる。したがって、抵抗ばらつきによる誤差の増大を抑圧することが可能となる。
　この点について、図５および図６を用いて説明する。図５は図４に示す電圧発生回路４Ｂにおける抵抗値設定の例を概念的に示す図、図６は電圧発生回路４Ｂの出力電圧の変化を示すグラフである。図５（ａ）では、第１抵抗列３１の総抵抗値は２Ｒ、第２抵抗列３４における各抵抗の抵抗値はＲとしている。この場合には、第１抵抗列３１の両端が第２抵抗列３４における抵抗２個の両端に接続されたとき、その合成抵抗値はＲとなる。このため、第１抵抗列３１に対応する電圧範囲Ｖａ１～Ｖａ５は、電圧範囲全体を均等に分割（図５では５分割）したものになる。このとき、図６（ａ）に示すように、電圧発生回路４Ｂの出力電圧はクロック数に応じて単調に増加する。
　一方、図５（ｂ）では、第１抵抗列３１の総抵抗値を２Ｒよりも大きく設定している。この場合には、第１抵抗列３１の両端が第２抵抗列３４における抵抗２個の両端に接続されたとき、その合成抵抗値はＲよりも大きくなり、この結果、第１抵抗列３１に対応する電圧範囲Ｖｂ１～Ｖｂ５は、図５（ａ）の電圧範囲Ｖａ～Ｖａ５よりも少し広がり、隣り合う電圧範囲が互いにオーバーラップする。このとき、図６（ｂ）に示すように、電圧発生回路４Ｂの出力電圧は、全体としてはクロック数に応じて徐々に増加するものの、微視的に見た場合には、出力電圧が減少する部分が表れる。
　電圧発生回路の出力電圧は、クロック数に応じて、所定の変化量で単調に増加する、または、単調に減少する、というのが理想的である。ところが、実際には、抵抗値のばらつきに起因して、その変化量が所定の値から上下することがある。このような誤差は、第１抵抗列３１と第２抵抗列３４との接続関係が切り替わる際に大きくなる。そして、第１抵抗列３１の抵抗値の総和が第２抵抗列３４の抵抗２個分より小さい場合、第１抵抗列３１に対応する隣り合う電圧範囲に隙間ができ、出力電圧を細かく設定することができなくなるため、出力電圧の設定精度が低下する可能性がある。これに対して、図５（ｂ）のように隣り合う電圧範囲を互いにオーバーラップさせるようにあらかじめ抵抗値を設定することによって、抵抗値がばらついた場合でも、隣り合う電圧範囲に隙間ができるのを防ぎ、出力電圧の設定精度の低下を未然に抑制することが可能になる。
　なお、本開示では、電圧発生回路は、クロック数に応じて出力電圧を徐々に増加または減少させるものであるが、例えば図６（ｂ）に示すように、クロック数と出力電圧との関係において、出力電圧の増減方向が、徐々に増加する、または、徐々に減少する方向と、逆になる部分を有していても、かまわないものとする。すなわち、電圧発生回路は、クロック数に応じて出力電圧を徐々に増加させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が減少する部分を有するものであってもよい。あるいは、電圧発生回路は、クロック数に応じて出力電圧を徐々に減少させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が増加する部分を有するものであってもよい。
　（第３変形例）
　図７は第１実施形態の第３変形例に係るバイアス発生回路の構成を示す回路図である。図７の構成でも、図４の構成と同様に、電圧発生回路４Ｃは、スイッチおよび論理ゲートの個数を大幅に削減可能な構成としている。
　図７において、電圧発生回路４Ｃは、図４の電圧発生回路４Ｂと同様に、複数の抵抗Ｒ１～Ｒ８が直列に接続された第１抵抗列３１、導通／非導通が切替可能な複数のスイッチＳＷ１～ＳＷ８からなる第１スイッチ群３２、および、第１スイッチ群３２に属するスイッチを選択して導通させる第１スイッチ選択部としての第１シフトレジスタ３３を備えている。さらに、複数の抵抗Ｒｃ１～Ｒｃ４が直列に接続された第２抵抗列４１、複数の抵抗Ｒｃ５～Ｒｃ８が直列に接続された第３抵抗列４２、導通／非導通が切替可能な複数のスイッチＳＷ１１～ＳＷ１５からなる第２スイッチ群４３、導通／非導通が切替可能な複数のスイッチＳＷ１６～ＳＷ２０からなる第３スイッチ群４４、および、第２スイッチ群４３に属するスイッチを選択して導通させるとともに、第３スイッチ群４４に属するスイッチを選択して導通させる第２シフトレジスタ４５を備えている。第２抵抗列４１は、一端が第１抵抗列３１の一端と接続されており、第３抵抗列４２は、一端が第１抵抗列３１の他端と接続されている。
　第１スイッチ群３２の各スイッチＳＷ１～ＳＷ８は、一端が第１抵抗列３１における抵抗端にそれぞれ接続され、他端が出力端子１４に接続されている。第２スイッチ群４３の各スイッチＳＷ１１～ＳＷ１５は、一端が第２抵抗列４１における抵抗端にそれぞれ接続され、他端が低電位供給端子としての端子ＶＬに接続されている。第３スイッチ群４４の各スイッチＳＷ１６～ＳＷ２０は、一端が第３抵抗列４２における抵抗端にそれぞれ接続され、他端が高電位供給端子としての端子ＶＨに接続されている。
　第１シフトレジスタ３３は、フリップフロップＦＦ１～ＦＦ８を備え、フリップフロップＦＦ８の出力がフリップフロップＦＦ１の入力に接続されるリング構成となっており、クロック信号ＣＬＫｉｎを受け、このクロック信号ＣＬＫｉｎのクロック数に応じて、第１スイッチ群３２に属するスイッチＳＷ１～ＳＷ８のいずれか１つを選択して導通させる。すなわち、第１シフトレジスタ３３は、第１抵抗列３１における抵抗端の電圧を低い方からＶＲ１⇒ＶＲ２⇒…⇒ＶＲ８⇒ＶＲ１…の順番に出力するよう、スイッチＳＷ１～ＳＷ８を制御する。一方、第２シフトレジスタ４５は、フリップフロップＦＦ１０～ＦＦ５０を備え、第１シフトレジスタ３３の出力信号のいずれか１つ（図７ではフリップフロップＦＦ１の出力）を受け、この出力信号に応じて、第２スイッチ群４３に属するスイッチＳＷ１１～ＳＷ１５のいずれか１つと、第３スイッチ群４４に属するスイッチＳＷ１６～ＳＷ２０のいずれか１つとを選択して導通させる。すなわち、第２シフトレジスタ４５は、第２抵抗列４１における抵抗端Ｖｃ１～Ｖｃ５と端子ＶＬとの接続、および、第３抵抗列４２における抵抗端Ｖｃ６～Ｖｃ１０と端子ＶＨとの接続が、（Ｖｃ１，Ｖｃ６）⇒（Ｖｃ２、Ｖｃ７）⇒（Ｖｃ３、Ｖｃ８）⇒…の順番に行われるよう、スイッチＳＷ１１～ＳＷ２０を制御する。なお、第１抵抗列３１、第２抵抗列４１および第３抵抗列４２における抵抗の個数は、図７に示したものに限定されるものではない。
　次に、図７に示す電圧発生回路４Ｃの動作について説明する。ここで、第１抵抗列３１を構成する抵抗Ｒ１～Ｒ８、並びに、第２抵抗列４１および第３抵抗列４２を構成する抵抗Ｒｃ１～Ｒｃ８の抵抗値は、以下のように設定されているものとする。
　　Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８＝Ｒａ
　　Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝Ｒｃ６＝Ｒｃ７＝Ｒｃ８＝８Ｒａ
すなわち、第１抵抗列３１の抵抗値の総和は８Ｒａであり、第２抵抗列４１および第３抵抗列４２の各抵抗の抵抗値に等しい。まず、リセット信号Ｒｅｓｅｔが入力されると、フリップフロップＦＦ１０の出力がＨｉｇｈとなるため、スイッチＳＷ１１，ＳＷ１６がＯＮとなり、第２抵抗列４１における抵抗端Ｖｃ１が端子ＶＬに接続され、第３抵抗列４２における抵抗端Ｖｃ６が端子ＶＨに接続される。したがって、端子ＶＬ，ＶＨ間が、第１抵抗列３１及び抵抗Ｒｃ５～Ｒｃ８によって５等分される。この５等分された電圧範囲のうち最も低い電圧範囲Ｖｃ１～Ｖｃ１０において、第１抵抗列３１によって８等分された電圧ＶＲ１～ＶＲ８が、電圧発生回路４Ｃから、クロック信号ＣＬＫｉｎのクロック数に従って、順次低い方から出力される。
　そして、電圧ＶＲ８が出力されると、次のクロックでスイッチＳＷ１がＯＮになるとともに、第２シフトレジスタ４５においてＨｉｇｈ出力がフリップフロップＦＦ１０からフリップフロップＦＦ２０にシフトする。これにより、スイッチＳＷ１２，ＳＷ１７がＯＮとなり、第２抵抗列４１における抵抗端Ｖｃ２が端子ＶＬに接続され、第３抵抗列４２における抵抗端Ｖｃ７が端子ＶＨに接続される。したがって、端子ＶＬ，ＶＨ間が、今度は抵抗Ｒｃ１、第１抵抗列３１及び抵抗Ｒｃ６～Ｒｃ８によって５等分される。この５等分された電圧範囲のうち２番目に低い電圧範囲Ｖｃ１～Ｖｃ１０において、第１抵抗列３１によって８等分された電圧ＶＲ１～ＶＲ８が、電圧発生回路４Ｃから、クロック信号ＣＬＫｉｎのクロック数に従って、順次低い方から出力される。
　このように、図７の電圧発生回路４Ｃは、図１や図３の電圧発生回路４，４Ａと同様に、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させることができる。しかも本変形例では、フリップフロップだけではなく、スイッチおよび論理ゲートの個数も大幅に削減可能である。
　また、端子ＶＬ，ＶＨ間のインピーダンスは常に一定であるため（図７の場合は４０Ｒａ）、定常的な電源電圧変動は生じず、それに起因する電圧誤差も発生しない。また、高電位側電源Ｖｄｄと端子ＶＨとの間、および、低電位側電源Ｖｓｓと端子ＶＬとの間に、適切な抵抗Ｒｄ，Ｒｓを配置することにより、出力電圧範囲を自由に設定することが可能であり、出力範囲の最適化による高分解能化も容易に行うことができる。さらに、本変形例では、動作時に電流が流れるスイッチは２個だけ（第２抵抗列４１と端子ＶＬを接続するスイッチ、および、第３抵抗列４２と端子ＶＨを接続するスイッチ）なので、スイッチトランジスタによるフリッカーノイズの影響を最小限に抑えることができる。
　また、本変形例において、抵抗列の設定を例えば、
　　Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８　＞　Ｒａ
　　Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝Ｒｃ６＝Ｒｃ７＝Ｒｃ８＝８Ｒａ
というようにしてもよい。この場合、第１抵抗列３１の抵抗値の総和が、第２抵抗列４１および第３抵抗列４２の各抵抗の抵抗値８Ｒａより大きくなる。これにより、第１抵抗列３１と第２抵抗列４１および第３抵抗列４２との接続関係が切り替わり、第１抵抗列３１から出力される電圧範囲が遷移する際に、遷移前後の電圧範囲がオーバーラップを持つようになる。したがって、第２変形例で説明したとおり、抵抗ばらつきによる誤差の増大を抑圧することが可能となる。
　なお、変形例１～３に示した電圧発生回路４Ａ，４Ｂ，４Ｃは、クロック数に応じて出力電圧が上昇するように構成されているが、図１の電圧発生回路４と同様に、クロック数に応じて出力電圧が下降するように構成することも容易に可能である。
　また、変形例１～３では、シフトレジスタによってスイッチ選択部を構成するものとしたが、これに限られるものではなく、例えば、カウンタによってスイッチ選択部を構成するようにしてもよい。
　＜第２実施形態＞
　図８は第２実施形態に係るバイアス発生回路の構成を示す回路図である。図８では、図１と共通の構成要素には図１と同一の符号を付している。本実施形態における基本的な構成と動作は、第１実施形態で説明した内容とほぼ同様である。ここでは、第１実施形態との相違点について主に説明する。
　図８に示す電圧発生回路５は、デジタル信号をアナログ信号に変換するデジタル－アナログ変換器（Ｄ／Ａコンバータ）１７と、クロック信号ＣＬＫｉｎのクロック数をカウントするカウンタ１８とを備えている。カウンタ１８の出力データがＤ／Ａコンバータ１７に入力され、Ｄ／Ａコンバータ１７の出力が、出力電圧Ｖｏｕｔとして出力される。
　このような構成により、電圧発生回路５は、入力クロックに応じて、Ｄ／Ａコンバータ１７の１階調ずつ出力電圧Ｖｏｕｔを増加または減少させることができる。また、第１実施形態と比べて、より小さな面積で電圧発生回路５を実現することが可能となる。なお、Ｄ／Ａコンバータ１７としてはどのような形式のものでも使用可能であるが、Ｒ－２Ｒ型等、なるべく低ノイズのＤ／Ａコンバータを使用することが望ましい。
　また図８の構成では、比較器２の出力側に、言い換えると、クロックゲーティング回路の制御信号入力側に、フリップフロップ８を配置し、クロック信号に同期して比較器２の出力結果を取り込む構成としている。これは、電圧発生回路５にＤ／Ａコンバータ１７を用いた場合に特に問題となるグリッチ（出力の切り替わり時に発生するスパイク状のノイズ）による誤差を低減するためである。例えば、クロックの立ち下がりエッジで電圧発生回路５の出力を変化させ、その半周期後の立ち上がりエッジで比較器２の出力結果をフリップフロップ８に取り込むようにする。これにより、電圧発生回路５の出力電圧Ｖｏｕｔが変化する際に発生するグリッチに起因する誤動作を抑制することができる（グリッチによるノイズは、出力電圧Ｖｏｕｔの切り替わり時から半周期後にはほぼ収束する）。また、図８の構成では、電圧発生回路５の出力電圧Ｖｏｕｔが比較器２の入力端子に送られる経路に、低域通過フィルタ９が設けられている。この低域通過フィルタ９によって、グリッチ自体の低減も図っている。
　このように本実施形態によると、第１実施形態と同様に、バイアス電圧を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電圧が自動的に生成される。また、電圧発生回路５をＤ／Ａコンバータ１７およびカウンタ１８を備えた構成によって実現しているので、第１実施形態と比べて回路規模を大幅に削減することが可能になる。さらに、電圧発生回路５の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。
　なお、本実施形態で示したフリップフロップ８や低域通過フィルタ９を、第１実施形態で示した図１等の構成に追加してもよい。これにより、本実施形態と同様に、電圧発生回路４等の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。
　＜第３実施形態＞
　図９は第３実施形態に係るバイアス発生回路の構成を示す回路図である。本実施形態に係るバイアス発生回路は、クロック信号を生成するクロック発生回路１、制御信号に応じてクロック信号を通過又は停止させるクロックゲーティング回路としてのＡＮＤゲート３、入力クロックに応じて出力電圧を増加又は減少させる電圧発生回路４、基準電流Ｉｒｅｆを生成する第１トランジスタＭ１、基準電流Ｉｒｅｆがドレインに入力される第２トランジスタＭ２、および、ドレインからバイアス電流Ｉｂｉａｓを出力する第３トランジスタＭ３を有する。
　具体的には、ＡＮＤゲート３は、一方の入力端子にクロック発生回路１から出力されたクロック信号が与えられ、他方の入力端子に第２トランジスタＭ２のドレイン電圧が与えられている。そしてＡＮＤゲート３の出力は、電圧発生回路４のクロック入力端子１５にクロック信号ＣＬＫｉｎとして与えられる。すなわち、ＡＮＤゲート３は、第２トランジスタＭ２のドレイン電圧を制御信号として受け、この制御信号に応じて、クロック発生回路１から出力されたクロック信号を電圧発生回路４に与えるか否かを制御する。電圧発生回路４の出力電圧Ｖｏｕｔは、第２トランジスタＭ２及び第３トランジスタＭ３のゲートに与えられている。
　電圧発生回路４の構成は、図１に示したものと同様であり、ここでは、その詳細な説明は省略する。なお、第１実施形態の各変形例１～３に示した電圧発生回路４Ａ，４Ｂ，４Ｃを図９の構成に適用してもかまわない。
　次に、図９に示すバイアス発生回路の動作について説明する。電圧発生回路４の初期値ＶＲ１は、この電圧をゲートに受ける第２トランジスタＭ２が流すことができるドレイン電流ＩＭ２が、基準電流Ｉｒｅｆよりも十分小さくなるように設定される。まず、リセット信号Ｒｅｓｅｔが入力されると、フリップフロップＦＦ１の出力がＨｉｇｈ、その他のフリップフロップＦＦ２～ＦＦｎ＋１の出力はＬｏｗにセットされるので、スイッチ群１２においてスイッチＳＷ１が導通し、電圧ＶＲ１が出力電圧Ｖｏｕｔとして出力される。このとき、上述したようにＩｒｅｆ＞ＩＭ２であるため、基準電流Ｉｒｅｆの入力ノードＰの電圧はＨｉｇｈとなり、この電圧がＡＮＤゲート３の一方の入力に与えられているので、ＡＮＤゲート３はクロック発生回路１から出力されたクロック信号をスルーさせる。このクロック信号に応じて電圧発生回路４の出力電圧Ｖｏｕｔが順次上昇し、第２トランジスタＭ２が流すことができるドレイン電流ＩＭ２が基準電流Ｉｒｅｆよりも大きくなると、ノードＰの電圧がＬｏｗに反転する。そして、ＡＮＤゲート３がクロック信号の出力を停止させるため、電圧発生回路４の出力電圧Ｖｏｕｔの上昇が止まる。これにより、第２トランジスタＭ２のドレイン電流ＩＭ２が、基準電流Ｉｒｅｆの近傍で、かつ、基準電流Ｉｒｅｆよりも大きい電流に設定される。
　ここで、第２トランジスタＭ２と第３トランジスタＭ３のトランジスタサイズの比を、
　Ｗ（Ｍ１）／Ｌ（Ｍ１）：　Ｗ（Ｍ２）／Ｌ（Ｍ２）＝１：α
とすると、バイアス電流Ｉｂｉａｓとして、第３トランジスタＭ３のドレインからαＩＭ２の電流が出力される。
　図１０に実際のシミュレーション結果を示す。電圧発生回路４の初期値電圧は０Ｖ、ターゲットとなる基準電流Ｉｒｅｆは１００μＡ、αは１としている。図１０から分かるように、クロック信号ＣＬＫｉｎのクロック数に応じて第３トランジスタＭ３から出力されるバイアス電流Ｉｂｉａｓが徐々に上昇し、基準電流１００μＡを越えた時点で、第２トランジスタＭ２のドレイン電圧がＬｏｗに反転し、ＡＮＤゲート３からクロック信号出力が停止して、バイアス電流Ｉｂｉａｓの上昇が止まっている。このとき設定されたバイアス電流は１０４．４μＡであり、基準電流１００μＡの近傍かつ高い電流に設定されている。
　以上述べたように本実施形態によると、バイアス電流を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電流が自動的に生成される。また、第１の実施形態における図１の構成と同様に、電源－グランド間に接続された抵抗列１１の抵抗値は常に一定であるため、電源電圧変動やそれに起因する電圧誤差を生ずることがない。また、電圧発生回路４におけるスイッチには定常電流が流れないため、スイッチトランジスタによるフリッカーノイズの影響を抑えることが可能となる。
　＜第４の実施形態＞
　図１１は第４の実施形態に係るバイアス発生回路の構成を示す回路図である。図１１では、図８および図９と共通の構成要素には図８および図９と同一の符号を付している。本実施形態における基本的な構成と動作は、第３実施形態で説明した内容とほぼ同様である。ここでは、第３実施形態との相違点について主に説明する。
　図１１に示す電圧発生回路５は、図８に示す電圧発生回路５と同様の構成であり、デジタル信号をアナログ信号に変換するデジタル－アナログ変換器（Ｄ／Ａコンバータ）１７と、クロック信号ＣＬＫｉｎのクロック数をカウントするカウンタ１８とを備えている。カウンタ１８の出力データがＤ／Ａコンバータ１７に入力され、Ｄ／Ａコンバータ１７の出力が、出力電圧Ｖｏｕｔとして出力される。このような構成により、入力クロックに応じてＤ／Ａコンバータ１７の１階調ずつ出力電圧Ｖｏｕｔが上昇又は下降する電圧発生回路５を、容易に、かつ、小面積で構成することができる。
　また図１１の構成では、図８の構成と同様に、クロックゲーティング回路の制御信号入力側に、フリップフロップ８を配置している。これにより、出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を抑制している。また、電圧発生回路５の出力電圧Ｖｏｕｔが第２トランジスタＭ２のゲートに送られる経路に、低域通過フィルタ９が設けられている。この低域通過フィルタ９によって、グリッチ自体の低減も図っている。
　さらに図１１の構成では、基準電流Ｉｒｅｆを生成しているＰＭＯＳの第１トランジスタＭ１のドレイン側に、ＰＭＯＳのカスコードトランジスタＭ４が配置されている。また、ＮＭＯＳの第２トランジスタＭ２のドレイン側に、ＮＭＯＳのカスコードトランジスタＭ５が配置されている。これにより、基準電流Ｉｒｅｆが入力されるノードＰのインピーダンスがより高くなるため、ノードＰの電圧がＨｉｇｈからＬｏｗ（又はＬｏｗからＨｉｇｈ）に切り替わる時の立ち下がり（又は立ち上がり）が急峻となり、高精度なバイアス電流の設定が可能となる。なお、図１１の構成では、ＮＭＯＳのカスコードトランジスタＭ４とＰＭＯＳのカスコードトランジスタＭ５の両方が配置されているが、いずれか一方だけでも良い。
　さらに、図１１の構成では、ノードＰとＡＮＤゲート３の入力端子との間に増幅回路１０が設けられている。この増幅回路１０によって、ノードＰの電圧変化が増幅され、その変化が更に急峻となるため、より高精度なバイアス電流の設定が可能となっている。ここで、増幅回路１０は２段のインバータＩＮＶ１，ＩＮＶ２で構成されているが、これに限られるものではなく、例えば、一方の入力端子に所定の電圧が与えられた比較器を用いても良い。
　このように本実施形態によると、第３実施形態と同様に、バイアス電流を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電流が自動的に生成される。また、電圧発生回路５をＤ／Ａコンバータ１７およびカウンタ１８を備えた構成によって実現しているので、第３実施形態と比べて回路規模を大幅に削減することが可能になる。さらに、電圧発生回路５の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。
　なお、本実施形態で示したフリップフロップ８や低域通過フィルタ９を、第３実施形態で示した図９の構成に追加してもよい。これにより、本実施形態と同様に、電圧発生回路４の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。また、本実施形態で示したカスコードトランジスタＭ４，Ｍ５や増幅回路１０を、第３実施形態で示した図９の構成に追加してもよい。これにより、本実施形態と同様に、クロックゲーティング回路に入力される制御信号の変化をより急峻にすることができるので、より高精度なバイアス電流の設定が可能となる。
　なお、上述の各実施形態では、クロックゲーティング回路をＡＮＤゲート３によって構成するものとしたが、これに限られるものではなく、例えば、ＯＲゲート、または、スイッチ付きインバータ回路によって構成することも可能である。
　なお、上述の各実施形態に示したバイアス発生回路は、例えば、通信機器や、レーダ機器に適用することができる。例えば、通信機器やレーダ機器において、機器の起動時に、または、定期的に、各実施形態に係るバイアス発生回路によって、バイアス電圧またはバイアス電流が設定されるように構成してもよい。
　本開示では、簡易な構成によって所望のバイアス電圧やバイアス電流を設定可能なバイアス発生回路を実現できるので、例えば通信機器やレーダ機器など、低ノイズであるバイアス発生回路が必要とされる機器のコストダウンや低消費電力化に有効である。
１　クロック発生回路
２　比較器
３　ＡＮＤゲート（クロックゲーティング回路）
４，４Ａ，４Ｂ，４Ｃ　電圧発生回路
５　電圧発生回路
８　フリップフロップ
９　低域通過フィルタ
１０　増幅回路
１１　抵抗列
１２　スイッチ群
１３　シフトレジスタ（スイッチ選択部）
１４　出力端子
１７　デジタル－アナログ変換器
１８　カウンタ
２１　抵抗列
２２　第１シフトレジスタ（第１選択部）
２３　第２シフトレジスタ（第２選択部）
２４　論理積回路（論理回路）
３１　第１抵抗列
３２　第１スイッチ群
３３　第１シフトレジスタ（第１スイッチ選択部）
３４　第２抵抗列
３５　第２スイッチ群
３６　第３スイッチ群
３７　第２シフトレジスタ（第２スイッチ選択部）
４１　第２抵抗列
４２　第３抵抗列
４３　第２スイッチ群
４４　第３スイッチ群
４５　第２シフトレジスタ（第２スイッチ選択部）
ＣＬＫｉｎ　クロック信号
Ｉｒｅｆ　基準電流
Ｉｂｉａｓ　バイアス電流
Ｍ１　第１トランジスタ
Ｍ２　第２トランジスタ
Ｍ３　第３トランジスタ
Ｍ４，Ｍ５　カスコードトランジスタ
Ｖｒｅｆ　基準電圧
Ｖｂｉａｓ　バイアス電圧
Ｖｏｕｔ　電圧発生回路の出力電圧
ＶＨ　高電位供給端子
ＶＬ　低電位供給端子

Claims (20)

  1. 　与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、
    　基準電圧と、前記電圧発生回路の出力電圧とを比較する比較器と、
    　クロック信号を生成するクロック発生回路と、
    　前記比較器の出力を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路とを備え、
    　前記電圧発生回路の出力電圧が、バイアス電圧として出力される
    ことを特徴とするバイアス発生回路。
  2. 　与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、
    　基準電流を生成する第１トランジスタと、
    　前記電圧発生回路の出力電圧がゲートに与えられ、前記基準電流がドレインに入力される第２トランジスタと、
    　クロック信号を生成するクロック発生回路と、
    　前記第２トランジスタのドレイン電圧を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路と、
    　前記電圧発生回路の出力電圧がゲートに与えられ、ドレインからバイアス電流を出力する第３トランジスタとを備えた
    ことを特徴とするバイアス発生回路。
  3. 　請求項１または２記載のバイアス発生回路において、
    　前記電圧発生回路は、
    　前記出力電圧が出力される出力端子と、
    　複数の抵抗が直列に接続されており、両端に所定の電圧が印加される抵抗列と、
    　導通／非導通が切替可能であり、一端が前記抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチと、
    　前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記複数のスイッチの中のいずれか１つを選択して導通させるスイッチ選択部とを備えたものである
    ことを特徴とするバイアス発生回路。
  4. 　請求項３記載のバイアス発生回路において、
    　前記スイッチ選択部は、
    　前記クロック信号を受け、いずれか１つが所定の第１論理値を持つ複数の第１スイッチ選択信号を出力するものであり、前記クロック信号の立ち上がりまたは立ち下がりにおいて、前記第１論理値を持つ前記第１スイッチ選択信号をシフトさせる第１選択部と、
    　前記複数の第１スイッチ選択信号のいずれか１つを受け、いずれか１つが所定の第２論理値を持つ複数の第２スイッチ選択信号を出力するものであり、当該第１スイッチ選択信号の立ち上がりまたは立ち下がりにおいて、前記第２論理値を持つ前記第２スイッチ選択信号をシフトさせる第２選択部と、
    　前記複数のスイッチに対応してそれぞれ設けられており、前記複数の第１スイッチ選択信号のいずれか１つと、前記複数の第２スイッチ選択信号のいずれか１つとを入力とし、当該スイッチの導通／非導通を制御する信号を出力する複数の論理回路とを備えたものである
    ことを特徴とするバイアス発生回路。
  5. 　請求項３記載のバイアス発生回路において、
    　前記スイッチ選択部は、シフトレジスタ、または、カウンタを備える
    ことを特徴とするバイアス発生回路。
  6. 　請求項１または２記載のバイアス発生回路において、
    　前記電圧発生回路は、クロック数に応じて出力電圧を徐々に増加させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が減少する部分を有する、または、クロック数に応じて出力電圧を徐々に減少させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が増加する部分を有する
    ことを特徴とするバイアス発生回路。
  7. 　請求項１または２記載のバイアス発生回路において、
    　前記電圧発生回路は、
    　デジタル信号をアナログ信号に変換するデジタル－アナログ変換器と、
    　前記クロック信号のクロック数をカウントするカウンタとを備え、
    　前記カウンタの出力が前記デジタル－アナログ変換器に入力され、前記デジタル－アナログ変換器の出力が、前記出力電圧として出力される
    ことを特徴とするバイアス発生回路。
  8. 　請求項７記載のバイアス発生回路において、
    　前記デジタル-アナログ変換器は、Ｒ－２Ｒ型のデジタル-アナログ変換器である
    ことを特徴とするバイアス発生回路。
  9. 　請求項１または２記載のバイアス発生回路において、
    　前記クロックゲーティング回路は、ＡＮＤゲート、ＯＲゲート、または、スイッチ付きインバータ回路によって構成されている
    ことを特徴とするバイアス発生回路。
  10. 　請求項２記載のバイアス発生回路において、
    　前記第１トランジスタのドレイン、または、前記第２トランジスタのドレインに、カスコードトランジスタが設けられている
    ことを特徴とするバイアス発生回路。
  11. 　請求項２記載のバイアス発生回路において、
    　前記第２トランジスタのドレインと前記クロックゲーティング回路の入力との間に、増幅回路が設けられている
    ことを特徴とするバイアス発生回路。
  12. 　請求項１または２記載のバイアス発生回路において、
    　前記クロックゲーティング回路の制御信号入力側に、フリップフロップが設けられている
    ことを特徴とするバイアス発生回路。
  13. 　請求項１または２記載のバイアス発生回路において、
    　前記電圧発生回路の出力電圧が、前記比較器の入力端子、または、前記第２トランジスタのゲートに送られる経路に、低域通過フィルタが設けられている
    ことを特徴とするバイアス発生回路。
  14. 　請求項１または２記載のバイアス発生回路において、
    　前記電圧発生回路は、出力電圧の初期値を設定するためのリセット信号が与えられるリセット信号端子を有している
    ことを特徴とするバイアス発生回路。
  15. 　与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路であって、
    　前記出力電圧が出力される出力端子と、
    　複数の抵抗が直列に接続された第１抵抗列と、
    　導通／非導通が切替可能であり、一端が前記第１抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチからなる第１スイッチ群と、
    　前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記第１スイッチ群に属するスイッチのいずれか１つを選択して導通させる第１スイッチ選択部と、
    　複数の抵抗が直列に接続されており、両端に所定の電圧が印加される第２抵抗列と、
    　導通／非導通が切替可能であり、一端が前記第２抵抗列における抵抗端にそれぞれ接続され、他端が前記第１抵抗列の一端に接続された複数のスイッチからなる第２スイッチ群と、
    　導通／非導通が切替可能であり、一端が前記第２抵抗列における抵抗端にそれぞれ接続され、他端が前記第１抵抗列の他端に接続された複数のスイッチからなる第３スイッチ群と、
    　前記第１スイッチ選択部の出力信号のいずれか１つを受け、この出力信号に応じて、前記第２スイッチ群に属するスイッチのいずれか１つと、前記第３スイッチ群に属するスイッチのいずれか１つとを選択して導通させる第２スイッチ選択部とを備えた
    ことを特徴とする電圧発生回路。
  16. 　与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路であって、
    　前記出力電圧が出力される出力端子と、
    　複数の抵抗が直列に接続された第１抵抗列と、
    　導通／非導通が切替可能であり、一端が前記第１抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチからなる第１スイッチ群と、
    　前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記第１スイッチ群に属するスイッチのいずれか１つを選択して導通させる第１スイッチ選択部と、
    　複数の抵抗が直列に接続されており、一端が前記第１抵抗列の一端と接続された第２抵抗列と、
    　複数の抵抗が直列に接続されており、一端が前記第１抵抗列の他端と接続された第３抵抗列と、
    　導通／非導通が切替可能であり、一端が前記第２抵抗列における抵抗端にそれぞれ接続され、他端が低電位供給端子に接続された複数のスイッチからなる第２スイッチ群と、
    　導通／非導通が切替可能であり、一端が前記第３抵抗列における抵抗端にそれぞれ接続され、他端が高電位供給端子に接続された複数のスイッチからなる第３スイッチ群と、
    　前記第１スイッチ選択部の出力信号のいずれか１つを受け、この出力信号に応じて、前記第２スイッチ群に属するスイッチのいずれか１つと、前記第３スイッチ群に属するスイッチのいずれか１つとを選択して導通させる第２スイッチ選択部とを備えた
    ことを特徴とする電圧発生回路。
  17. 　請求項１５または１６記載の電圧発生回路において、
    　前記第１および第２スイッチ選択部は、シフトレジスタ、または、カウンタを備える
    ことを特徴とする電圧発生回路。
  18. 　請求項１または２記載のバイアス発生回路において、
    　前記電圧発生回路は、請求項１５または１６記載の電圧発生回路である
    ことを特徴とするバイアス発生回路。
  19. 　請求項１または２記載のバイアス発生回路を備え、
    　機器の起動時に、または、定期的に、前記バイアス発生回路によって、バイアス電圧またはバイアス電流が設定されるように構成される
    ことを特徴とする通信機器。
  20. 　請求項１または２記載のバイアス発生回路を備え、
    　機器の起動時に、または、定期的に、前記バイアス発生回路によって、バイアス電圧またはバイアス電流が設定されるように構成される
    ことを特徴とするレーダ機器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109947163B (zh) * 2018-09-04 2020-08-07 合肥鑫晟光电科技有限公司 数字稳压器及其稳压方法
JP7534843B2 (ja) * 2019-07-30 2024-08-15 ミツミ電機株式会社 電源制御用半導体装置および出力電圧可変電源装置
TWI727673B (zh) * 2020-02-25 2021-05-11 瑞昱半導體股份有限公司 偏壓電流產生電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0511872A (ja) * 1991-07-05 1993-01-22 Nec Ic Microcomput Syst Ltd 半導体装置
JPH09325822A (ja) * 1996-06-07 1997-12-16 Fujitsu Ltd 多段階電圧発生回路
JP2008300766A (ja) * 2007-06-04 2008-12-11 Oki Electric Ind Co Ltd トリミング電圧発生回路
JP2010219964A (ja) * 2009-03-17 2010-09-30 Toshiba Corp バイアス生成回路及び電圧制御発振器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3807381B2 (ja) * 2003-03-05 2006-08-09 セイコーエプソン株式会社 Ａ／ｄ変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法
US7642942B2 (en) * 2008-05-21 2010-01-05 Honeywell International Inc. Systems and methods for synthesis of a signal
KR101677729B1 (ko) * 2010-02-19 2016-11-18 페어차일드코리아반도체 주식회사 스위치 제어 장치, 이를 포함하는 전력 공급 장치 및 스위치 제어방법
JP6088269B2 (ja) * 2013-01-31 2017-03-01 新日本無線株式会社 Ｄ／ａ変換器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0511872A (ja) * 1991-07-05 1993-01-22 Nec Ic Microcomput Syst Ltd 半導体装置
JPH09325822A (ja) * 1996-06-07 1997-12-16 Fujitsu Ltd 多段階電圧発生回路
JP2008300766A (ja) * 2007-06-04 2008-12-11 Oki Electric Ind Co Ltd トリミング電圧発生回路
JP2010219964A (ja) * 2009-03-17 2010-09-30 Toshiba Corp バイアス生成回路及び電圧制御発振器

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