JPH0511872A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0511872A JPH0511872A JP16487191A JP16487191A JPH0511872A JP H0511872 A JPH0511872 A JP H0511872A JP 16487191 A JP16487191 A JP 16487191A JP 16487191 A JP16487191 A JP 16487191A JP H0511872 A JPH0511872 A JP H0511872A
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- Japan
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- output
- circuit
- voltage
- power
- constant
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- Semiconductor Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【構成】この半導体装置は、発振回路１と、出力電圧を
調節可能な定電圧電源としてのボルテージ・レギュレー
タ２とを備えている。このレギュレータ２の出力電圧を
調節するにあたり、電源投入時に時定数で決まる信号を
出力する第１のパワーオンクリア部３および電源投入時
から定電圧電源の出力電圧の調節終了まで信号を出力す
る第２のパワーオンクリア部４と、このパワーオンクリ
ア部４の出力で基準電圧を作成する基準電圧発生回路６
と、この発生回路６の出力およびレギュレータ２の出力
を比較する電圧比較回路７とを有する。また、この半導
体装置はこれらの他に電圧比較回路７および発振回路１
の各出力により制御されるクロック制御回路８と、この
制御回路８のクロック出力をカウントするカウンタ９
と、カウンタ９の出力をデコーダしレギュレータ２の出
力を調整するデコーダ１０とを備えている。 【効果】トリミング端子およびトリミング作業を不要に
するとともに、自動的に定電圧回路をトリミングを行う
ことができる。
調節可能な定電圧電源としてのボルテージ・レギュレー
タ２とを備えている。このレギュレータ２の出力電圧を
調節するにあたり、電源投入時に時定数で決まる信号を
出力する第１のパワーオンクリア部３および電源投入時
から定電圧電源の出力電圧の調節終了まで信号を出力す
る第２のパワーオンクリア部４と、このパワーオンクリ
ア部４の出力で基準電圧を作成する基準電圧発生回路６
と、この発生回路６の出力およびレギュレータ２の出力
を比較する電圧比較回路７とを有する。また、この半導
体装置はこれらの他に電圧比較回路７および発振回路１
の各出力により制御されるクロック制御回路８と、この
制御回路８のクロック出力をカウントするカウンタ９
と、カウンタ９の出力をデコーダしレギュレータ２の出
力を調整するデコーダ１０とを備えている。 【効果】トリミング端子およびトリミング作業を不要に
するとともに、自動的に定電圧回路をトリミングを行う
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
定電圧回路を内蔵した半導体装置に関する。
定電圧回路を内蔵した半導体装置に関する。
【０００２】
【従来の技術】従来、多用途化する半導体装置（以下、
ＬＳＩと称す）において、低消費電流化あるいはその他
の目的で内部にトリミング可能な定電圧回路を内蔵する
ケースが増えている。これらの中には、例えば液晶表示
器（ＬＣＤ表示器）を使用する際のように、定電圧回路
の出力電圧の絶対精度を求めるケースがある。
ＬＳＩと称す）において、低消費電流化あるいはその他
の目的で内部にトリミング可能な定電圧回路を内蔵する
ケースが増えている。これらの中には、例えば液晶表示
器（ＬＣＤ表示器）を使用する際のように、定電圧回路
の出力電圧の絶対精度を求めるケースがある。
【０００３】図８はかかる従来の一例を説明するための
トリミング可能な定電圧回路を内蔵するＬＳＩのプロッ
ク図である。図８に示すように、従来のかかるＬＳＩは
トリミング端子Ｋ１〜Ｋ４に接続されるデコーダ１０
と、このデコーダ１０に接続された定電圧回路としての
ボルテージ・レギュレータ２とを有している。すなわ
ち、従来は定電圧回路２をトリミングするために必要な
端子Ｋ１〜Ｋ４を設けており、これらの端子の組合せを
変え、ＬＳＩ外部でこの定電圧回路２の出力電圧を測定
することにより、トリミングを行っている。
トリミング可能な定電圧回路を内蔵するＬＳＩのプロッ
ク図である。図８に示すように、従来のかかるＬＳＩは
トリミング端子Ｋ１〜Ｋ４に接続されるデコーダ１０
と、このデコーダ１０に接続された定電圧回路としての
ボルテージ・レギュレータ２とを有している。すなわ
ち、従来は定電圧回路２をトリミングするために必要な
端子Ｋ１〜Ｋ４を設けており、これらの端子の組合せを
変え、ＬＳＩ外部でこの定電圧回路２の出力電圧を測定
することにより、トリミングを行っている。
【０００４】
【発明が解決しようとする課題】上述した従来のＬＳＩ
は、定電圧回路のトリミングを行うのに、トリミングに
必要な数の端子を有している。従って、ＬＳＩの面積が
その分大きくなり、コストアップになるという欠点があ
る。また、従来のＬＳＩは実際に使用する時にトリミン
グ用の端子を外部（例えば、基板上）で、ＶＤＤ又はＶ
ＳＳにショートし、最適な出力電圧を得られるまで、ト
リミング作業を必要とするという欠点がある。
は、定電圧回路のトリミングを行うのに、トリミングに
必要な数の端子を有している。従って、ＬＳＩの面積が
その分大きくなり、コストアップになるという欠点があ
る。また、従来のＬＳＩは実際に使用する時にトリミン
グ用の端子を外部（例えば、基板上）で、ＶＤＤ又はＶ
ＳＳにショートし、最適な出力電圧を得られるまで、ト
リミング作業を必要とするという欠点がある。
【０００５】本発明の目的は、かかるトリミング端子お
よびトリミング作業を不要にするとともに、自動的に定
電圧回路のトリミングを行うことのできる半導体装置
（ＬＳＩ）を提供することにある。
よびトリミング作業を不要にするとともに、自動的に定
電圧回路のトリミングを行うことのできる半導体装置
（ＬＳＩ）を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
発振回路および出力電圧調節可能な定電圧電源を有する
半導体装置において、電源投入時に時定数で決まる信号
を出力する第１のパワーオンクリア部と、前記電源投入
時から前記停電圧電源の調節終了まで信号を出力する第
２のパワーオンクリア部と、前記第２のパワーオンクリ
ア部の出力により基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路の出力および前記定電圧電源
の出力を比較する電圧比較回路と、前記電圧比較回路の
出力および前記発振回路の出力により制御されるクロッ
ク制御回路と、前記クロック制御回路の出力をカウント
するカウンター回路と、前記カウンター回路の出力をデ
コードし前記定電圧電源の出力を調節するデコーダとを
有して構成される。
発振回路および出力電圧調節可能な定電圧電源を有する
半導体装置において、電源投入時に時定数で決まる信号
を出力する第１のパワーオンクリア部と、前記電源投入
時から前記停電圧電源の調節終了まで信号を出力する第
２のパワーオンクリア部と、前記第２のパワーオンクリ
ア部の出力により基準電圧を発生する基準電圧発生回路
と、前記基準電圧発生回路の出力および前記定電圧電源
の出力を比較する電圧比較回路と、前記電圧比較回路の
出力および前記発振回路の出力により制御されるクロッ
ク制御回路と、前記クロック制御回路の出力をカウント
するカウンター回路と、前記カウンター回路の出力をデ
コードし前記定電圧電源の出力を調節するデコーダとを
有して構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示す半導体装置
（ＬＳＩ）の構成図である。図１に示すように、本実施
例は発振回路１および出力電圧調節可能な定電圧電源と
してのボルテージレギュラー２と、電源投入時に時定数
で決まる信号を出力する第１のパワーオンクリア部３お
よび電源投入時から定電圧電源の調節終了まで信号を出
力する第２のパワーオンクリア部４を備えたパワーオン
クリア回路５と、この第２のパワーオンクリア部４の出
力により基準電圧を発生する基準電圧発生回路６と、こ
の基準電圧発生回路６の出力およびボルテージレギュレ
ータ２の出力を比較する電圧比較回路７と、この電圧比
較回路７の出力および発振回路１の出力により制御され
るクロック制御回路８と、このクロック制御回路８の出
力をカウントするカウンター回路９と、カウンター回路
９の出力をデコードし定電圧電源としてのボルテージレ
ギュレータ２の出力を調節するデコーダ１０とを有して
いる。このうち、基準電圧発生回路６はｐチャネルＭＯ
ＳトランジスタＰ１およびｎチャネルＭＯＳトランジス
タＮ１と、抵抗Ｒ１，Ｒ２とを備え、第１の電源ＶＤＤ
と第２の電源ＶＳＳ間に接続される。また、電圧比較回
路７はコンパレータであり、クロック制御回路８はＮＡ
ＮＤ回路１１とインバータ（ＩＮＶ１）１２を含んで構
成される。以下、主要な各部の構成について、図２及び
図６を参照して説明する。
（ＬＳＩ）の構成図である。図１に示すように、本実施
例は発振回路１および出力電圧調節可能な定電圧電源と
してのボルテージレギュラー２と、電源投入時に時定数
で決まる信号を出力する第１のパワーオンクリア部３お
よび電源投入時から定電圧電源の調節終了まで信号を出
力する第２のパワーオンクリア部４を備えたパワーオン
クリア回路５と、この第２のパワーオンクリア部４の出
力により基準電圧を発生する基準電圧発生回路６と、こ
の基準電圧発生回路６の出力およびボルテージレギュレ
ータ２の出力を比較する電圧比較回路７と、この電圧比
較回路７の出力および発振回路１の出力により制御され
るクロック制御回路８と、このクロック制御回路８の出
力をカウントするカウンター回路９と、カウンター回路
９の出力をデコードし定電圧電源としてのボルテージレ
ギュレータ２の出力を調節するデコーダ１０とを有して
いる。このうち、基準電圧発生回路６はｐチャネルＭＯ
ＳトランジスタＰ１およびｎチャネルＭＯＳトランジス
タＮ１と、抵抗Ｒ１，Ｒ２とを備え、第１の電源ＶＤＤ
と第２の電源ＶＳＳ間に接続される。また、電圧比較回
路７はコンパレータであり、クロック制御回路８はＮＡ
ＮＤ回路１１とインバータ（ＩＮＶ１）１２を含んで構
成される。以下、主要な各部の構成について、図２及び
図６を参照して説明する。
【０００９】図２は図１に示すボルテージ・レギュレー
タの回路図である。図２に示すように、このレギュレー
タ２，すなわち定電圧回路は、ｐチャネルＭＯＳトラン
ジスタＰ２〜Ｐ３４と、負荷回路１３と、定電流源１４
と、コンパレータ７への出力電圧を安定化させるための
安定化回路１５とを有している。この定電圧回路２に対
する入力はデコーダ１０の出力Ｉ１〜Ｉ１６をｐＭＯＳ
Ｐ１８〜Ｐ３３のゲートにそれぞれ供給される。すなわ
ち、入力端子Ｉ１が選択されると、電圧比較回路７への
出力電圧Ｖ１が出力され、入力端子Ｉ２が選択される
と、出力電圧Ｖ２が出力される。以下順に出力される
が、電圧の大小関係はＶＳＳ＜Ｖ１＜Ｖ２＜…＜Ｖ１６
＜ＶＤＤである。
タの回路図である。図２に示すように、このレギュレー
タ２，すなわち定電圧回路は、ｐチャネルＭＯＳトラン
ジスタＰ２〜Ｐ３４と、負荷回路１３と、定電流源１４
と、コンパレータ７への出力電圧を安定化させるための
安定化回路１５とを有している。この定電圧回路２に対
する入力はデコーダ１０の出力Ｉ１〜Ｉ１６をｐＭＯＳ
Ｐ１８〜Ｐ３３のゲートにそれぞれ供給される。すなわ
ち、入力端子Ｉ１が選択されると、電圧比較回路７への
出力電圧Ｖ１が出力され、入力端子Ｉ２が選択される
と、出力電圧Ｖ２が出力される。以下順に出力される
が、電圧の大小関係はＶＳＳ＜Ｖ１＜Ｖ２＜…＜Ｖ１６
＜ＶＤＤである。
【００１０】図３は図１に示すデコーダの回路図であ
る。図３に示すように、かかるデコーダ１０はカウンタ
９の出力Ｑ１〜Ｑ４を入力するインバータＩＮＶ２〜Ｉ
ＮＶ５と、カウンタ９の出力Ｑ１〜Ｑ４およびインバー
タＩＮＶ２〜ＩＮＶ５の出力を組合せて出力Ｉ１〜Ｉ６
にデコードするＮＡＮＤ回路とを備えている。このデコ
ーダ１０の出力Ｉ１〜Ｉ１６は、図２で説明した定電圧
回路２の入力として供給される。
る。図３に示すように、かかるデコーダ１０はカウンタ
９の出力Ｑ１〜Ｑ４を入力するインバータＩＮＶ２〜Ｉ
ＮＶ５と、カウンタ９の出力Ｑ１〜Ｑ４およびインバー
タＩＮＶ２〜ＩＮＶ５の出力を組合せて出力Ｉ１〜Ｉ６
にデコードするＮＡＮＤ回路とを備えている。このデコ
ーダ１０の出力Ｉ１〜Ｉ１６は、図２で説明した定電圧
回路２の入力として供給される。
【００１１】次に、図４は図１に示すカウンタの回路図
である。図４に示すように、カウンタ回路９はクロック
制御回路８の出力（Ｄ点）であるクロック（ＣＫ）を入
力し、４段のフリップフロップ（ＦＦ）１６Ａ〜１６Ｄ
で計数する。各ＦＦの出力Ｑ１〜Ｑ４はデコーダ１０へ
の入力として供給される。尚、初段のＦＦ１６Ａのみは
反転入力にインバータＩＮＶ６を用い、以下各ＦＦの正
出力および反転出力を二つの入力としている。一方、各
ＦＦ１６Ａ〜１６Ｄのリセットはパワーオンクリア回路
５からのリセット信号（ＲＢ）により一斉にリセットさ
れる。
である。図４に示すように、カウンタ回路９はクロック
制御回路８の出力（Ｄ点）であるクロック（ＣＫ）を入
力し、４段のフリップフロップ（ＦＦ）１６Ａ〜１６Ｄ
で計数する。各ＦＦの出力Ｑ１〜Ｑ４はデコーダ１０へ
の入力として供給される。尚、初段のＦＦ１６Ａのみは
反転入力にインバータＩＮＶ６を用い、以下各ＦＦの正
出力および反転出力を二つの入力としている。一方、各
ＦＦ１６Ａ〜１６Ｄのリセットはパワーオンクリア回路
５からのリセット信号（ＲＢ）により一斉にリセットさ
れる。
【００１２】図５および図６はそれぞれ図１に示す第１
のパワーオンクリア部および第２のパワーオンクリア部
の回路図である。まず、図５に示すように、第１のパワ
ーオンクリア部３は電源ＶＤＤ，ＶＳＳ間に直列接続し
た時定数τ１のコンデンサＣ１および抵抗Ｒ３と、その
結合点に接続したインバータＩＮＶ７とを有する。この
インバータＩＮＶ７の出力ＲＢがカウンタ９へのリセッ
ト信号となる。次に、図６に示すように、第２のパワー
オンクリア部４も電源ＶＤＤ，ＶＳＳ間に時定数２の抵
抗Ｒ４およびコンデンサＣ２を接続し、その結合点にイ
ンバータＩＮＶ８とＮＯＲ回路ＮＲ１とを接続してい
る。尚、時定数τ２は時定数τ１よりも十分に大きいも
のとする。このＮＯＲ回路ＮＲ１の他方の入力は電圧比
較回路（コンパレータ）７の出力（Ｃ点）を入力し、そ
の出力を基準電圧発生回路６のゲート電圧として供給し
ている。尚、これら第１および第２のパワーオンクリア
部３，４によりパワーオンクリア回路５を形成してい
る。
のパワーオンクリア部および第２のパワーオンクリア部
の回路図である。まず、図５に示すように、第１のパワ
ーオンクリア部３は電源ＶＤＤ，ＶＳＳ間に直列接続し
た時定数τ１のコンデンサＣ１および抵抗Ｒ３と、その
結合点に接続したインバータＩＮＶ７とを有する。この
インバータＩＮＶ７の出力ＲＢがカウンタ９へのリセッ
ト信号となる。次に、図６に示すように、第２のパワー
オンクリア部４も電源ＶＤＤ，ＶＳＳ間に時定数２の抵
抗Ｒ４およびコンデンサＣ２を接続し、その結合点にイ
ンバータＩＮＶ８とＮＯＲ回路ＮＲ１とを接続してい
る。尚、時定数τ２は時定数τ１よりも十分に大きいも
のとする。このＮＯＲ回路ＮＲ１の他方の入力は電圧比
較回路（コンパレータ）７の出力（Ｃ点）を入力し、そ
の出力を基準電圧発生回路６のゲート電圧として供給し
ている。尚、これら第１および第２のパワーオンクリア
部３，４によりパワーオンクリア回路５を形成してい
る。
【００１３】以上は半導体装置主要部の回路構成である
が、以下には図７を用いて図１に示す回路の動作を説明
する。
が、以下には図７を用いて図１に示す回路の動作を説明
する。
【００１４】図７は図１に示すＬＳＩの各部の動作を説
明するためのタイミング図である。図７に示すように、
時刻ＴＯに電源を投入すると、第１のパワーオンクリア
部３は時定数τ１で決まるパルスを出力し、カウンタ９
をリセットする。一方、第２のパワーオンクリア部４は
パワーオンクリア信号を出力し、ＰｃｈＭＯＳＦＥＴＰ
１をオンにする。このＭＯＳ・Ｐ１がオンとなることに
より、電圧比較回路７の正転端子＋側には、次の（１）
式で表される基準電圧発生回路６の出力電圧ＶＣＰが印
加される。尚、Ｖ１＜ＶＣＰ＜Ｖ１６であり、時に本実
施例では、Ｖ１０＜ＶＣＰ＜Ｖ１１とする。
明するためのタイミング図である。図７に示すように、
時刻ＴＯに電源を投入すると、第１のパワーオンクリア
部３は時定数τ１で決まるパルスを出力し、カウンタ９
をリセットする。一方、第２のパワーオンクリア部４は
パワーオンクリア信号を出力し、ＰｃｈＭＯＳＦＥＴＰ
１をオンにする。このＭＯＳ・Ｐ１がオンとなることに
より、電圧比較回路７の正転端子＋側には、次の（１）
式で表される基準電圧発生回路６の出力電圧ＶＣＰが印
加される。尚、Ｖ１＜ＶＣＰ＜Ｖ１６であり、時に本実
施例では、Ｖ１０＜ＶＣＰ＜Ｖ１１とする。
【００１５】
【００１６】ここで、ＲＯＮはＭＯＳＰ１のオン抵抗で
あるが、このＭＯＳＰ１のサイズを十分大きくとると、
ＲＯＮ≒０にすることができる。すなわち、この場合の
電圧ＶＣＰは次の（２）式で表される。
あるが、このＭＯＳＰ１のサイズを十分大きくとると、
ＲＯＮ≒０にすることができる。すなわち、この場合の
電圧ＶＣＰは次の（２）式で表される。
【００１７】
【００１８】要するに、ＭＯＳＰ１のサイズを十分に大
きくとる事により、ＶＣＰはほぼ、Ｒ１とＲ２の比で決
めることができ、しかも抵抗Ｒ１とＲ２を同一素材で形
成することにより、絶対精度の高いＶＣＰを得る事がで
きる。
きくとる事により、ＶＣＰはほぼ、Ｒ１とＲ２の比で決
めることができ、しかも抵抗Ｒ１とＲ２を同一素材で形
成することにより、絶対精度の高いＶＣＰを得る事がで
きる。
【００１９】次に、ボルテージ・レギュレータ２は、時
刻ＴＯではカウンタ９がリセットされているため、電圧
Ｖ１を出力している。このため、コンパレータ７の反転
端子（一側）には電圧Ｖ１が印加されるので、コンパレ
ータ７は電圧ＶＤＤを出力する。この出力ＶＤＤはクロ
ック制御回路８のＮＡＮＤ回路１１の一方の入力（Ｃ
点）及び第２のパワーオンクリア部４のＮＯＲゲートＮ
Ｒ１の一方の入力に印加される。
刻ＴＯではカウンタ９がリセットされているため、電圧
Ｖ１を出力している。このため、コンパレータ７の反転
端子（一側）には電圧Ｖ１が印加されるので、コンパレ
ータ７は電圧ＶＤＤを出力する。この出力ＶＤＤはクロ
ック制御回路８のＮＡＮＤ回路１１の一方の入力（Ｃ
点）及び第２のパワーオンクリア部４のＮＯＲゲートＮ
Ｒ１の一方の入力に印加される。
【００２０】更に時刻Ｔ１になって発振回路１の発振が
開始すると、カウンタ９の入力（Ｄ点）には発振回路１
の出力と同相のクロックが入力され、カウンタ９はカウ
ントアップを開始する。かかるカウンタ９のカウントア
ップにより、デコーダ１０の出力はＩ１→Ｉ２→Ｉ３…
と順次変化していく。従って、ボルテージ・レギュレー
タ２の出力も、Ｖ１→Ｖ２→Ｖ３…と順次変化してい
く。このボルテージ・レジュレータ２の出力がＶ１１と
なり、ボルテージ・レギュレータ２の出力電圧がＶＣＰ
より大きくなると、コンパレータ７の出力はＶＳＳレベ
ルに下がり、カウンタ９への入力を停止する。これと同
時に第２のパワーオンクリア部４の出力はＶＤＤレベル
となる。この第２のパワーオンクリア部４はこの時まで
ＶＳＳレベルの出力を保持している。次に、ＭＯＳＰ１
がオフとなりＮｃｈＭＯＳＦＥＴＮ１がオンとなると、
コンパレータ７の正転端子には電圧ＶＳＳが印加され
る。すなわち、この後電源を切断しない限り、コンパレ
ータ７の出力はＶＤＤレベルとなることはない。従っ
て、カウンタ９への入力が停止するため、ボルテージ・
レギュレータ２の出力電圧はレベルＶ１１の状態にあ
り、電源が切断されるまでこのレベルを持続することに
なる。
開始すると、カウンタ９の入力（Ｄ点）には発振回路１
の出力と同相のクロックが入力され、カウンタ９はカウ
ントアップを開始する。かかるカウンタ９のカウントア
ップにより、デコーダ１０の出力はＩ１→Ｉ２→Ｉ３…
と順次変化していく。従って、ボルテージ・レギュレー
タ２の出力も、Ｖ１→Ｖ２→Ｖ３…と順次変化してい
く。このボルテージ・レジュレータ２の出力がＶ１１と
なり、ボルテージ・レギュレータ２の出力電圧がＶＣＰ
より大きくなると、コンパレータ７の出力はＶＳＳレベ
ルに下がり、カウンタ９への入力を停止する。これと同
時に第２のパワーオンクリア部４の出力はＶＤＤレベル
となる。この第２のパワーオンクリア部４はこの時まで
ＶＳＳレベルの出力を保持している。次に、ＭＯＳＰ１
がオフとなりＮｃｈＭＯＳＦＥＴＮ１がオンとなると、
コンパレータ７の正転端子には電圧ＶＳＳが印加され
る。すなわち、この後電源を切断しない限り、コンパレ
ータ７の出力はＶＤＤレベルとなることはない。従っ
て、カウンタ９への入力が停止するため、ボルテージ・
レギュレータ２の出力電圧はレベルＶ１１の状態にあ
り、電源が切断されるまでこのレベルを持続することに
なる。
【００２１】
【発明の効果】以上説明したように、本発明のＬＳＩは
トリミング端子及びトリミング作業を必要とせず、電源
を投入すると自動的に停電圧回路のトリミングを行い、
電源が切断されるまで、その電圧を維持することができ
るという効果がある。
トリミング端子及びトリミング作業を必要とせず、電源
を投入すると自動的に停電圧回路のトリミングを行い、
電源が切断されるまで、その電圧を維持することができ
るという効果がある。
【図１】本発明の一実施例を示す半導体装置の構成図で
ある。
ある。
【図２】図１に示すボルテージ・レギュレータの回路図
である。
である。
【図３】図１に示すデコーダの回路図である。
【図４】図１に示すカウンタの回路図である。
【図５】図１に示す第１のパワーオンクリア部の回路図
である。
である。
【図６】図１に示す第２のパワーオンクリア部の回路図
である。
である。
【図７】図１に示す半導体装置の各部の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図８】従来の一例を説明するためのトリミング可能な
定電圧回路を内蔵するＬＳＩのブロック図である。
定電圧回路を内蔵するＬＳＩのブロック図である。
１ 発振回路 ２ ボルテージ・レギュレータ（定電圧回路） ３ 第１のパワーオンクリア部 ４ 第２のパワーオンクリア部 ５ パワーオンクリア回路 ６ 基準電圧発生回路 ７ 電圧比較回路（コンパレータ） ８ クロック制御回路 ９ カウンタ １０ デコーダ １１ ＮＡＮＤ回路 １２ インバータ １３ 負荷回路 １４ 定電流源 １５ 安定化回路 １６Ａ〜１６Ｄ フリップフロップ（ＦＦ） ＶＤＤ 第１の電源電圧 ＶＳＳ 第２の電源電圧
Claims (1)
- 【特許請求の範囲】 【請求項１】 発振回路および出力電圧調節可能な定電
圧電源を有する半導体装置において、電源投入時に時定
数で決まる信号を出力する第１のパワーオンクリア部
と、前記電源投入時から前記停電圧電源の調節終了まで
信号を出力する第２のパワーオンクリア部と、前記第２
のパワーオンクリア部の出力により基準電圧を発生する
基準電圧発生回路と、前記基準電圧発生回路の出力およ
び前記定電圧電源の出力を比較する電圧比較回路と、前
記電圧比較回路の出力および前記発振回路の出力により
制御されるクロック制御回路と、前記クロック制御回路
の出力をカウントするカウンター回路と、前記カウンタ
ー回路の出力をデコードし前記定電圧電源の出力を調節
するデコーダとを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487191A JP2729119B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487191A JP2729119B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0511872A true JPH0511872A (ja) | 1993-01-22 |
| JP2729119B2 JP2729119B2 (ja) | 1998-03-18 |
Family
ID=15801513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16487191A Expired - Fee Related JP2729119B2 (ja) | 1991-07-05 | 1991-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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|---|---|---|---|---|
| JP2002368113A (ja) * | 2001-06-11 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
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| CN111381623A (zh) * | 2018-12-29 | 2020-07-07 | 无锡华润矽科微电子有限公司 | 用于基准电压修调的系统及相应的基准电压修调的方法 |
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1991
- 1991-07-05 JP JP16487191A patent/JP2729119B2/ja not_active Expired - Fee Related
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