JP2002006965A - レギュレータ回路およびこれを用いた回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 発振回路等に用いるレギュレータ回路であっ
て、制御信号に基づいて複数の電圧を発生するものに於
いて集積化した場合の回路の面積を小さくする。 【解決手段】 参照電圧発生回路１と増幅器２０を含み
主電源線３１，３２から電源電圧の供給を受けて該主電
源線の電圧とは異なる電圧を発生するレギュレータ回路
７０と、該レギュレータ回路７０の出力から電源電圧の
供給を受けて動作する発振回路と、該発振回路の発振状
態を検出して制御信号を出力する発振検出回路と、該制
御信号に基づいて前記発振回路の発振起動時と安定発振
時とで前記レギュレータ回路の出力電圧を変化させて調
整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御信号により出
力電圧を複数の異なる値に切り換え可能な集積化レギュ
レータ回路と、これを用いた集積化回路に関するもので
ある。この種のレギュレータ回路は例えば発振用集積回
路や時計用集積回路のように、特に低電力が重要視され
る用途に多用される。本発明のレギュレータ回路はこれ
らの用途に限定されるものではないが、以下の説明は特
に発振回路を内蔵する時計回路の場合について行う。

【０００２】

【従来の技術】従来技術について、時計回路を例として
説明する。図９に一般的な時計回路の概略ブロック図を
示す。図９に於いて時計回路は、レギュレータ回路７
０、水晶発振回路７１、駆動信号形成回路７２、表示装
置７３、および発振検出回路７４から構成される。これ
らの回路の正側電源線は共通に主電源（図示せず）の正
側主電源線３１（Ｖｄｄ）に接続される。また前記レギ
ュレータ回路７０、発振検出回路７４、表示装置７３、
および場合によって駆動信号形成回路７２の一部の負側
電源線は主電源の負側主電源線３２（Ｖｓｓ）に接続さ
れる。一方前記水晶発振回路７１と駆動信号形成回路７
２の少なくとも一部の負側電源線は前記レギュレータ回
路７０の出力端に接続され、Ｖｒｅｇなるレギュレータ
電圧が供給される。

【０００３】時計回路では、主電源として使用する電池
のケース形状の関係で一般に前記正側主電源線３１が基
準電位（ＧＮＤ）とされる。この場合Ｖｄｄ＝０とされ
るので、負側電源線が前記負側主電源線３２に接続され
た回路部分は｜Ｖｓｓ｜、負側電源線が前記レギュレー
タ回路７０の出力端に接続された回路部分は｜Ｖｒｅｇ
｜の電源電圧で動作する事になる。ここで｜Ｖｒｅｇ｜
＜｜Ｖｓｓ｜である。

【０００４】水晶発振回路７１の出力信号は、分周回
路、波形整形回路を含む駆動信号形成回路７２によって
表示装置７３を駆動するための信号に変換される。該表
示装置７３の代表的なものとしては、モーターを使用し
た運針表示装置や、液晶等を用いた電気光学的表示装置
があげられる。

【０００５】時計回路は、低消費電力化するため、通常
動作時は前記レギュレータ電圧の絶対値｜Ｖｒｅｇ｜
が、前記水晶発振回路７１が安定に発振を維持出来る程
度の小さな値｜ＶｒｅｇＮ｜とする事が望ましい。しか
し電池交換時等、前記水晶発振回路７１の発振が停止し
ている状態から発振を起動する場合は、｜Ｖｒｅｇ｜＝
｜ＶｒｅｇＮ｜とすると、安定発振状態となるまでに極
端に長い時間を要したり、場合によっては発振起動が出
来ない事がある。そこで、図９に示す前記発振検出回路
７４で前記発振回路７１の発振状態を検出し、発振起動
時には前記｜Ｖｒｅｇ｜を｜ＶｒｅｇＮ｜よりも大きい
値｜ＶｒｅｇＳ｜とする方法が用いられる。該発振検出
回路７４は一般的には前記駆動信号形成回路７２の一部
の信号が正常に得られているかどうかを検出する事によ
り、前記発振回路７１の発振状態を判断し、その結果を
制御信号Ｓｃとして前記レギュレータ回路７０に供給す
る。

【０００６】該制御信号Ｓｃに基づいて発振起動時に｜
Ｖｒｅｇ｜の値を大きくする場合、｜ＶｒｅｇＳ｜＝｜
Ｖｓｓ｜とすると、発振回路７１が通常の周波数と異な
る高調波で発振する、いわゆる、オーバートーン発振の
状態が生じ、回路全体の動作が正常でなくなる場合があ
る。そこで、発振起動時には、前記｜ＶｒｅｇＳ｜の値
を、｜ＶｒｅｇＮ｜＜｜ＶｒｅｇＳ｜＜｜Ｖｓｓ｜なる
適切な値に設定する方法が提案されている。

【０００７】上記の目的を実現するために、特開平５−
１５００５７号公報には本願図１０に示す構成のよう
に、異なる電圧を発生する第１のレギュレータ回路２２
Ａと第２のレギュレータ回路２２Ｂから出力される電圧
を、制御信号Ｓｃで切り換える方法が開示されている。

【０００８】しかし、図１０に示す従来例では、異なる
電圧を出力するレギュレータ回路を２つ用意しておく必
要があるため、回路を集積化する場合、集積回路の面積
が大きくなってしまう欠点がある。

【０００９】これに対し、特開平６−２６８４４３号公
報の図５には本願図１１に示すように、参照電圧発生回
路２３から出力された参照電圧Ｖｒｅｆを増幅器２７の
正入力端に接続し、該増幅器２７の負入力端を、抵抗２
４を介して接地するとともに、抵抗２５Ａ、２５Ｂを介
して該増幅器２７の出力端に接続し、該抵抗２５Ｂに並
列に、Ｎ型トランジスタ２６を接続し、該Ｎ型トランジ
スタ２６のゲートにラッチ回路２１からの制御信号Ｓｃ
を印加する方法が記載されている。

【００１０】この回路は制御信号Ｓｃにより、増幅器２
７の正入力端と出力端との間の帰還抵抗値を変えて該増
幅器２７の増幅率を変える事により、レギュレータ電圧
Ｖｒｅｇを切り換えるものである。この方法ではレギュ
レータ回路は１個で良く、前記図１０に示した従来例よ
りも集積化する上で都合が良いと言えるが、同時にいく
つかの欠点もある。

【００１１】

【発明が解決しようとする課題】前記特開平６−２６８
４４３号公報の明細書段落「０００８」には、この回路
の動作について、「発振起動時には抵抗２４の値（Ｒ
ａ）と、抵抗２５Ａ＋２５Ｂの値が等しくなってＶｒｅ
ｇ＝２＊Ｖｒｅｆとなり、発振が安定した後はＮ型トラ
ンジスタ２６がＯＮとなり抵抗２５Ｂは短絡され、残る
抵抗２５Ａの値が抵抗２４の値の１／２（Ｒａ／２）に
なってＶｒｅｇ＝１．５＊Ｖｒｅｆとなる（表記変
更）」旨の記載がある。

【００１２】この記載によれば、開示された従来回路
は、通常の安定発振状態においては前記Ｎ型トランジス
タ２６をオンにして抵抗２５Ｂを短絡しておくのである
から、該抵抗２５Ｂは発振起動時にのみ必要な素子であ
る。一方安定発振時に於いては前記抵抗２４、２５Ａお
よび短絡状態の前記Ｎ型トランジスタ２６を介して、接
地電位から前記増幅器２７の出力端子に電流が流れるた
め、低消費電力化するためには該抵抗２４の値（Ｒａ）
と抵抗２５Ａの値（Ｒａ／２）を十分に大きくして於く
必要がある。一般にこれらの大きな抵抗は集積回路中に
於いて大きな面積を必要とする。その上更に発振起動時
だけのために（Ｒａ／２）の値を有する抵抗２５Ｂを付
加する事は集積化に於いて得策とは言えない。

【００１３】更に開示された上記従来例は、通常の安定
発振状態で前記帰還抵抗２５Ｂを前記Ｎ型トランジスタ
２６で短絡しているが、この場合、該前記Ｎ型トランジ
スタ２６のソースの電位はＶｒｅｇなる中間電位とな
り、オン状態に於ける該Ｎ型トランジスタ２６のゲート
−ソース間電圧は｜ＶｒｅｇＮ｜となる。ここで通常の
安定発振状態に於いて、発振回路７１の低電力化のため
に該｜ＶｒｅｇＮ｜を発振が維持出来る最小の値に設定
した場合、そのような小さなゲート−ソース間電圧では
前記Ｎ型トランジスタ２６は十分なオン状態となる事が
出来ず、該Ｎ型トランジスタ２６のＷ／Ｌ（チャネル幅
／チャンル長）が小さいと、その内部抵抗の値は増幅器
の増幅率に影響を与える事になる。

【００１４】この場合、トランジスタのスレッショルド
電圧等の製造上のばらつきによる該Ｎ型トランジスタ２
６の内部抵抗のばらつきにより、該｜ＶｒｅｇＮ｜の値
もばらつく事になるので、｜ＶｒｅｇＮ｜の値にはある
程度の余裕をもって大きめに設定せざるを得ず、低電力
化が十分に行われない結果となる。

【００１５】そこでこのような状態を避けるためには、
前記Ｎ型トランジスタ２６のＷ／Ｌを十分に大きくして
オン状態に於ける内部抵抗が前記帰還抵抗２５Ｂの値に
比して無視出来るようにしておく必要があり、結局大き
なサイズのトランジスタを使用しなければならない事に
なる。

【００１６】上記の説明で明らかなように、図１１に示
した従来回路でも集積回路化した場合に大きなサイズの
素子を追加して設けなければならないと言う問題があ
る。本発明の目的は、上記課題を解決して、面積をより
小さく出来る集積回路を提供する事である。

【００１７】

【課題を解決するための手段】以下上記課題を解決する
ために本発明が用いる手段について説明するが、この説
明は、「参照電圧発生回路と増幅器を含み主電源線から
電源電圧の供給を受けて該主電源線の電圧とは異なる電
圧を発生するレギュレータ回路と、該レギュレータ回路
の出力から電源電圧の供給を受けて動作する発振回路
と、該発振回路の発振状態を検出して制御信号を出力す
る発振検出回路と、該制御信号に基づいて前記発振回路
の発振起動時と安定発振時とで前記レギュレータ回路の
出力電圧を変化させて調整する集積化発振回路」の場合
について行う。従って、前記制御信号が発振検出回路か
らではなく、例えば手動、パワーオン検出回路等から得
られるものである場合や、レギュレータ電圧の調整目的
が発振に係るものでない場合は、いくつかの手段は実施
する事が出来ない。逆にいくつかの手段は発振とは無関
係に「参照電圧発生回路と増幅器を含み主電源線から電
源電圧の供給を受けて該主電源線の電圧とは異なる電圧
を発生するレギュレータ回路であって、制御信号に基づ
いて出力電圧を調整可能な集積化レギュレータ回路」に
適用する事が出来る。

【００１８】第１の手段は、前記調整を前記レギュレー
タ回路内の一部の抵抗の両端をスイッチトランジスタに
より短絡または開放する事により行う場合に於いて、該
短絡または開放する抵抗をその一端が前記主電源線の一
方に接続されたものとする事である。

【００１９】この第１の手段によれば、該スイッチトラ
ンジスタのソースは主電源線の一方に接続される事にな
るから、オン時のゲート−ソース間電圧を十分大きくと
れ、比較的小さなサイズのトランジスタであっても、そ
の内部抵抗を低くする事が出来る。従って極端に大きな
トランジスタを使用する必要が無くなり、集積回路の面
積を小さくする事が出来る。

【００２０】第２の手段は、前記調整を前記レギュレー
タ回路内の一部の抵抗の両端をスイッチトランジスタに
より短絡または開放する事により行う場合に於いて、該
短絡を前記発振起動時にのみ行うように構成する事であ
る。

【００２１】この第２の手段によれば、発振起動時に抵
抗の一部を短絡するのであるから発振起動時のために大
きな抵抗を追加する必要がなくなり、また発振起動時に
於ける前記レギュレータ電圧ＶｒｅｇＳは正常な発振が
開始出来る程度の適当な範囲内にあれば良いので、前記
スイッチトランジスタのオン抵抗の値はそれほど厳密で
ある必要はなく、従って該スイッチトランジスタを極端
に大きくする必要もなくなり、集積回路面積を小さく出
来る。安定発振時には前記スイッチトランジスタはオフ
であり、その特性がレギュレータ電圧に影響を与える事
がないので、安定したレギュレータ電圧が得られ、十分
に低電力化した状態で安定発振が維持されるとともに、
発振周波数の精度も向上する。この第２の手段は上記第
１の手段とは独立して単独で実施する事が出来る。

【００２２】第３の手段は、前記調整は前記制御信号に
基づいて短絡または開放されるスイッチトランジスタに
より、前記参照電圧発生回路の第１の構成要素（群）と
第２の構成要素（群）からなる構成要素群の電気的接続
状態を変化させるものとする事である。

【００２３】第３の手段によれば、レギュレータ回路を
構成する増幅器の増幅率を変化させる必要がないので、
増幅率を変化させるために増幅器に追加の抵抗要素を付
加する必要がなくなり、しかも参照電圧発生回路の構成
要素群の電気的接続を変化させてレギュレータ電圧を調
整する方法は、比較的サイズの小さいトランジスタの付
加で行えるため、集積回路の面積を小さくする事が出来
る。

【００２４】第４の手段は、上記第３の手段の実施に於
いて、前記増幅器の増幅率を１とする事である。この第
４の手段によれば、該増幅器を単なるバッファアンプと
して構成する事により、増幅率設定用の抵抗群を省略し
て集積回路の面積をより小さくする事が出来る。

【００２５】第５の手段は、第３の手段の実施に於い
て、前記構成要素群は、前記スイッチトランジスタと前
記第２の構成要素（群）で形成する直列回路を、前記第
１の構成要素（群）に並列に接続したものとする事であ
る。

【００２６】第６の手段は、第３の手段の実施に於い
て、前記構成要素群は、前記スイッチトランジスタと前
記第２の構成要素（群）で形成する並列回路を、前記第
１の構成要素（群）に直列に接続したものとする事であ
る。

【００２７】第７の手段は、上記第５または第６の手段
の実施に於いて、前記スイッチトランジスタはソースを
前記主電源線の一方に接続したものとする事である。

【００２８】第８の手段は、上記第５または第６の手段
の実施に於いて、前記第１の構成要素（群）はドレイン
とゲートがそれぞれ異なる点に接続されたトランジスタ
を含むものとし、前記スイッチトランジスタは前記発振
起動時にのみ短絡されるように構成する事である。

【００２９】第９の手段は、上記第５または第６の手段
の実施に於いて、前記第１の構成要素（群）はドレイン
とゲートが接続されたトランジスタを含むものとし、前
記スイッチトランジスタは前記安定発振時にのみ短絡さ
れるように構成する事である。

【００３０】第１０の手段は、上記第５または第６の手
段の実施に於いて、前記第１の構成要素（群）と前記第
２の構成要素（群）はそれぞれ少なくとも１個のトラン
ジスタを含み、該第１の構成要素（群）内の少なくとも
１個のトランジスタのゲートと該第２の構成要素（群）
内の少なくとも１個のトランジスタのゲートが接続され
たものとする事である。

【００３１】第１１の手段は、上記第３の手段の実施に
於いて、前記構成要素群は、第１の構成要素（群）と、
第２の構成要素（群）とを直列または並列に接続したも
のとし、該第２の構成要素（群）は少なくとも１個のト
ランジスタを含み、該トランジスタのゲート電位を前記
制御信号に基づいて前記安定発振時と前記発振起動時と
で相異なる第１および第２の電位に切り換える事であ
る。

【００３２】第１２の手段は、上記第１１の手段の実施
に於いて、前記第１の構成要素（群）と前記第２の構成
要素（群）を並列に接続した場合に於いて、前記第１の
構成要素（群）は少なくとも１個のトランジスタを含む
ものとし、前記第１および第２の電位の一方は、前記第
１の構成要素（群）内の前記トランジスタのゲート電位
とし、他の一方は前記第２の構成要素（群）内の前記ト
ランジスタがオフとなる電位とする事である。

【００３３】第１３の手段は、上記第１２の手段の実施
に於いて、前記第１の構成要素（群）はドレインとゲー
トがそれぞれ異なる点に接続されたトランジスタを含む
ものとし、前記第２の構成要素（群）内の前記トランジ
スタのゲート電位を、前記発振起動時にのみ前記第１の
構成要素（群）内の前記トランジスタのゲート電位とす
る事である。

【００３４】第１４の手段は、上記第１２の手段の実施
に於いて、前記第１の構成要素（群）はドレインとゲー
トが接続されたトランジスタを含むものとし、前記第２
の構成要素（群）内の前記トランジスタのゲート電位
を、前記安定発振時にのみ前記第１の構成要素（群）内
の前記トランジスタのゲート電位とする事である。

【００３５】第１５の手段は、上記第１１の手段の実施
に於いて、前記第１の構成要素（群）と前記第２の構成
要素（群）を直列に接続した場合に於いて、前記第１の
構成要素（群）は少なくとも１個のトランジスタを含む
ものとし、前記第１および第２の電位の一方は、前記第
１の構成要素（群）内の前記トランジスタのゲート電位
とし、他の一方は前記第２の構成要素（群）内の前記ト
ランジスタの内部抵抗がより小さくなる電位とする事で
ある。

【００３６】第１６の手段は、上記第１５の手段の実施
に於いて、前記第１の構成要素（群）はドレインとゲー
トがそれぞれ異なる点に接続されたトランジスタを含む
ものとし、前記第２の構成要素（群）内の前記トランジ
スタのゲート電位を、前記安定発振時にのみ前記第１の
構成要素（群）内の前記トランジスタのゲート電位とす
る事である。

【００３７】第１７の手段は、上記第１５の手段の実施
に於いて、前記第１の構成要素（群）はドレインとゲー
トが接続されたトランジスタを含むものとし、前記第２
の構成要素（群）内の前記トランジスタのゲート電位
を、前記発振起動時にのみ前記第１の構成要素（群）内
の前記トランジスタのゲート電位とする事である。

【００３８】

【発明の実施の形態】以下本発明の実施の形態について
説明するが、以下の説明に於いて、前記発振検出回路７
４から出力される前記制御信号Ｓｃは、前記安定発振時
には”Ｈ”（Ｈｉｇｈ）、発振起動時には”Ｌ”（Ｌｏ
ｗ）となる信号であり、また該発振検出回路７４は必要
に応じて該制御信号Ｓｃを反転した信号（以下、「反転
Ｓｃ信号」と言う）が出力可能であるものとする。通
常”Ｈ”の電位は前記主電源の正側電源線の電位（Ｖｄ
ｄ）であり、”Ｌ”の電位は該主電源の負側電源線の電
位（Ｖｓｓ）である。

【００３９】図７は本発明の第１の実施形態を示すレギ
ュレータ回路の回路図である。図７に於いて参照電圧発
生回路１の出力電圧Ｖｒｅｆは、増幅器２０の正入力端
子に印加される。該増幅器２０の出力端は抵抗１２５を
介して該増幅器２０の負入力端子に接続されるとともに
抵抗１２４Ｂを介して抵抗１２４Ａの一端とＰ型トラン
ジスタ１２６のドレインに接続される。該抵抗１２４Ａ
の他の一端と該Ｐ型トランジスタ１２６のソースおよび
基板は接地される。該Ｐ型トランジスタ１２６のゲート
には前記発振検出回路７４から制御信号Ｓｃが印加され
る。

【００４０】図７に示した前記参照電圧発生回路１はＣ
ＭＯＳ構成によるもっとも基本的なものであり、４個の
トランジスタと１個の抵抗から成る。基板を正側主電源
線３１（ＧＮＤ）に接続し、ソースを点ｃに於いて抵抗
１０の一端に接続したＰ型トランジスタ１１と、ソース
および基板を該正側主電源線３１に接続したＰ型トラン
ジスタ１２のゲートは点ａに於いて共通に接続される。
ソースおよび基板を負主電源線３２（Ｖｓｓ）に接続し
たＮ型トランジスタ１３および１４のゲートは点ｂに於
いて共通に接続される。前記Ｐ型トランジスタ１１と前
記Ｎ型トランジスタ１３のドレインは前記点ｂに接続さ
れ、前記Ｐ型トランジスタ１２と前記Ｎ型トランジスタ
１４のドレインは前記点ａに接続される。前記抵抗１０
の他の一端は前記主電源線３１に接続され、前記点ａか
ら参照電圧Ｖｒｅｆが得られる。

【００４１】図７に示す回路に於いて、前記抵抗１２４
Ａ、１２４Ｂ、１２５の値が全て等しい場合に於ける前
記増幅器２０の出力Ｖｒｅｇの値は、安定発振時には前
記Ｐ型トランジスタ１２６はオフであるから、Ｖｒｅｇ
Ｎ＝１．５＊Ｖｒｅｆとなり、発振起動時には前記Ｐ型
トランジスタ１２６はオンであるから、ＶｒｅｇＳ＝２
＊Ｖｒｅｆとなる。すなわち前記図１１に示した従来例
と同様の結果が得られる。

【００４２】図７に示す実施形態では前記第１の手段と
第２の手段の両方が適用されている。すなわち前記Ｐ型
トランジスタ１２６によって両端間が短絡される抵抗１
２４Ａの一端は主電源線３１に接続され（第１の手
段）、かつ、該Ｐ型トランジスタ１２６は前記安定発振
時にはオフ、前記発振起動時にオンとなる（第２の手
段）。

【００４３】この構成により、必要な抵抗値の総量は、
安定発振時に必要な値となり、発振起動時のために新た
な抵抗を付加する必要がないので集積回路の面積を小さ
くする事が出来る。また前記Ｐ型トランジスタ１２６の
ソースが主電源線３１に接続されているからオン時のゲ
ート−ソース間電圧も十分に大きく採れるので、サイズ
が小さいトランジスタを用いる事が出来、やはり集積回
路の面積を小さくする事が出来る。

【００４４】以下、本発明の他の実施形態ついて述べる
が、それらの参照電圧発生回路１は図７に示したものと
同一の構成（以下「基本型」と言う）を基本として本発
明を適用し、変形したものである。また以下の実施形態
は前記Ｖｒｅｇの調整を該参照電圧発生回路１の出力電
圧Ｖｒｅｆを変化させて行うので、前記増幅器の増幅率
は固定で良い。この場合、該増幅率を決定するための抵
抗群は集積回路の面積増大の要因であり、またこれらの
抵抗群を流れる電流も低消費電力化の観点から望ましい
ものではない。従って該増幅率を１とする事が出来る場
合は前記抵抗群を排除し、前記増幅器を単純なバッファ
アンプとして構成する事が極めて望ましい。

【００４５】図８は本発明の第２の実施形態を示すレギ
ュレータ回路の回路図である。図８に於いて、参照電圧
発生回路１の出力Ｖｒｅｆは増幅器２０の正入力端子に
印加され、該増幅器２０の出力端子は該増幅器２０の負
入力端子に接続される。この場合、該増幅器２０は増幅
率が１であるバッファアンプとして作用し、その出力電
圧はＶｒｅｇは参照電圧発生回路１の出力電圧Ｖｒｅｆ
と等しくなる。

【００４６】前記参照電圧発生回路１は図７に示した基
本型に次のような変更を加える。前記抵抗１０を２個の
抵抗１０Ａおよび１０Ｂに分割する。一端が主電源線３
１に接続された抵抗１０Ｂの両端に、新たなＰ型トラン
ジスタ５３を並列に接続し、該Ｐ型トランジスタ５３の
ゲートに前記制御信号Ｓｃを印加する。

【００４７】該制御信号Ｓｃが”Ｈ”の時、すなわち安
定発振時は、前記Ｐ型トランジスタ５３はオフであり、
前記点ｂと主電源線３１間の抵抗値は前記抵抗１０Ａお
よび１０Ｂの値の和となる。このとき参照電圧発生回路
１の出力Ｖｒｅｆは、安定発振時に前記増幅器２０の正
入力端に印加すべき電圧ＶｒｅｆＮとなる。前記増幅器
２０の増幅率は１であるから、ＶｒｅｆＮ＝ＶｒｅｇＮ
となるように前記抵抗１０Ａおよび１０Ｂの値の和が設
定される。

【００４８】前記制御信号Ｓｃが”Ｌ”の時、すなわち
発振起動時は、前記Ｐ型トランジスタ５３はオンとな
り、前記抵抗１０Ｂは短絡されて、前記点ｂと主電源線
３１間の抵抗値は減少する。このとき参照電圧発生回路
１の出力Ｖｒｅｆは、発振起動時に前記増幅器２０の正
入力端に印加すべき電圧ＶｒｅｆＳとなる。前記増幅器
２０の増幅率は１であるから、ＶｒｅｆＳ＝ＶｒｅｇＳ
となるように前記抵抗１０Ｂの値が設定される。当然に
｜ＶｒｅｇＳ｜＞｜ＶｒｅｇＮ｜である。

【００４９】図８の構成は前記第１、第２、第３、第４
の手段を用いている。すなわち前記抵抗１０Ａは第１の
構成要素（群）を構成し、抵抗１０Ｂは第２の構成要素
（群）を構成し、該第１、第２の構成要素（群）からな
る構成要素群の電気的接続状態はスイッチトランジスタ
である前記Ｐ型トランジスタ５３の状態によって変化す
る（第３の手段）。該Ｐ型トランジスタ５３によって両
端を短絡される抵抗１０Ａの一方の端子は主電源線３１
に接続されており（第１の手段）、該Ｐ型トランジスタ
５３は安定発振時にはオフとなる（第２の手段）。また
前記増幅器２０の増幅率は１である（第４の手段）。

【００５０】上記の説明は、前記増幅器２０の増幅率を
１とし単純なバッファアンプとして使用する場合につい
て行ったが、該増幅率を１以外の値にする場合には図８
に点線で示したように、増幅率設定用の抵抗１２４、１
２５を付加して必要な増幅率Ｋを設定し、ＶｒｅｇＮ＝
Ｋ＊ＶｒｅｆＮ、ＶｒｅｇＳ＝Ｋ＊ＶｒｅｆＳとすれば
良い。この点は以下に述べるその他の実施形態に於いて
同様である。

【００５１】図１は本発明の第３の実施形態を示すレギ
ュレータ回路の回路図である。図１に於いて参照電圧発
生回路１以外の部分は図８に示した実施形態と同一であ
るので説明を省略する（以下図２から図６に示す実施形
態において同様とする）。

【００５２】図１に於いて、前記参照電圧発生回路１は
図７に示した前記基本型に次のような変更を加える。前
記点ａに新たなＮ型トランジスタ１４Ｃのドレインを接
続し、該Ｎ型トランジスタ１４Ｃのソースはスイッチト
ランジスタとしてのＮ型トランジスタ５１のドレインに
接続する。該Ｎ型トランジスタ１４Ｃ、５１の基板およ
び該Ｎ型トランジスタ５１のソースは前記主電源線３２
に接続される。前記Ｎ型トランジスタ１４Ｃのゲートは
前記点ｂに接続され、前記Ｎ型トランジスタ５１のゲー
トには前記発振検出回路７４から、安定発振時には”
Ｌ”、発振起動時には”Ｈ”となる前記反転Ｓｃ信号が
印加される。

【００５３】この構成によれば、安定発振状態では前記
反転Ｓｃ信号は”Ｌ”であるから前記Ｎ型トランジスタ
５１はオフである。この時、参照電圧発生回路１の出力
Ｖｒｅｆが前記ＶｒｅｆＮとなるように各定数が設定さ
れる。

【００５４】一方、発振起動時には前記制御信号Ｓｃ
は”Ｈ”であるから前記Ｎ型トランジスタ５１はオンと
なり、従って前記Ｎ型トランジスタ１４に並列に前記Ｎ
型トランジスタ１４Ｃが挿入される事になり、等価的に
前記Ｎ型トランジスタ１４のＷ／Ｌが増加したように作
用する。この時、参照電圧発生回路１の出力Ｖｒｅｆが
前記ＶｒｅｆＳとなるように各定数が設定される。

【００５５】図１の構成は前記第３、第４、第５、第
７、第８、第１０の手段を用いている。すなわちスイッ
チトランジスタとしてのＮ型トランジスタ５１と第２の
構成要素（群）である前記Ｎ型トランジスタ１４Ｃで形
成する直列回路が第１の構成要素（群）である前記Ｎ型
トランジスタ１４に並列に接続され（第５の手段）、該
Ｎ型トランジスタ５１のソースは前記主電源線３２に接
続され（第７の手段）、前記Ｎ型トランジスタ１４と前
記Ｎ型トランジスタ１４Ｃのゲートは共通に接続され
（第１０の手段）、前記Ｎ型トランジスタ１４のドレイ
ンとゲートはそれぞれ相異なる点ａ、ｂに接続され、該
スイッチトランジスタ５１は前記発振起動時にのみオン
となり（第８の手段）、前記構成要素群の電気的接続状
態は前記制御信号に基づいて短絡または開放される該ス
イッチトランジスタ５１により変化する（第３の手
段）。また更に前記増幅器２０について、図１の実線で
示した構成を行う場合は、該増幅器の増幅率は１である
（第４の手段）。

【００５６】図２（ａ）は本発明の第４の実施形態を示
すレギュレータ回路の回路図である。図２（ａ）に於い
て前記参照電圧発生回路１は前記基本型に次のような変
更を加える。前記点ａに新たなＮ型トランジスタ１４Ｃ
のドレインを接続し、該Ｎ型トランジスタ１４Ｃのソー
スおよび基板は前記負側主電源線３２に接続し、ゲート
は他のＮ型トランジスタ６０を介して前記負側主電源線
３２に接続するとともに、更に他のＮ型トランジスタ６
１を介して前記点ｂに接続する。

【００５７】前記Ｎ型トランジスタ６０のゲートには前
記発振検出回路７４から、安定発振時には”Ｈ”、発振
起動時には”Ｌ”となる制御信号Ｓｃが印加され、前記
Ｎ型トランジスタ６１のゲートには該制御信号Ｓｃを反
転した反転Ｓｃ信号が印加される。

【００５８】この構成によれば、安定発振状態では前記
制御信号Ｓｃは”Ｈ”であるから前記Ｎ型トランジスタ
６０はオンであり、また前記Ｎ型トランジスタ６１はオ
フである。従って前記Ｎ型トランジスタ１４Ｃのゲート
は”Ｌ”であり、該Ｎ型トランジスタ１４Ｃはオフであ
るから、前記点ａと前記主電源線３２の間の電流特性は
主として前記Ｎ型トランジスタ１４の特性によって決ま
る。この時前記Ｖｒｅｆの値が前記ＶｒｅｆＮとなるよ
うに該Ｎ型トランジスタ１４の特性が決定される。

【００５９】一方、発振起動時には前記制御信号Ｓｃ
は”Ｌ”であるから前記Ｎ型トランジスタ６０はオフ、
前記Ｎ型トランジスタ６１はオンである。従って前記Ｎ
型トランジスタ１４Ｃのゲート電位は前記Ｎ型トランジ
スタ１４のゲート電位と等しくなり、該Ｎ型トランジス
タ１４に並列に前記Ｎ型トランジスタ１４Ｃが挿入され
て、等価的に前記Ｎ型トランジスタ１４のＷ／Ｌが増加
したように作用する。この時、Ｖｒｅｆ＝ＶｒｅｆＳと
なるように前記Ｎ型トランジスタ１４Ｃの特性が決定さ
れる。

【００６０】図２（ａ）の構成は前記第３、第４、第１
１、第１２、第１３の手段を用いている。すなわち第２
の構成要素（群）を構成するＮ型トランジスタ１４Ｃの
ゲート電位は前記制御信号に基づいてスイッチトランジ
スタとしての前記Ｎ型トランジスタ６０、６１により電
気的接続状態が変化し、異なる電位に切り換えられる構
成となっており（第３、１１の手段）、該異なる電位の
一方は前記Ｎ型トランジスタ１４Ｃと並列に接続された
前記第１の構成要素（群）を構成する前記Ｎ型トランジ
スタ１４のゲート電位であり、他の一方は前記Ｎ型トラ
ンジスタ１４Ｃがオフとなる前記主電源線３２の電位で
あり（第１２の手段）、前記Ｎ型トランジスタ１４のド
レインとソースはそれぞれ相異なる点ａ、ｂに接続され
ており、前記Ｎ型トランジスタ１４Ｃのゲート電位は発
振起動時にのみ前記Ｎ型トランジスタ１４のゲート電位
と等しい（第１３の手段）。更に前記増幅器２０につい
て、図１の実線で示した構成を行う場合は、該増幅器の
増幅率は１である（第４の手段）。

【００６１】図２（ｂ）は本発明の第５の実施形態を示
すレギュレータ回路の回路図であり、図１に示した実施
形態に於いて、前記Ｎ型トランジスタ１４Ｃと前記スイ
ッチトランジスタとしてのＮ型トランジスタ５１の位置
を入れ替えたものである。この場合、前記反転Ｓｃ信号
が”Ｈ”となった場合に該Ｎ型トランジスタ５１のソー
ス電位は中間電位となり、ゲート−ソース間電圧の減少
が懸念されるが、実際には前記Ｎ型トランジスタ１４Ｃ
は定電流回路として動作するため、該Ｎ型トランジスタ
１４Ｃドレイン、従って該Ｎ型トランジスタ５１のソー
ス電位は、該Ｎ型トランジスタ５１に該定電流が流れる
ように自動的に調整され、出力電圧に影響する事はな
く、該Ｎ型トランジスタ５１のＷ／Ｌを極端に小さくし
ない限り問題はない。むしろ該Ｎ型トランジスタ５１の
内部抵抗が出力に影響する図１に示す実施形態よりも望
ましいと言える。図２（ｂ）の構成は前記第３、第４、
第５、第８、第１０の手段を用いている。

【００６２】図３（ａ）は本発明の第６の実施形態を示
すレギュレータ回路の回路図である。前記基本型に於け
る前記Ｎ型トランジスタ１４は、直列に接続した２個の
Ｎ型トランジスタ１４Ａと１４Ｂに置き換えられ、該Ｎ
型トランジスタ１４Ａのドレインが前記点ａに接続さ
れ、前記Ｎ型トランジスタ１４Ｂのソースが主電源線３
２に接続される。またスイッチトランジスタとしてのＮ
型トランジスタ５１が該Ｎ型トランジスタ１４Ｂと並列
に設けられ、該Ｎ型トランジスタ５１のゲートには、安
定発振時には”Ｌ”、発振起動時には”Ｈ”となる反転
Ｓｃ信号が印加される。

【００６３】発振起動時には該Ｎ型トランジスタ５１は
オンであるため、前記点ａと前記主電源線３２の間の電
流特性は主として前記Ｎ型トランジスタ１４Ａの特性に
よって決まる。この時、Ｖｒｅｆ＝ＶｒｅｆＳとなるよ
うに該Ｎ型トランジスタ１４Ａの特性が決定される。

【００６４】また安定発振時には該Ｎ型トランジスタ５
１はオフであるため、前記点ａと前記主電源線３２の間
の電流特性は主として前記Ｎ型トランジスタ１４Ａと１
４Ｂの特性の合成特性によって決まる。この時、Ｖｒｅ
ｆ＝ＶｒｅｆＮとなるように該Ｎ型トランジスタ１４Ｂ
の特性が決定される。

【００６５】この図３（ａ）に示す実施形態においては
前記第３、第４、第６、第７、第８、第１０の手段を用
いている。この場合に於いて、前記第１の構成要素
（群）は前記Ｎ型トランジスタ１４Ａのみで構成され、
前記第１の構成要素（群）は前記Ｎ型トランジスタ１４
Ｂでのみ構成される。スイッチトランジスタは前記Ｎ型
トランジスタ５１である。

【００６６】図３（ａ）に於けるＮ型トランジスタ１４
Ａと、前記Ｎ型トランジスタ５１と前記Ｎ型トランジス
タ１４Ｂの並列回路との位置を入れ替える事が出来る事
は前記図２（ｂ）の実施形態から容易に類推出来る。こ
の場合は前記スイッチ回路としてのＮ型トランジスタ５
１のソースは電源線に接続されないため、前記第７の手
段は用いられず、前記第３、第４、第６、第８、第１０
の手段のみを用いる事になる。また前記Ｎ型トランジス
タ５１がオン状態である場合の作用については、前記図
２（ｂ）に於いて述べたと同様である。

【００６７】図３（ｂ）は本発明の第７の実施形態を示
すレギュレータ回路の回路図であり前記第３、第４、第
１１、第１５、第１６の手段を用いている。図３（ｂ）
に於いては前記基本型に次のような変更を加える。前記
点ａと前記主電源線３２の間にＮ型トランジスタ１４Ｂ
と１４Ａの直列回路を挿入する。該Ｎ型トランジスタ１
４Ａのゲートは前記点ｂに接続し、該Ｎ型トランジスタ
１４ＢのゲートはＮ型トランジスタ６５を介して前記点
ｂに接続するとともに、Ｐ型トランジスタ６４を介して
前記主電源線３１に接続される。該Ｐ型トランジスタ６
４と前記Ｎ型トランジスタ６５のゲートに共通に前記制
御信号Ｓｃが印加される。

【００６８】この構成によれば、安定発振状態では前記
制御信号Ｓｃは”Ｈ”であるから前記Ｎ型トランジスタ
６５はオンであり、また前記Ｐ型トランジスタ６４はオ
フである。従って前記Ｎ型トランジスタ１４Ｂのゲート
は前記Ｎ型トランジスタ１４Ａのゲート電位と等しくな
り、等価的に前記Ｎ型トランジスタ１４ＡのＷ／Ｌが減
少したように作用し、Ｖｒｅｆ＝ＶｒｅｆＮとなる。

【００６９】一方、発振起動時には前記制御信号Ｓｃ
は”Ｌ”であるから前記Ｎ型トランジスタ６５はオフ、
前記Ｐ型トランジスタ６４はオンである。従って前記Ｎ
型トランジスタ１４Ｂのゲート電位は前記主電源線３１
の電位と等しくなり、該Ｎ型トランジスタ１４Ｂは十分
なオン状態となってその内部抵抗が小さくなるため、前
記点ａと前記主電源線３２の間の電流特性は主として前
記Ｎ型トランジスタ１４Ａの特性で決まる。この時、該
Ｎ型トランジスタ１４Ｂの内部抵抗が十分に小さくない
場合は、ドレイン−ソース間に電位差が生じるが、前述
のようにＮ型トランジスタ１４Ａは定電流動作するた
め、該電位差は該Ｎ型トランジスタ１４Ａのドレイン電
圧が変化する事によって吸収されるため、出力に影響し
ない。勿論前記Ｎ型トランジスタ１４ＡとＮ型トランジ
スタ１４Ｂの配置を入れ替えても良い。この場合はＮ型
トランジスタ１４Ｂのオン抵抗の影響を考慮する必要が
あるが、実際には合理的なサイズのトランジスタの使用
で実用上の問題は生じない。

【００７０】上記の図１から図３に示した第３から第７
の実施形態は、いずれも前記点ａと前記主電源線３２の
間の構成要素群の電気的接続状態を、前記発振検出回路
７４からの制御信号によって変化させるものであるが、
類似の構成を他の２点間の構成要素群について適用する
事が出来る。

【００７１】図４は前記点ｂと前記主電源線３２との間
の構成要素群の電気的接続状態を変化させる実施形態を
示す回路図であり、前記基本型と変更のある箇所のみを
示している。図４（ａ）は前記図２（ａ）に示した構成
に類似した第８の実施形態を示す回路図で、前記第３、
第４、第１１、第１２、第１４の手段を用いるものであ
る。図４（ａ）に於いて、前記基本型の前記Ｎ型トラン
ジスタ１３に換えてＮ型トランジスタ１３Ａと１３Ｂの
並列回路が前記点ｂと前記主電源線３２との間に挿入さ
れる。該Ｎ型トランジスタ１３Ａのゲートは該点ｂに接
続され、前記Ｎ型トランジスタ１３ＢのゲートはＮ型ト
ランジスタ６０を介して前記主電源線３２に接続される
とともにＮ型トランジスタ６１を介して前記点ｂに接続
される。該Ｎ型トランジスタ６１のゲートには前記制御
信号Ｓｃが印加され、前記Ｎ型トランジスタ６０のゲー
トには前記反転Ｓｃ信号が印加される。

【００７２】安定発振状態では前記制御信号Ｓｃは”
Ｈ”であるから前記Ｎ型トランジスタ６１はオンとな
り、前記Ｎ型トランジスタ６０はオフとなる。従って前
記Ｎ型トランジスタ１３Ｂのゲート電位は前記Ｎ型トラ
ンジスタ１３Ａのゲート電位と等しくなり、実質的に該
Ｎ型トランジスタ１３ＡのＷ／Ｌが大きくなったように
作用し、Ｖｒｅｆ＝ＶｒｅｆＮとなる。

【００７３】一方発振起動時では前記制御信号Ｓｃは”
Ｌ”であるから前記Ｎ型トランジスタ６１はオフとな
り、前記Ｎ型トランジスタ６０はオンとなる。従って前
記Ｎ型トランジスタ１３Ｂのゲート−ソース間電圧は０
となり、該Ｎ型トランジスタ１３Ｂはオフ状態となるた
め、前記点ｂと前記主電源線３２の間の電流特性は主と
して前記Ｎ型トランジスタ１３Ａの特性によって決ま
り、この時、Ｖｒｅｆ＝ＶｒｅｆＳとなる。

【００７４】図４（ｂ）は前記図１に示した構成に類似
した第９の実施形態を示す回路図である。図４（ｂ）に
於いて、前記点ｂと前記主電源線３２の間に、Ｎ型トラ
ンジスタ１３ＢおよびＮ型トランジスタ５１からなる直
列回路とＮ型トランジスタ１３Ａを並列にして挿入す
る。該Ｎ型トランジスタ１３Ａ、１３Ｂのゲートは前記
点ｂに接続し、前記Ｎ型トランジスタ５１のゲートには
制御信号Ｓｃが印加される。

【００７５】前記発振起動時には前記制御信号Ｓｃは”
Ｌ”であり、前記Ｎ型トランジスタ５１はオフとなり、
この時Ｖｒｅｆ＝ＶｒｅｆＳになる。前記安定発振時に
は前記制御信号Ｓｃは”Ｈ”であるから、前記Ｎ型トラ
ンジスタ５１はオンとなり、そのオン抵抗が前記Ｎ型ト
ランジスタ１３Ｂの内部抵抗に比して十分小さければ、
実質的に前記Ｎ型トランジスタ１３ＡのＷ／Ｌが増大し
たように作用し、この時Ｖｒｅｆ＝ＶｒｅｆＮとなる。

【００７６】図４（ｃ）は前記図３（ａ）に類似した構
成の第１０の実施形態を示す回路図である。図４（ｃ）
に於いて、Ｎ型トランジスタ１３のソースと前記主電源
線３２との間に、Ｎ型トランジスタ１３Ｃと５１の並列
回路を挿入する。該Ｎ型トランジスタ１３Ｃのゲートは
前記点ｂに接続し、該Ｎ型トランジスタ５１のゲートに
は前記制御信号Ｓｃを印加する。

【００７７】制御信号Ｓｃが”Ｈ”の時、すなわち前記
安定発振時には前記Ｎ型トランジスタ５１はオンであ
り、そのオン抵抗が十分に小さければ、前記点ｂと前記
主電源線３２の間の電流特性は主として前記Ｎ型トラン
ジスタ１３の特性によって決まり、この時、Ｖｒｅｆ＝
ＶｒｅｆＮとなる。制御信号Ｓｃが”Ｌ”の時、すなわ
ち前記発振起動時には前記Ｎ型トランジスタ５１はオフ
であり、前記点ｂと前記主電源線３２の間の電流特性は
主として前記Ｎ型トランジスタ１３の特性と前記Ｎ型ト
ランジスタ１３Ｃの特性の合成特性によって決まり、実
質的には該Ｎ型トランジスタ１３のＷ／Ｌが減少したよ
うに作用し、Ｖｒｅｆ＝ＶｒｅｆＳとなる。

【００７８】図４（ｃ）に於いて、第１１の実施形態と
して前記Ｎ型トランジスタ１３Ｃのゲートを点線で示し
たように該Ｎ型トランジスタ１３Ｃのドレインに接続し
ても良い。この構成は、該Ｎ型トランジスタ１３Ｃがダ
イオードとして作用するため、前記ＶｒｅｆＮと前記Ｖ
ｒｅｆＳの差（以下ΔＶｒｅｆとする）を大きくしたい
場合に有利である。この場合、該Ｎ型トランジスタ１３
Ｃを、直列に接続した複数のダイオード構成のトランジ
スタで置き換える事も出来る。この時は前記第２の構成
要素（群）はこれらの複数のダイオード構成のトランジ
スタで構成される事になる。

【００７９】図４（ｄ）は第１２の実施形態を示す回路
図で、前記図４（ａ）に示した実施形態に於いて、前記
Ｎ型トランジスタ１３Ａに直列に更にダイオード構成の
Ｎ型トランジスタ１３Ｄを挿入した構成を示している。
この場合は、前記制御信号Ｓｃが”Ｈ”の時は前記Ｎ型
トランジスタ１３Ｂ、１３Ａ、１３Ｄがそれぞれダイオ
ードとして作用するため、電流は主として該Ｎ型トラン
ジスタ１３Ｂに流れ、前記Ｎ型トランジスタ１３Ａ、１
３Ｄにはほとんど流れない。従ってこの場合に於ける前
記点ｂと前記主電源線３２の間の電流特性は、前記安定
発振時には主として前記Ｎ型トランジスタ１３Ｂによっ
て決まり、前記発振起動時には前記Ｎ型トランジスタ１
３Ａと前記Ｎ型トランジスタ１３Ｄの合成特性によって
決まる。この実施形態においては前記第１の構成要素
（群）は前記Ｎ型トランジスタ１３Ａと前記Ｎ型トラン
ジスタ１３Ｄで構成される事となる。該Ｎ型トランジス
タ１３Ｄを、直列接続した複数のダイオード構成のトラ
ンジスタで置き換える事も出来る。

【００８０】図４（ｂ）の実施形態においては前記Ｎ型
トランジスタ１３Ｂと前記Ｎ型トランジスタ５１の配
置、また図４（ｃ）の実施形態においては前記Ｎ型トラ
ンジスタ１３と前記Ｎ型トランジスタ５１および前記Ｎ
型トランジスタ１３Ｃの配置を入れ替える事が出来る
が、この場合は該Ｎ型トランジスタ１３Ｂ、１３は定電
圧動作であるので、前記図２（ｂ）の場合のようにＮ型
トランジスタ５１の両端の電圧がＮ型トランジスタ１３
Ｂ、１３ドレイン電圧に吸収されると言う事はない。従
って該Ｎ型トランジスタ５１のオン抵抗の影響を考慮す
る必要があるが、実際には合理的なサイズのトランジス
タの使用で実用上の問題は生じない。

【００８１】図５は前記点ａと前記主電源線３１との間
の構成要素群に関する本発明の実施形態を示す回路図で
ある。図５（ａ）は前記図４（ａ）に示した構成に類似
した第１３の実施形態を示し、図５（ｂ）は前記図４
（ｃ）に示した構成に類似した第１４、１５（点線）を
示している。すなわち図５（ａ）に於ける１２Ａ、１２
Ｂ、６２、６３の符号は前記図４（ａ）に於ける１３
Ａ、１３Ｂ、６０、６１に対応し、図５（ｂ）に於ける
１２、１２Ｃ、５３の符号は前記図４（ｂ）に於ける１
３、１３Ｃ、５１に対応する。

【００８２】ただし図５（ｂ）では、図４（ｃ）に於け
る前記Ｎ型トランジスタ１３、１３Ｃに対応するＰ型ト
ランジスタ１２、１２Ｃの位置関係を図４（ｃ）の場合
と逆にした実施形態を示している。また図５（ｂ）の点
線で示した構成はＰ型トランジスタ１２のゲートを点ａ
ではなく、自己のドレインに接続する場合を示してい
る。図５に示す実施形態の構成、動作については対応す
る既述の実施形態の説明を読み替えれば良いので説明を
省略する。

【００８３】図６は前記点ｂと前記主電源線３１との間
の抵抗成分に関する本発明の実施形態を示す回路図であ
る。図６（ａ）は前記図１に示した構成に類似した第１
６の実施形態であり、前記点ｂ、ｃ間に設けられた前記
Ｐ型トランジスタ１１と並列に、ゲートが該点ａに接続
されたＰ型トランジスタ１１Ｃとゲートに前記制御信号
Ｓｃが印加されるＰ型トランジスタ５３との直列回路を
挿入する。

【００８４】前記制御信号Ｓｃが”Ｈ”の時は前記Ｐ型
トランジスタ５３はオフであるから、前記点ｂ、ｃ間の
電流特性は主として前記Ｐ型トランジスタ１１によって
決まり、この時Ｖｒｅｆ＝ＶｒｅｆＮとなる。前記制御
信号Ｓｃが”Ｌ”の時は前記Ｐ型トランジスタ５３はオ
ンとなり、そのオン抵抗が小さければ実質的に前記Ｐ型
トランジスタ１１のＷ／Ｌが増加する事になり、Ｖｒｅ
ｆ＝ＶｒｅｆＳとなる。

【００８５】前記Ｐ型トランジスタ５３のソースを前記
点ｃではなく、前記抵抗１０の途中の点に接続しても良
い（第１７の実施形態）。その場合は前記図８に示した
実施形態に於ける効果が加味されて、｜ＶｒｅｆＳ｜の
値がより大きくなる。

【００８６】図６（ｂ）は前記図３（ａ）に示した構成
に類似した第１８の実施形態であり、前記点ｂ、ｃ間に
前記Ｐ型トランジスタ１１に換えてゲートが前記点ａに
接続されたＰ型トランジスタ１１Ａと１１Ｂを直列に挿
入し、該Ｐ型トランジスタ１１Ｂに並列に、ゲートに前
記制御信号Ｓｃが印加されるＰ型トランジスタ５３を接
続する。

【００８７】前記制御信号Ｓｃが”Ｈ”の時は前記Ｐ型
トランジスタ５３はオフであるから、前記点ｂ、ｃ間の
電流特性は主として前記Ｐ型トランジスタ１１Ａと１１
Ｂの直列合成特性によって決まり、この時Ｖｒｅｆ＝Ｖ
ｒｅｆＮとなる。前記制御信号Ｓｃが”Ｌ”の時は前記
Ｐ型トランジスタ５３はオンであるから、前記Ｐ型トラ
ンジスタ１１Ｂは短絡され、点ｂ、ｃ間の電流特性は主
として前記Ｐ型トランジスタ１１Ａによって決まり、こ
の時Ｖｒｅｆ＝ＶｒｅｆＳとなる。

【００８８】前記Ｐ型トランジスタ５３のソースを前記
点ｃではなく、前記抵抗１０の途中の点に接続しても良
く（第１９の実施形態）、その場合は｜ＶｒｅｆＳ｜の
値がより大きくなる。

【００８９】図６（ｃ）は前記図２に示した構成を前記
基本型に於ける前記Ｐ型トランジスタ１１、１２の両方
について適用した第２０の実施形態を示す。図６（ｃ）
に於いて符号１２Ａ、１２Ｂ、６２Ｂ、６３Ｂは図５
（ａ）の１２Ａ、１２Ｂ、６２、６３に対応する。また
１１、１１Ｃ、６２Ａ、６３Ａは図２（ａ）の１４、１
４Ｃ、６０、６１に対応する。この回路の動作について
は既述した実施形態と類似するので省略する。この実施
形態から明らかなように、複数の既述の実施形態を同時
に実施することも出来る。すなわち本発明に於ける前記
構成要素群は複数で有っても良い。

【００９０】上記した各実施の形態について若干追補す
ると、例えば図１と図３（ａ）は共に前記Ｎ型トランジ
スタ１４を第１の構成要素（群）とする実施形態である
が、この両者を比較した場合、実施状況により有利性に
差がある。例えば前記発振回路に適用する場合について
述べると、前記ＶｒｅｆＮとＶｒｅｆＳとを比較した場
合、ＶｒｅｆＮは回路の低電力化のために発振が維持可
能な最低の電圧が望まれるから、その精度は高い事が要
求されるのに対し、ＶｒｅｆＳは発振起動時に異常な発
振が生じない程度の大きな電圧であれば良いのでそれ程
の精度は必要とされない。

【００９１】従ってＶｒｅｆＮを決定するトランジスタ
の前記チャネル幅Ｗやチャネル長Ｌは製造上のばらつき
を考慮して、製造上の限界まで小さくする事はせずに、
ある程度の余裕をもって大きく設計するのが一般的であ
る。一方ＶｒｅｆＳのみを決定するトランジスタの前記
チャネル幅Ｗやチャネル長Ｌは製造上のばらつきが許容
される限度まで小さくする事が出来る。

【００９２】そこで図１と図３（ａ）の場合について検
討すると、前記ＶｒｅｆＮは図１ではＮ型トランジスタ
１４のみによって決まり、図３（ａ）ではＮ型トランジ
スタ１４Ａと、調整用トランジスタとしてのＮ型トラン
ジスタ１４Ｂによって決まる。また前記ＶｒｅｆＳは図
１では図３（ａ）ではＮ型トランジスタ１４と調整用ト
ランジスタとしてのＮ型トランジスタ１４Ｃによって決
まり、図３（ａ）ではＮ型トランジスタ１４Ａによって
決まる。すなわち図１の場合は前記Ｎ型トランジスタ１
４のみを精度良く作れば良いのに対し、図３（ａ）では
Ｎ型トランジスタ１４Ａ、１４Ｂの両方を精度良く作る
必要がある。従ってこの場合は図１の方が有利であると
言える。

【００９３】しかしレギュレータの使用目的によっては
ＶｒｅｆＳに相当する電圧に精度が要求される場合もあ
り、その場合は図３（ａ）の方が有利となる。このよう
な有利性の差はその他の実施形態においても言える事で
ある。

【００９４】また例えば図１と図４（ｂ）に示した実施
形態の比較に於いては、前記スイッチトランジスタ５１
は図１の場合は前記ＶｒｅｆＮの発生時にオフ、前記Ｖ
ｒｅｆＳ発生時にオンとなるのに対し、図４（ａ）の場
合は前記ＶｒｅｆＮの発生時にオン、前記ＶｒｅｆＳ発
生時にオフとなる。すなわち、スイッチトランジスタ５
１の内部抵抗が図１の場合はＶｒｅｆＳの値に影響する
のに対し、図４（ｂ）の場合はＶｒｅｆＮの値に影響す
る事になる。従って前記発振回路に利用する場合につい
て言えば図１実施形態の方が図４（ｂ）の実施形態より
も有利と言える。勿論前述のようにＶｒｅｆＳに相当す
る電圧に精度が要求される場合は図４（ｂ）の方が有利
となる。このような有利性の差もその他の実施形態にお
いても言える。

【００９５】この点に於いて図２（ａ）、図４（ａ）、
図４（ｄ）、図５（ａ）、図６（ｃ）に示した実施形態
は、いずれの場合に於いてもスイッチトランジスタの内
部抵抗が問題とならないと言う有利性を有している。こ
れを図２（ａ）の実施形態について説明すると、スイッ
チトランジスタ６０、６１は単に前記Ｎ型トランジスタ
１４Ｃのゲート電位を切り換えるだけのものであるか
ら、その内部抵抗は参照電圧の値に全く影響を与えな
い。

【００９６】従ってこれらのトランジスタは最小寸法サ
イズのもので良く、２個のトランジスタを合計しても他
の実施形態に於ける１個のスイッチトランジスタよりも
面積的に小さくできる可能性が高く極めて有利である。
同時に前記したようにいずれの場合に於いてもスイッチ
トランジスタの内部抵抗が問題とならないから、切り換
えによる出力電圧の精度は前記Ｎ型トランジスタ１４、
１４Ｃの精度によってのみ決まるため、用途に合わせて
これらの精度を決定すれば良く、設計的にも極めて容易
に対応する事が可能である。

【００９７】

【実施例】以下にいくつかの実施例について図の符号と
その値を示す。以下の実施例に於いて特に指定しない限
り、共通の各定数の値は以下の通りとする。トランジス
タについての値はＷ（μｍ）／Ｌ（μｍ）を表す。 Ｖｓｓ＝−３Ｖ、ＶｒｅｆＮ＝−０．４７Ｖ １１＝８／１２、１２＝８／１２、１３＝８／３０、１
４＝８／２２ ５１＝１１／１、５３＝８／１、１０＝３Ｍオーム （１）図１に示す実施形態に於ける実施例 ＶｒｅｆＳ＝−０．６３Ｖ １４Ｃ＝３／２．９ ＶｒｅｆＳ＝−０．７７Ｖ １４Ｃ＝８／３．５ （２）図４（ｃ）に示す実施形態（実線）に於ける実施
例 ＶｒｅｆＳ＝−０．６３Ｖ １３Ｃ＝１．６／９．４ ＶｒｅｆＳ＝−０．７７Ｖ １４Ｃ＝１．６／２２．６ （３）図５（ｂ）に示す実施形態（実線）に於ける実施
例 ＶｒｅｆＳ＝−０．６３Ｖ １２Ｃ＝１．６／３．７ ＶｒｅｆＳ＝−０．７７Ｖ １４Ｃ＝１．６／８．６ （４）図６（ａ）に示す実施形態（実線）に於ける実施
例 ＶｒｅｆＳ＝−０．６３Ｖ １１Ｃ＝６０／１ （５）図８に示す実施形態に於ける実施例 ＶｒｅｆＳ＝−０．６３Ｖ １０Ａ＝２．７６Ｍオーム、抵抗１０Ｂ＝０．２４Ｍオ
ーム

【００９８】

【発明の効果】以上、詳述したように、本発明によれ
ば、異なる値のレギュレータ電圧を発生させるために大
きなサイズの抵抗あるいはトランジスタを付加する必要
がなくなり、集積回路の面積を小さくする事が出来る。
特に増幅器を増幅率１のバッファアンプとし、参照電圧
発生回路の出力電圧を切り換える構成にした場合は、該
増幅器の増幅率設定用抵抗群を省略する事が出来るので
その効果は特に大きく、該抵抗群を流れる電流がなくな
るので、回路全体の低消費電力化にも貢献する事が出来
る。更に図２、図４（ａ）、図４（ｄ）、図５（ａ）、
図６（ｃ）に示した実施形態の場合は、多少構成が複雑
になるものの、参照電圧を決定するトランジスタに直列
にスイッチトランジスタが挿入されないため、安定発振
時にも発振起動時にもより正確な参照電圧を発生する事
が出来る。

【図面の簡単な説明】

【図１】本発明の第３の実施の形態を示す回路図であ
る。

【図２】本発明の第４、第５の実施の形態を示す回路図
である。

【図３】本発明の第６、第７の実施の形態を示す回路図
である。

【図４】本発明の第８から第１２の実施の形態を示す回
路図である。

【図５】本発明の第１３から第１５の実施の形態を示す
回路図である。

【図６】本発明の第１５から第２１の実施の形態を示す
回路図である。

【図７】本発明の第１の実施の形態を示す回路図であ
る。

【図８】本発明の第２の実施の形態を示す回路図であ
る。

【図９】発振回路を用いる例としての時計回路を示すブ
ロック図である。

【図１０】従来の技術を示す回路図である。

【図１１】従来の技術を示す回路図である。

【符号の説明】

１ 参照電圧発生回路 ３１ 主電源線（正側） ３２ 主電源線（負側） ２０ 増幅器 ７０ レギュレータ回路 ７１ 発振回路 ７２ 駆動信号形成回路 ７４ 発振検出回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F002 AA01 AA07 AD08 AE01 CB01 5H410 BB04 CC02 DD02 EA12 EB16 EB37 FF03 FF25 GG02 JJ05 KK01 5J079 AA04 BA21 BA32 BA44 BA47 EA11 EA20 FA05 FA11 FA21 FB01 FB11 FB48 GA15 KA02

Claims (23)

【特許請求の範囲】
1. 【請求項１】 参照電圧発生回路と増幅器を含み主電源
   線から電源電圧の供給を受けて該主電源線の電圧とは異
   なる電圧を発生するレギュレータ回路であって、制御信
   号に基づいて出力電圧を調整可能な集積化レギュレータ
   回路に於いて、 前記調整を、スイッチトランジスタにより前記レギュレ
   ータ回路内の、一端が前記主電源線の一方に接続された
   抵抗の両端を短絡または開放する事により行う事を特徴
   とする集積化レギュレータ回路。
2. 【請求項２】 前記抵抗が前記参照電圧発生回路の構成
   要素である事を特徴とする請求項１に記載の集積化レギ
   ュレータ回路。
3. 【請求項３】 参照電圧発生回路と増幅器を含み主電源
   線から電源電圧の供給を受けて該主電源線の電圧とは異
   なる電圧を発生するレギュレータ回路であって、制御信
   号に基づいて出力電圧を調整可能な集積化レギュレータ
   回路に於いて、 前記調整は前記制御信号に基づいて短絡または開放され
   る１個以上のスイッチトランジスタにより、前記参照電
   圧発生回路の第１の構成要素（群）と第２の構成要素
   （群）からなる１個以上の構成要素群の電気的接続状態
   を変化させて行う事を特徴とする集積化レギュレータ回
   路。
4. 【請求項４】 前記構成要素群は、前記スイッチトラン
   ジスタと前記第２の構成要素（群）で形成する直列回路
   を、前記第１の構成要素（群）に並列に接続したもので
   ある事を特徴とする請求項３に記載の集積化レギュレー
   タ回路。
5. 【請求項５】 前記構成要素群は、前記スイッチトラン
   ジスタと前記第２の構成要素（群）で形成する並列回路
   を、前記第１の構成要素（群）に直列に接続したもので
   ある事を特徴とする請求項３に記載の集積化レギュレー
   タ回路。
6. 【請求項６】 前記第１の構成要素（群）と前記第２の
   構成要素（群）はそれぞれ少なくとも１個のトランジス
   タを含み、該第１の構成要素（群）内の少なくとも１個
   のトランジスタと該第２の構成要素（群）内の少なくと
   も１個のトランジスタのゲートを接続した事を特徴とす
   る請求項４または請求項５に記載の集積化レギュレータ
   回路。
7. 【請求項７】 前記スイッチトランジスタはソースを前
   記主電源線の一方に接続した事を特徴とする請求項１乃
   至請求項６のいずれかに記載の集積化レギュレータ回
   路。
8. 【請求項８】 前記構成要素群は、第１の構成要素
   （群）と、第２の構成要素（群）とを直列または並列に
   接続したものとし、該第２の構成要素（群）は少なくと
   も１個のトランジスタを含み、該トランジスタのゲート
   電位を前記制御信号に基づいて相異なる第１および第２
   の電位に切り換える事を特徴とする請求項３に記載の集
   積化レギュレータ回路。
9. 【請求項９】 前記構成要素群は、第１の構成要素
   （群）と、第２の構成要素（群）とを並列に接続したも
   のとし、該第１の構成要素（群）は少なくとも１個のト
   ランジスタを含み、前記第１および第２の電位の一方
   は、前記第１の構成要素（群）内の前記トランジスタの
   ゲート電位とし、他の一方は前記第２の構成要素（群）
   内の前記トランジスタがオフとなる電位とした事を特徴
   とする請求項８に記載の集積化レギュレータ回路。
10. 【請求項１０】 前記構成要素群は、第１の構成要素
    （群）と、第２の構成要素（群）とを直列に接続したも
    のとし、該第１の構成要素（群）は少なくとも１個のト
    ランジスタを含み、前記第１および第２の電位の一方
    は、前記第１の構成要素（群）内の前記トランジスタの
    ゲート電位とし、他の一方は前記第２の構成要素（群）
    内の前記トランジスタの内部抵抗がより小さくなる電位
    とした事を特徴とする請求項８に記載の集積化レギュレ
    ータ回路。
11. 【請求項１１】 前記参照電圧発生回路は、基板を前記
    主電源線の正側に接続し、ソースを抵抗を介して該主電
    源線の正側に接続した第１のＰ型トランジスタと、基板
    およびソースを該主電源線の正側に接続した第２のＰ型
    トランジスタと、基板およびソースを該主電源線の負側
    に接続した第１および第２のＮ型トランジスタを有し、
    前記第１のＰ型トランジスタのドレインと前記第１のＮ
    型トランジスタのドレインおよびゲートと前記第２のＮ
    型トランジスタのゲートを接続し、前記第１のＰ型トラ
    ンジスタのゲートと前記第２のＰ型トランジスタのドレ
    インおよびゲートと前記第２のＮ型トランジスタのドレ
    インを接続し、前記第１の構成要素（群）が前記第１ま
    たは第２のＰ型トランジスタまたは前記第１または第２
    のＮ型トランジスタのいずれかとした事を特徴とする請
    求項３乃至請求項９のいずれかに記載の集積化レギュレ
    ータ回路。
12. 【請求項１２】 前記増幅器の増幅率を１とした事を特
    徴とする請求項１乃至請求項１１のいずれかに記載の集
    積化レギュレータ回路。
13. 【請求項１３】 参照電圧発生回路と増幅器を含み主電
    源線から電源電圧の供給を受けて該主電源線の電圧とは
    異なる電圧を発生するレギュレータ回路と、該レギュレ
    ータ回路の出力から電源電圧の供給を受けて動作する発
    振回路と、該発振回路の発振状態を検出して制御信号を
    出力する発振検出回路と、該制御信号に基づいて前記発
    振回路の発振起動時と安定発振時とで前記レギュレータ
    回路の出力電圧を変化させて調整する集積化発振回路に
    於いて、前記調整を前記発振起動時にのみ前記レギュレ
    ータ回路内の抵抗の両端をスイッチトランジスタにより
    短絡する事により行う事を特徴とする集積化発振回路。
14. 【請求項１４】 前記抵抗が前記参照電圧発生回路の構
    成要素である事を特徴とする請求項１３に記載の集積化
    発振回路。
15. 【請求項１５】 レギュレータ回路と、該レギュレータ
    回路の出力から電源電圧の供給を受けて動作する発振回
    路と、該発振回路の発振状態を検出して制御信号を出力
    する発振検出回路と、該制御信号に基づいて前記発振回
    路の発振起動時と安定発振時とで前記レギュレータ回路
    の出力電圧を変化させて調整する集積化発振回路に於い
    て、 前記レギュレータ回路が請求項１乃至請求項１２のいず
    れかに記載の集積化レギュレータ回路である事を特徴と
    する集積化発振回路。
16. 【請求項１６】 前記第１の構成要素（群）はドレイン
    とゲートがそれぞれ異なる点に接続されたトランジスタ
    を含み、前記スイッチトランジスタは前記発振起動時に
    のみ短絡される事を特徴とする請求項４または請求項５
    に記載の集積化レギュレータ回路を用いた請求項１５に
    記載の集積化発振回路。
17. 【請求項１７】 前記第１の構成要素（群）はドレイン
    とゲートが接続されたトランジスタを含み、前記スイッ
    チトランジスタは前記安定発振時にのみ短絡される事を
    特徴とする請求項４または請求項５に記載の集積化レギ
    ュレータ回路を用いた請求項１５に記載の集積化発振回
    路。
18. 【請求項１８】 前記第１の構成要素（群）はドレイン
    とゲートがそれぞれ異なる点に接続されたトランジスタ
    を含み、前記第２の構成要素（群）内の１のトランジス
    タのゲート電位を、前記発振起動時にのみ前記第１の構
    成要素（群）内の前記トランジスタのゲート電位とする
    事を特徴とする請求項９に記載の集積化レギュレータ回
    路を用いた請求項１５に記載の集積化発振回路。
19. 【請求項１９】 前記第１の構成要素（群）はドレイン
    とゲートが接続されたトランジスタを含み、前記第２の
    構成要素（群）内の１のトランジスタのゲート電位を、
    前記安定発振時にのみ前記第１の構成要素（群）内の前
    記トランジスタのゲート電位とする事を特徴とする請求
    項９に記載の集積化レギュレータ回路を用いた請求項１
    ５に集積化発振回路。
20. 【請求項２０】 前記第１の構成要素（群）はドレイン
    とゲートがそれぞれ異なる点に接続されたトランジスタ
    を含み、前記第２の構成要素（群）内の１のトランジス
    タのゲート電位を、前記安定発振時にのみ前記第１の構
    成要素（群）内の前記トランジスタのゲート電位とする
    事を特徴とする請求項１０に記載の集積化レギュレータ
    回路を用いた請求項１５に記載の集積化発振回路。
21. 【請求項２１】 前記第１の構成要素（群）はドレイン
    とゲートが接続されたトランジスタを含み、前記第２の
    構成要素（群）内の１のトランジスタのゲート電位を、
    前記発振起動時にのみ前記第１の構成要素（群）内の前
    記トランジスタのゲート電位とする事を特徴とする請求
    項１０に記載の集積化レギュレータ回路を用いた請求項
    １５に集積化発振回路。
22. 【請求項２２】 請求項１３乃至請求項２１のいずれか
    に記載の集積化発振回路を用いた事を特徴とする集積化
    時計回路。
23. 【請求項２３】 請求項１乃至請求項１２のいずれかに
    記載のレギュレータ回路を用いた事を特徴とする請求項
    ２２に記載の集積化時計回路。