JPH0730334A - 降圧回路及びこれを内蔵した半導体集積回路 - Google Patents
降圧回路及びこれを内蔵した半導体集積回路Info
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- JPH0730334A JPH0730334A JP5171433A JP17143393A JPH0730334A JP H0730334 A JPH0730334 A JP H0730334A JP 5171433 A JP5171433 A JP 5171433A JP 17143393 A JP17143393 A JP 17143393A JP H0730334 A JPH0730334 A JP H0730334A
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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Abstract
(57)【要約】
【目的】半導体集積回路の内部電源電圧を安定に保ち、
かつ、低消費電力化を図る。 【構成】差動増幅回路２２により出力トランジスタ２１
のゲ−ト電圧ＶＧ１を制御して、内部電源電圧ＶＩＩが
低下したときに出力トランジスタ２１に流れる電流を増
加させ、かつ、内部電源電圧ＶＩＩが上昇したときに該
電流を減少させ、差動増幅回路２４により差動増幅回路
２２の電流源としてのトランジスタ４５のゲート電圧Ｖ
Ｇ２を制御して、内部電源電圧ＶＩＩが低下したときに
トランジスタ４５に流れる電流を増加させ、内部電源電
圧ＶＩＩが上昇したときにトランジスタ４５に流れる電
流を減少させる。
かつ、低消費電力化を図る。 【構成】差動増幅回路２２により出力トランジスタ２１
のゲ−ト電圧ＶＧ１を制御して、内部電源電圧ＶＩＩが
低下したときに出力トランジスタ２１に流れる電流を増
加させ、かつ、内部電源電圧ＶＩＩが上昇したときに該
電流を減少させ、差動増幅回路２４により差動増幅回路
２２の電流源としてのトランジスタ４５のゲート電圧Ｖ
Ｇ２を制御して、内部電源電圧ＶＩＩが低下したときに
トランジスタ４５に流れる電流を増加させ、内部電源電
圧ＶＩＩが上昇したときにトランジスタ４５に流れる電
流を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧を降圧してそ
の電圧を一定に制御する降圧回路及びこれを内蔵した半
導体集積回路に関する。
の電圧を一定に制御する降圧回路及びこれを内蔵した半
導体集積回路に関する。
【０００２】
【従来の技術】図７に示す如く、最近の半導体集積回路
１０では、外部電源電圧ＶＣＣを降圧回路２０で降圧し
て一定の内部電源電圧ＶＩＩを生成し、内部電源電圧Ｖ
ＩＩを一般回路（内部回路）３０に供給することによ
り、低消費電力化及び素子の信頼性向上を図っている。
例えば、外部電源電圧ＶＣＣは５Ｖであり、内部電源電
圧ＶＩＩは＜●３Ｖ？＞である。
１０では、外部電源電圧ＶＣＣを降圧回路２０で降圧し
て一定の内部電源電圧ＶＩＩを生成し、内部電源電圧Ｖ
ＩＩを一般回路（内部回路）３０に供給することによ
り、低消費電力化及び素子の信頼性向上を図っている。
例えば、外部電源電圧ＶＣＣは５Ｖであり、内部電源電
圧ＶＩＩは＜●３Ｖ？＞である。
【０００３】降圧回路２０は、外部電源配線ＳＣと内部
電源配線ＳＩとの間に接続されたｐＭＯＳの出力トラン
ジスタ２１と、出力トランジスタ２１のゲート電圧ＶＧ
１を制御するための作動増幅回路２２と、内部電源電圧
ＶＩＩと比較される基準電圧ＶＳを作動増幅回路２２に
供給するための基準電圧発生回路２３とを備えている。
作動増幅回路２２は、ｎＭＯＳトランジスタ４１、４
２、ｐＭＯＳトランジスタ４３、４４及びｎＭＯＳトラ
ンジスタ４５を備えている。ｎＭＯＳトランジスタ４５
は、そのゲートに固定の電圧ＶＣが印加され、電流源と
して機能する。
電源配線ＳＩとの間に接続されたｐＭＯＳの出力トラン
ジスタ２１と、出力トランジスタ２１のゲート電圧ＶＧ
１を制御するための作動増幅回路２２と、内部電源電圧
ＶＩＩと比較される基準電圧ＶＳを作動増幅回路２２に
供給するための基準電圧発生回路２３とを備えている。
作動増幅回路２２は、ｎＭＯＳトランジスタ４１、４
２、ｐＭＯＳトランジスタ４３、４４及びｎＭＯＳトラ
ンジスタ４５を備えている。ｎＭＯＳトランジスタ４５
は、そのゲートに固定の電圧ＶＣが印加され、電流源と
して機能する。
【０００４】図示の如く、一般にトランジスタｊに流れ
る電流をＩｊと表記し、内部電源電圧ＶＩＩの変動に伴
い出力トランジスタ２１のゲートに流れる電流をＩＧ１
と表記すると、 Ｉ４５＝Ｉ４１＋Ｉ４２ Ｉ４３＝Ｉ４１＋ＩＧ１ が成立する。また、ｐＭＯＳトランジスタ４３と４４と
がカレントミラー回路を構成しているので、 Ｉ４３＝Ｉ４４ が成立する。
る電流をＩｊと表記し、内部電源電圧ＶＩＩの変動に伴
い出力トランジスタ２１のゲートに流れる電流をＩＧ１
と表記すると、 Ｉ４５＝Ｉ４１＋Ｉ４２ Ｉ４３＝Ｉ４１＋ＩＧ１ が成立する。また、ｐＭＯＳトランジスタ４３と４４と
がカレントミラー回路を構成しているので、 Ｉ４３＝Ｉ４４ が成立する。
【０００５】内部電源電圧ＶＩＩが安定状態のとき、 ＩＧ１＝０、Ｉ４３＝Ｉ４１、Ｉ４１＝Ｉ４２ となる。この状態から内部電源電圧ＶＩＩが低下する
と、電流Ｉ４２がΔＩ減少し、かつ、電流Ｉ４１がΔＩ
増加し、ＩＧ１＝−ΔＩとなり、ゲート電圧ＶＧ１の電
位が低下して出力トランジスタ２１のソースドレイン間
に流れる電流が増加し、内部電源電圧ＶＩＩが上昇す
る。逆に、内部電源電圧ＶＩＩが安定状態から上昇する
と、電流Ｉ４２がΔＩ増加し、かつ、電流Ｉ４１がΔＩ
減少し、ＩＧ１＝ΔＩとなり、ゲート電圧ＶＧ１の電位
が上昇して出力トランジスタ２１のソースドレイン間に
流れる電流が減少し、内部電源電圧ＶＩＩが低下する。
と、電流Ｉ４２がΔＩ減少し、かつ、電流Ｉ４１がΔＩ
増加し、ＩＧ１＝−ΔＩとなり、ゲート電圧ＶＧ１の電
位が低下して出力トランジスタ２１のソースドレイン間
に流れる電流が増加し、内部電源電圧ＶＩＩが上昇す
る。逆に、内部電源電圧ＶＩＩが安定状態から上昇する
と、電流Ｉ４２がΔＩ増加し、かつ、電流Ｉ４１がΔＩ
減少し、ＩＧ１＝ΔＩとなり、ゲート電圧ＶＧ１の電位
が上昇して出力トランジスタ２１のソースドレイン間に
流れる電流が減少し、内部電源電圧ＶＩＩが低下する。
【０００６】出力トランジスタ２１は、一般回路３０の
全てに電源を供給する必要があるので、駆動能力の大き
いものを用いる必要があり、ゲート幅は数万ミクロンに
もなる。このため、出力トランジスタ２１のゲートに
は、大きな容量が付くことになり、ゲート電圧ＶＧ１を
制御する作動増幅回路２２に大きな駆動能力が要求され
る。作動増幅回路２２の駆動能力は、電流Ｉ４５の大き
さに比例するので、電流Ｉ４５を大きくする必要があ
る。
全てに電源を供給する必要があるので、駆動能力の大き
いものを用いる必要があり、ゲート幅は数万ミクロンに
もなる。このため、出力トランジスタ２１のゲートに
は、大きな容量が付くことになり、ゲート電圧ＶＧ１を
制御する作動増幅回路２２に大きな駆動能力が要求され
る。作動増幅回路２２の駆動能力は、電流Ｉ４５の大き
さに比例するので、電流Ｉ４５を大きくする必要があ
る。
【０００７】
【発明が解決しようとする課題】しかし、半導体集積回
路１０がスタンバイ状態（待機状態）になると、内部電
源電圧ＶＩＩの変動は比較的小さくなり、作動増幅回路
２２の駆動能力は小さくても足りる。電流Ｉ４５が一定
であるので、半導体集積回路１０が待機状態のときに
は、作動増幅回路２２に無駄電流が流れ、半導体集積回
路１０の低消費電力化が妨げられる。
路１０がスタンバイ状態（待機状態）になると、内部電
源電圧ＶＩＩの変動は比較的小さくなり、作動増幅回路
２２の駆動能力は小さくても足りる。電流Ｉ４５が一定
であるので、半導体集積回路１０が待機状態のときに
は、作動増幅回路２２に無駄電流が流れ、半導体集積回
路１０の低消費電力化が妨げられる。
【０００８】この問題を解決するのに、スタンバイ状態
用降圧回路を追加し、スタンバイ状態用及びアクティブ
状態用の降圧回路を半導体集積回路の状態に応じて切換
える構成が考えられるが、内部電源電圧ＶＩＩの変動に
対する降圧回路切換制御の追従性が充分ではなく、内部
電源電圧ＶＩＩの変動が許容値を越えることになる。本
発明の目的は、このような問題点に鑑み、半導体集積回
路の内部電源電圧を安定に保ち、かつ、低消費電力化を
図ることができる降圧回路、及び、この降圧回路を内蔵
した半導体集積回路を提供することにある。
用降圧回路を追加し、スタンバイ状態用及びアクティブ
状態用の降圧回路を半導体集積回路の状態に応じて切換
える構成が考えられるが、内部電源電圧ＶＩＩの変動に
対する降圧回路切換制御の追従性が充分ではなく、内部
電源電圧ＶＩＩの変動が許容値を越えることになる。本
発明の目的は、このような問題点に鑑み、半導体集積回
路の内部電源電圧を安定に保ち、かつ、低消費電力化を
図ることができる降圧回路、及び、この降圧回路を内蔵
した半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段及びその作用】本発明に係
る降圧回路及びこれを内蔵した半導体集積回路を、実施
例図中の対応する構成要素の符号を引用して説明する。
第１発明では、例えば図１に示す如く、第１電源配線Ｓ
Ｃ上の第１電源電圧ＶＣＣを降下させて第２電源電圧Ｖ
ＩＩを生成し、第２電源電圧ＶＩＩを第２電源配線ＳＩ
に取り出し、第２電源電圧ＶＩＩを一定に制御する降圧
回路２０Ａにおいて、電流入力端が第１電源配線ＳＣに
接続され、電流出力端が第２電源配線ＳＩに接続され、
該電流入力端から該電流出力端へ流れる貫通電流が制御
入力端の電圧ＶＧ１により制御される出力トランジスタ
２１と、直流の基準電圧ＶＳを生成して出力端から取り
出す基準電圧発生回路２３と、第１トランジスタ４１の
制御入力端が基準電圧ＶＳの出力端に接続され、第２ト
ランジスタ４２の制御入力端が第２電源配線ＳＩに接続
され、第１トランジスタ４１に流れる電流と第２トラン
ジスタ４２に流れる電流との和が第１電流源４５に流
れ、該和が第１電流源４５の制御入力端の電圧ＶＧ２で
制御され、第１トランジスタ４１に流れる電流の変動成
分ΔＩ１又は第２トランジスタ４２に流れる電流の変動
成分−ΔＩ１が第１出力端Ｔ１から取り出され、第１出
力端Ｔ１が出力トランジスタ２１の該制御入力端に接続
されて、第２電源電圧ＶＩＩが低下したときに出力トラ
ンジスタ２１に流れる該貫通電流を増加させ、第２電源
電圧ＶＩＩが上昇したときに該貫通電流を減少させる第
１差動増幅回路２２と、第３トランジスタ５１の制御入
力端が基準電圧ＶＳの出力端に接続され、第４トランジ
スタ５２の制御入力端が第２電源配線ＳＩに接続され、
第３トランジスタ５１に流れる電流と第４トランジスタ
５２に流れる電流との和が第２電流源５５に流れ、該和
が一定にされ、第３トランジスタ５１に流れる電流の変
動成分ΔＩ又は第４トランジスタ５２に流れる電流の変
動成分−ΔＩ２が第２出力端Ｔ２から取り出され、第２
出力端Ｔ２が第１電流源４５の該制御入力端に接続され
て、第２電源電圧ＶＩＩが低下したときに第１電流源４
５に流れる電流を増加させ、第２電源電圧ＶＩＩが上昇
したときに第１電流源４５に流れる電流を減少させる第
２差動増幅回路２４とを備えている。
る降圧回路及びこれを内蔵した半導体集積回路を、実施
例図中の対応する構成要素の符号を引用して説明する。
第１発明では、例えば図１に示す如く、第１電源配線Ｓ
Ｃ上の第１電源電圧ＶＣＣを降下させて第２電源電圧Ｖ
ＩＩを生成し、第２電源電圧ＶＩＩを第２電源配線ＳＩ
に取り出し、第２電源電圧ＶＩＩを一定に制御する降圧
回路２０Ａにおいて、電流入力端が第１電源配線ＳＣに
接続され、電流出力端が第２電源配線ＳＩに接続され、
該電流入力端から該電流出力端へ流れる貫通電流が制御
入力端の電圧ＶＧ１により制御される出力トランジスタ
２１と、直流の基準電圧ＶＳを生成して出力端から取り
出す基準電圧発生回路２３と、第１トランジスタ４１の
制御入力端が基準電圧ＶＳの出力端に接続され、第２ト
ランジスタ４２の制御入力端が第２電源配線ＳＩに接続
され、第１トランジスタ４１に流れる電流と第２トラン
ジスタ４２に流れる電流との和が第１電流源４５に流
れ、該和が第１電流源４５の制御入力端の電圧ＶＧ２で
制御され、第１トランジスタ４１に流れる電流の変動成
分ΔＩ１又は第２トランジスタ４２に流れる電流の変動
成分−ΔＩ１が第１出力端Ｔ１から取り出され、第１出
力端Ｔ１が出力トランジスタ２１の該制御入力端に接続
されて、第２電源電圧ＶＩＩが低下したときに出力トラ
ンジスタ２１に流れる該貫通電流を増加させ、第２電源
電圧ＶＩＩが上昇したときに該貫通電流を減少させる第
１差動増幅回路２２と、第３トランジスタ５１の制御入
力端が基準電圧ＶＳの出力端に接続され、第４トランジ
スタ５２の制御入力端が第２電源配線ＳＩに接続され、
第３トランジスタ５１に流れる電流と第４トランジスタ
５２に流れる電流との和が第２電流源５５に流れ、該和
が一定にされ、第３トランジスタ５１に流れる電流の変
動成分ΔＩ又は第４トランジスタ５２に流れる電流の変
動成分−ΔＩ２が第２出力端Ｔ２から取り出され、第２
出力端Ｔ２が第１電流源４５の該制御入力端に接続され
て、第２電源電圧ＶＩＩが低下したときに第１電流源４
５に流れる電流を増加させ、第２電源電圧ＶＩＩが上昇
したときに第１電流源４５に流れる電流を減少させる第
２差動増幅回路２４とを備えている。
【００１０】上記トランジスタは、ＭＯＳ型、ＭＥＳ
型、バイポーラ型又はＢｉＭＯＳ型のいずれであっても
よい。上記構成の降圧回路は、次のように動作する。第
２電源電圧ＶＩＩが一般回路３０に供給され、一般回路
３０が安定したスタンバイ状態からアクティブ状態に変
化する際には、一般回路３０の消費電流が急増するた
め、例えば図２又は図４に示す如く、第２電源電圧ＶＩ
Ｉが低下する。この低下に対し、第１差動増幅回路２２
が応答して、出力トランジスタ２１に流れる電流を増加
させ、一方、第２作動増幅回路２４が応答して、第１電
流源４５に流れる電流を増加させる。
型、バイポーラ型又はＢｉＭＯＳ型のいずれであっても
よい。上記構成の降圧回路は、次のように動作する。第
２電源電圧ＶＩＩが一般回路３０に供給され、一般回路
３０が安定したスタンバイ状態からアクティブ状態に変
化する際には、一般回路３０の消費電流が急増するた
め、例えば図２又は図４に示す如く、第２電源電圧ＶＩ
Ｉが低下する。この低下に対し、第１差動増幅回路２２
が応答して、出力トランジスタ２１に流れる電流を増加
させ、一方、第２作動増幅回路２４が応答して、第１電
流源４５に流れる電流を増加させる。
【００１１】一般回路３０が必要とする電流と一般回路
３０への供給電流Ｉ２１との差が増加している間は、第
２電源電圧ＶＩＩは低下する。ゲート電圧ＶＧ２の変化
量が増大するにつれて、第１電流源４５に流れる電流Ｉ
４５が増加し、これにより、第２電源電圧ＶＩＩ変動に
対する第２作動増幅回路２４の応答速度が向上するの
で、ゲート電圧ＶＧ１の変化の速度が図２に示す如く増
大する。
３０への供給電流Ｉ２１との差が増加している間は、第
２電源電圧ＶＩＩは低下する。ゲート電圧ＶＧ２の変化
量が増大するにつれて、第１電流源４５に流れる電流Ｉ
４５が増加し、これにより、第２電源電圧ＶＩＩ変動に
対する第２作動増幅回路２４の応答速度が向上するの
で、ゲート電圧ＶＧ１の変化の速度が図２に示す如く増
大する。
【００１２】したがって、第１電流源４５に流れる電流
Ｉ４５が小さいスタンバイ状態から、電流Ｉ４５が比較
的大きいアクティブ状態に変化する場合であっても、第
２電源電圧ＶＩＩ変動に対する第２作動増幅回路２４の
制御の応答速度は充分なものとなる。一般回路３０が必
要とする電流と一般回路３０への供給電流Ｉ２１との差
が減少すると、第２電源電圧ＶＩＩが上昇する。これに
より、ゲート電圧ＶＧ２の変化量が減少して第１電流源
４５に流れる電流Ｉ４５が減少し、一方、ゲート電圧Ｖ
Ｇ１の変化量が減少して電流Ｉ２１が減少する。ゲート
電圧ＶＧ２の変化量が減少するにつれて、電流Ｉ４５の
減少により、第２電源電圧ＶＩＩ変動に対する第２作動
増幅回路２４の応答速度が低下するので、ゲート電圧Ｖ
Ｇ１の変化量が図２に示す如く小さくなる。
Ｉ４５が小さいスタンバイ状態から、電流Ｉ４５が比較
的大きいアクティブ状態に変化する場合であっても、第
２電源電圧ＶＩＩ変動に対する第２作動増幅回路２４の
制御の応答速度は充分なものとなる。一般回路３０が必
要とする電流と一般回路３０への供給電流Ｉ２１との差
が減少すると、第２電源電圧ＶＩＩが上昇する。これに
より、ゲート電圧ＶＧ２の変化量が減少して第１電流源
４５に流れる電流Ｉ４５が減少し、一方、ゲート電圧Ｖ
Ｇ１の変化量が減少して電流Ｉ２１が減少する。ゲート
電圧ＶＧ２の変化量が減少するにつれて、電流Ｉ４５の
減少により、第２電源電圧ＶＩＩ変動に対する第２作動
増幅回路２４の応答速度が低下するので、ゲート電圧Ｖ
Ｇ１の変化量が図２に示す如く小さくなる。
【００１３】このようにして、第２電源電圧ＶＩＩが一
定値ＶＩ０になるようにフィードバック制御される。第
２電源電圧ＶＩＩが安定値ＶＩ０から上昇する場合も上
記同様にして、第２電源電圧ＶＩＩが一定値ＶＩ０にな
るようにフィードバック制御される。一般回路３０がア
クティブ状態のとき、第１電流源４５に流れる電流Ｉ４
５は、一般回路３０内の全てに対する電流Ｉ２１に比し
充分小さいので、第１電流源４５の駆動能力は出力トラ
ンジスタ２１の駆動能力に比し充分小さくて足りる。こ
のため、第２電流源５５に流れる定電流Ｉ５５は、アク
ティブ状態で第１電流源４５に流れる電流Ｉ４５よりも
充分小さくて足りる。また、出力トランジスタ２１に流
れる電流Ｉ２１が充分小さいスタンバイ状態では、第２
作動増幅回路２４により第１電流源４５の電流Ｉ４５が
小さく制御される。したがって、降圧回路２０Ａ及びこ
れを内蔵した半導体集積回路を従来よりも低消費電力化
することができる。
定値ＶＩ０になるようにフィードバック制御される。第
２電源電圧ＶＩＩが安定値ＶＩ０から上昇する場合も上
記同様にして、第２電源電圧ＶＩＩが一定値ＶＩ０にな
るようにフィードバック制御される。一般回路３０がア
クティブ状態のとき、第１電流源４５に流れる電流Ｉ４
５は、一般回路３０内の全てに対する電流Ｉ２１に比し
充分小さいので、第１電流源４５の駆動能力は出力トラ
ンジスタ２１の駆動能力に比し充分小さくて足りる。こ
のため、第２電流源５５に流れる定電流Ｉ５５は、アク
ティブ状態で第１電流源４５に流れる電流Ｉ４５よりも
充分小さくて足りる。また、出力トランジスタ２１に流
れる電流Ｉ２１が充分小さいスタンバイ状態では、第２
作動増幅回路２４により第１電流源４５の電流Ｉ４５が
小さく制御される。したがって、降圧回路２０Ａ及びこ
れを内蔵した半導体集積回路を従来よりも低消費電力化
することができる。
【００１４】上記構成の第１発明には、例えば以下のよ
うな第１乃至第４態様が含まれる。第１発明の第１態様
では、例えば図１に示す如く、第１差動増幅回路２２
は、制御入力端が基準電圧発生回路２３の出力端に接続
され、電流入力端から電流出力端へ電流が流れる第１ト
ランジスタ４１と、制御入力端が第２電源配線ＳＩに接
続され、電流入力端から電流出力端へ電流が流れる第２
トランジスタ４２と、電流入力端が第１及び第２のトラ
ンジスタ４１、４２の該電流出力端に接続され、電流出
力端が第２電源配線ＳＩより低電位の第３電源配線、例
えばグランド線に接続され、該電流入力端から該電流出
力端へ流れる電流が制御入力端の電圧ＶＧ２で制御され
る第１電流源４５と、第１及び第２の定電流入力端が共
に第１電源配線ＳＣに接続され、該第１定電流入力端と
導通した第１定電流出力端及び該第２定電流入力端と導
通した第２定電流出力端がそれぞれ第１及び第２のトラ
ンジスタ４１、４２の該電流入力端に接続された第１カ
レントミラー回路４３、４４とを有し、第１出力端Ｔ１
は、第１又は第２のトランジスタ４１、４２の一方の電
流入力端である。
うな第１乃至第４態様が含まれる。第１発明の第１態様
では、例えば図１に示す如く、第１差動増幅回路２２
は、制御入力端が基準電圧発生回路２３の出力端に接続
され、電流入力端から電流出力端へ電流が流れる第１ト
ランジスタ４１と、制御入力端が第２電源配線ＳＩに接
続され、電流入力端から電流出力端へ電流が流れる第２
トランジスタ４２と、電流入力端が第１及び第２のトラ
ンジスタ４１、４２の該電流出力端に接続され、電流出
力端が第２電源配線ＳＩより低電位の第３電源配線、例
えばグランド線に接続され、該電流入力端から該電流出
力端へ流れる電流が制御入力端の電圧ＶＧ２で制御され
る第１電流源４５と、第１及び第２の定電流入力端が共
に第１電源配線ＳＣに接続され、該第１定電流入力端と
導通した第１定電流出力端及び該第２定電流入力端と導
通した第２定電流出力端がそれぞれ第１及び第２のトラ
ンジスタ４１、４２の該電流入力端に接続された第１カ
レントミラー回路４３、４４とを有し、第１出力端Ｔ１
は、第１又は第２のトランジスタ４１、４２の一方の電
流入力端である。
【００１５】第１発明の第２態様では、例えば図３に示
す如く、第１差動増幅回路２２Ａは、制御入力端が基準
電圧発生回路２３の出力端に接続され、電流入力端から
電流出力端へ電流が流れる第１トランジスタ６１と、制
御入力端が第２電源配線ＳＩに接続され、電流入力端か
ら電流出力端へ電流が流れる第２トランジスタ６２と、
電流入力端が第１電源配線ＳＣに接続され、電流出力端
が第１及び第２のトランジスタ６１、６２の電流入力端
に接続され、該電流入力端から該電流出力端へ流れる電
流が制御入力端の電圧ＶＧ２で制御される第１電流源６
５と、第１及び第２の定電流入力端がそれぞれ第１及び
第２のトランジスタ６１、６２の該電流出力端に接続さ
れ、該第１定電流入力端と導通した第１定電流出力端及
び該第２定電流入力端と導通した第２定電流出力端が共
に第２電源配線ＳＩより低電位の第３電源配線、例えば
グランド線に接続された第１カレントミラー回路６３、
６４と、を有し、第１出力端Ｔ１は、第１又は第２のト
ランジスタ６１、６２の一方の電流出力端である。
す如く、第１差動増幅回路２２Ａは、制御入力端が基準
電圧発生回路２３の出力端に接続され、電流入力端から
電流出力端へ電流が流れる第１トランジスタ６１と、制
御入力端が第２電源配線ＳＩに接続され、電流入力端か
ら電流出力端へ電流が流れる第２トランジスタ６２と、
電流入力端が第１電源配線ＳＣに接続され、電流出力端
が第１及び第２のトランジスタ６１、６２の電流入力端
に接続され、該電流入力端から該電流出力端へ流れる電
流が制御入力端の電圧ＶＧ２で制御される第１電流源６
５と、第１及び第２の定電流入力端がそれぞれ第１及び
第２のトランジスタ６１、６２の該電流出力端に接続さ
れ、該第１定電流入力端と導通した第１定電流出力端及
び該第２定電流入力端と導通した第２定電流出力端が共
に第２電源配線ＳＩより低電位の第３電源配線、例えば
グランド線に接続された第１カレントミラー回路６３、
６４と、を有し、第１出力端Ｔ１は、第１又は第２のト
ランジスタ６１、６２の一方の電流出力端である。
【００１６】第１発明の第３態様では、例えば図１に示
す如く、第２差動増幅回路２４は、制御入力端が基準電
圧発生回路２３の出力端に接続され、電流入力端から電
流出力端へ電流が流れる第３トランジスタ５１と、制御
入力端が第２電源配線ＳＩに接続され、電流入力端から
電流出力端へ電流が流れる第４トランジスタ５２と、電
流入力端が第３及び第４のトランジスタ５１、５２の該
電流出力端に接続され、電流出力端が第２電源配線ＳＩ
より低電位の第３電源配線、例えばグランド線に接続さ
れ、該電流入力端から該電流出力端へ流れる電流が一定
にされる第２電流源５５と、第１及び第２の定電流入力
端が共に第１電源配線ＳＣに接続され、該第１定電流入
力端と導通した第１定電流出力端及び該第２定電流入力
端と導通した第２定電流出力端がそれぞれ第３及び第４
のトランジスタ５１、５２の該電流入力端に接続された
第２カレントミラー回路５３、５４とを有し、第２出力
端Ｔ２は、第３又は第４のトランジスタ５１、５２の一
方の電流入力端である。
す如く、第２差動増幅回路２４は、制御入力端が基準電
圧発生回路２３の出力端に接続され、電流入力端から電
流出力端へ電流が流れる第３トランジスタ５１と、制御
入力端が第２電源配線ＳＩに接続され、電流入力端から
電流出力端へ電流が流れる第４トランジスタ５２と、電
流入力端が第３及び第４のトランジスタ５１、５２の該
電流出力端に接続され、電流出力端が第２電源配線ＳＩ
より低電位の第３電源配線、例えばグランド線に接続さ
れ、該電流入力端から該電流出力端へ流れる電流が一定
にされる第２電流源５５と、第１及び第２の定電流入力
端が共に第１電源配線ＳＣに接続され、該第１定電流入
力端と導通した第１定電流出力端及び該第２定電流入力
端と導通した第２定電流出力端がそれぞれ第３及び第４
のトランジスタ５１、５２の該電流入力端に接続された
第２カレントミラー回路５３、５４とを有し、第２出力
端Ｔ２は、第３又は第４のトランジスタ５１、５２の一
方の電流入力端である。
【００１７】第１発明の第４態様では、例えば図３に示
す如く、第２差動増幅回路２４Ａは、制御入力端が基準
電圧発生回路２３の出力端に接続され、電流入力端から
電流出力端へ電流が流れる第３トランジスタ７１と、制
御入力端が第２電源配線ＳＩに接続され、電流入力端か
ら電流出力端へ電流が流れる第４トランジスタ７２と、
電流入力端が第１電源配線ＳＣに接続され、電流出力端
が第３及び第４のトランジスタ７１、７２の電流入力端
に接続され、該電流入力端から該電流出力端へ流れる電
流が一定にされる第２電流源７５と、第１及び第２の定
電流入力端がそれぞれ第３及び第４のトランジスタ７
１、７２の該電流出力端に接続され、該第１定電流入力
端と導通した第１定電流出力端及び該第２定電流入力端
と導通した第２定電流出力端が共に第２電源配線ＳＩよ
り低電位の第３電源配線に接続された第２カレントミラ
ー回路７３、７４とを有し、第２出力端Ｔ２は、第３又
は第４のトランジスタ７１、７２の一方の電流出力端で
ある。
す如く、第２差動増幅回路２４Ａは、制御入力端が基準
電圧発生回路２３の出力端に接続され、電流入力端から
電流出力端へ電流が流れる第３トランジスタ７１と、制
御入力端が第２電源配線ＳＩに接続され、電流入力端か
ら電流出力端へ電流が流れる第４トランジスタ７２と、
電流入力端が第１電源配線ＳＣに接続され、電流出力端
が第３及び第４のトランジスタ７１、７２の電流入力端
に接続され、該電流入力端から該電流出力端へ流れる電
流が一定にされる第２電流源７５と、第１及び第２の定
電流入力端がそれぞれ第３及び第４のトランジスタ７
１、７２の該電流出力端に接続され、該第１定電流入力
端と導通した第１定電流出力端及び該第２定電流入力端
と導通した第２定電流出力端が共に第２電源配線ＳＩよ
り低電位の第３電源配線に接続された第２カレントミラ
ー回路７３、７４とを有し、第２出力端Ｔ２は、第３又
は第４のトランジスタ７１、７２の一方の電流出力端で
ある。
【００１８】第２発明に係る半導体集積回路では、上記
構成の降圧回路と、第２電源電圧ＶＩＩにより作動する
一般の回路３０とを備えている。
構成の降圧回路と、第２電源電圧ＶＩＩにより作動する
一般の回路３０とを備えている。
【００１９】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図１は、第１実施例の半導体集積回路１
０Ａを示す。この半導体集積回路１０Ａは、外部電源電
圧ＶＣＣを降圧回路２０Ａで降圧して一定の内部電源電
圧ＶＩＩを生成し、内部電源電圧ＶＩＩを一般回路３０
の全てに供給することにより、低消費電力化及び素子の
信頼性向上を図っている。
する。 ［第１実施例］図１は、第１実施例の半導体集積回路１
０Ａを示す。この半導体集積回路１０Ａは、外部電源電
圧ＶＣＣを降圧回路２０Ａで降圧して一定の内部電源電
圧ＶＩＩを生成し、内部電源電圧ＶＩＩを一般回路３０
の全てに供給することにより、低消費電力化及び素子の
信頼性向上を図っている。
【００２０】降圧回路２０は、外部電源配線ＳＣと内部
電源配線ＳＩとの間に接続されたｐＭＯＳの出力トラン
ジスタ２１と、出力トランジスタ２１のゲート電圧ＶＧ
１を制御するための作動増幅回路２２と、作動増幅回路
２２の駆動能力を制御するための作動増幅回路２４と、
内部電源電圧ＶＩＩと比較される基準電圧ＶＳを作動増
幅回路２２及び２４に供給するための基準電圧発生回路
２３とを備えている。
電源配線ＳＩとの間に接続されたｐＭＯＳの出力トラン
ジスタ２１と、出力トランジスタ２１のゲート電圧ＶＧ
１を制御するための作動増幅回路２２と、作動増幅回路
２２の駆動能力を制御するための作動増幅回路２４と、
内部電源電圧ＶＩＩと比較される基準電圧ＶＳを作動増
幅回路２２及び２４に供給するための基準電圧発生回路
２３とを備えている。
【００２１】作動増幅回路２２は、ｎＭＯＳトランジス
タ４１、４２、ｐＭＯＳトランジスタ４３、４４及びｎ
ＭＯＳトランジスタ４５を備えている。ｎＭＯＳトラン
ジスタ４１は、そのゲートが基準電圧発生回路２３の電
圧出力端に接続され、ドレインが、一方ではｐＭＯＳト
ランジスタ４３を介して外部電源配線ＳＣに接続され、
他方では回路２２の出力端Ｔ１として出力トランジスタ
２１のゲートに接続されている。ｎＭＯＳトランジスタ
４２は、そのゲートが出力トランジスタ２１のドレイン
に接続され、ドレインがｐＭＯＳトランジスタ４４を介
して外部電源配線ＳＣに接続されている。ｐＭＯＳトラ
ンジスタ４３と４４とは、両ゲートが共通に接続され且
つ該ゲートがｐＭＯＳトランジスタ４４のソースに接続
されて、カレントミラー回路を構成している。ｎＭＯＳ
トランジスタ４１及び４２の両ソースは、ｎＭＯＳトラ
ンジスタ４５を介してグランド線に接続されている。
タ４１、４２、ｐＭＯＳトランジスタ４３、４４及びｎ
ＭＯＳトランジスタ４５を備えている。ｎＭＯＳトラン
ジスタ４１は、そのゲートが基準電圧発生回路２３の電
圧出力端に接続され、ドレインが、一方ではｐＭＯＳト
ランジスタ４３を介して外部電源配線ＳＣに接続され、
他方では回路２２の出力端Ｔ１として出力トランジスタ
２１のゲートに接続されている。ｎＭＯＳトランジスタ
４２は、そのゲートが出力トランジスタ２１のドレイン
に接続され、ドレインがｐＭＯＳトランジスタ４４を介
して外部電源配線ＳＣに接続されている。ｐＭＯＳトラ
ンジスタ４３と４４とは、両ゲートが共通に接続され且
つ該ゲートがｐＭＯＳトランジスタ４４のソースに接続
されて、カレントミラー回路を構成している。ｎＭＯＳ
トランジスタ４１及び４２の両ソースは、ｎＭＯＳトラ
ンジスタ４５を介してグランド線に接続されている。
【００２２】作動増幅回路２４は、ｎＭＯＳトランジス
タ５１、５２、ｐＭＯＳトランジスタ５３、５４及びｎ
ＭＯＳトランジスタ５５を供え、作動増幅回路２２と同
様に構成されている。ｎＭＯＳトランジスタ５５のゲー
トには、例えば不図示のカレントミラー回路により、固
定の電圧ＶＣが印加され、ｎＭＯＳトランジスタ５５は
電流源として機能する。
タ５１、５２、ｐＭＯＳトランジスタ５３、５４及びｎ
ＭＯＳトランジスタ５５を供え、作動増幅回路２２と同
様に構成されている。ｎＭＯＳトランジスタ５５のゲー
トには、例えば不図示のカレントミラー回路により、固
定の電圧ＶＣが印加され、ｎＭＯＳトランジスタ５５は
電流源として機能する。
【００２３】作動増幅回路２４と２２の間では、ｎＭＯ
Ｓトランジスタ５２のドレインが回路２４の出力端Ｔ２
としてｎＭＯＳトランジスタ４５のゲートに接続され、
ｎＭＯＳトランジスタ５１及び５２のゲートがそれぞれ
ｎＭＯＳトランジスタ４１及び４２のゲートに接続され
ている。次に、上記の如く構成された降圧回路２０Ａの
動作を説明する。
Ｓトランジスタ５２のドレインが回路２４の出力端Ｔ２
としてｎＭＯＳトランジスタ４５のゲートに接続され、
ｎＭＯＳトランジスタ５１及び５２のゲートがそれぞれ
ｎＭＯＳトランジスタ４１及び４２のゲートに接続され
ている。次に、上記の如く構成された降圧回路２０Ａの
動作を説明する。
【００２４】図示の如く、一般にトランジスタｊに流れ
る電流を電流Ｉｊと表記し、内部電源電圧ＶＩＩの変動
に伴いトランジスタ２１及び４５のゲートに流れる電流
をそれぞれＩＧ１及びＩＧ２と表記すると、 Ｉ４５＝Ｉ４１＋Ｉ４２ Ｉ４３＝Ｉ４１＋ＩＧ１ Ｉ５５＝Ｉ５１＋Ｉ５２ Ｉ５４＝Ｉ５２＋ＩＧ２ が成立する。また、ｐＭＯＳトランジスタ４３と４４と
がカレントミラー回路を構成し、ｐＭＯＳトランジスタ
５３と５４とがカレントミラー回路を構成しているの
で、 Ｉ４３＝Ｉ４４、Ｉ５３＝Ｉ５４ が成立する。
る電流を電流Ｉｊと表記し、内部電源電圧ＶＩＩの変動
に伴いトランジスタ２１及び４５のゲートに流れる電流
をそれぞれＩＧ１及びＩＧ２と表記すると、 Ｉ４５＝Ｉ４１＋Ｉ４２ Ｉ４３＝Ｉ４１＋ＩＧ１ Ｉ５５＝Ｉ５１＋Ｉ５２ Ｉ５４＝Ｉ５２＋ＩＧ２ が成立する。また、ｐＭＯＳトランジスタ４３と４４と
がカレントミラー回路を構成し、ｐＭＯＳトランジスタ
５３と５４とがカレントミラー回路を構成しているの
で、 Ｉ４３＝Ｉ４４、Ｉ５３＝Ｉ５４ が成立する。
【００２５】内部電源電圧ＶＩＩが安定状態のとき、 ＩＧ１＝０、Ｉ４３＝Ｉ４１、Ｉ４１＝Ｉ４２ ＩＧ２＝０、Ｉ５４＝Ｉ５２、Ｉ５１＝Ｉ５２ となる。安定したスタンバイ状態からアクティブ状態に
変化する際には、一般回路３０の消費電流が急増するた
め、図２に示す如く内部電源電圧ＶＩＩが低下する。こ
の際、作動増幅回路２４については、電流Ｉ５２がΔＩ
２減少し、かつ、電流Ｉ５１がΔＩ２増加し、ＩＧ２＝
ΔＩ２となり、ゲート電圧ＶＧ２の電位が上昇して電流
Ｉ４５が増加する。一方、作動増幅回路２２について
は、電流Ｉ４２がΔＩ１減少し、かつ、電流Ｉ４１がΔ
Ｉ１増加し、ＩＧ１＝−ΔＩ１となり、ゲート電圧ＶＧ
１の電位が低下して電流Ｉ２１が増加する。
変化する際には、一般回路３０の消費電流が急増するた
め、図２に示す如く内部電源電圧ＶＩＩが低下する。こ
の際、作動増幅回路２４については、電流Ｉ５２がΔＩ
２減少し、かつ、電流Ｉ５１がΔＩ２増加し、ＩＧ２＝
ΔＩ２となり、ゲート電圧ＶＧ２の電位が上昇して電流
Ｉ４５が増加する。一方、作動増幅回路２２について
は、電流Ｉ４２がΔＩ１減少し、かつ、電流Ｉ４１がΔ
Ｉ１増加し、ＩＧ１＝−ΔＩ１となり、ゲート電圧ＶＧ
１の電位が低下して電流Ｉ２１が増加する。
【００２６】一般回路３０が必要とする電流と一般回路
３０への供給電流Ｉ２１との差が増加している間は、内
部電源電圧ＶＩＩは低下する。ゲート電圧ＶＧ２が上昇
するにつれて、電流Ｉ４５が増加し、これにより、内部
電源電圧ＶＩＩ変動に対する作動増幅回路２２の応答速
度が向上するので、ゲート電圧ＶＧ１の低下速度が図２
に示す如く増大する。
３０への供給電流Ｉ２１との差が増加している間は、内
部電源電圧ＶＩＩは低下する。ゲート電圧ＶＧ２が上昇
するにつれて、電流Ｉ４５が増加し、これにより、内部
電源電圧ＶＩＩ変動に対する作動増幅回路２２の応答速
度が向上するので、ゲート電圧ＶＧ１の低下速度が図２
に示す如く増大する。
【００２７】したがって、電流Ｉ４５が小さいスタンバ
イ状態から、電流Ｉ４５が比較的大きいアクティブ状態
に変化する場合であっても、内部電源電圧ＶＩＩ変動に
対する作動増幅回路２２の制御の応答速度は充分なもの
となる。一般回路３０が必要とする電流と一般回路３０
への供給電流Ｉ２１との差が減少すると、内部電源電圧
ＶＩＩが上昇する。これにより、ＩＧ２＝ΔＩ２が減少
し、ゲート電圧ＶＧ２の電位が低下して電流Ｉ４５が減
少し、一方、ＩＧ１＝−ΔＩ１の絶対値が減少し、ゲー
ト電圧ＶＧ１の電位が上昇して電流Ｉ２１が減少する。
ゲート電圧ＶＧ２が下降するにつれて、電流Ｉ４５の減
少し、これにより、内部電源電圧ＶＩＩ変動に対する作
動増幅回路２２の応答速度が低下するので、ゲート電圧
ＶＧ１の上昇速度が図２に示す如く小さくなる。
イ状態から、電流Ｉ４５が比較的大きいアクティブ状態
に変化する場合であっても、内部電源電圧ＶＩＩ変動に
対する作動増幅回路２２の制御の応答速度は充分なもの
となる。一般回路３０が必要とする電流と一般回路３０
への供給電流Ｉ２１との差が減少すると、内部電源電圧
ＶＩＩが上昇する。これにより、ＩＧ２＝ΔＩ２が減少
し、ゲート電圧ＶＧ２の電位が低下して電流Ｉ４５が減
少し、一方、ＩＧ１＝−ΔＩ１の絶対値が減少し、ゲー
ト電圧ＶＧ１の電位が上昇して電流Ｉ２１が減少する。
ゲート電圧ＶＧ２が下降するにつれて、電流Ｉ４５の減
少し、これにより、内部電源電圧ＶＩＩ変動に対する作
動増幅回路２２の応答速度が低下するので、ゲート電圧
ＶＧ１の上昇速度が図２に示す如く小さくなる。
【００２８】このようにして、内部電源電圧ＶＩＩが一
定値ＶＩ０になるようにフィードバック制御される。内
部電源電圧ＶＩＩが安定値ＶＩ０から上昇する場合も上
記同様にして、内部電源電圧ＶＩＩが一定値ＶＩ０にな
るようにフィードバック制御される。アクティブ状態に
おいて、電流Ｉ４５は、一般回路３０内の全てに対する
電流Ｉ２１に比し充分小さいので、ｎＭＯＳトランジス
タ４５の駆動能力は出力トランジスタ２１の駆動能力に
比し充分小さくて足りる。このため、電流Ｉ５５は、ア
クティブ状態での電流Ｉ４５よりも充分小さくて足り
る。また、電流Ｉ２１が充分小さいスタンバイ状態で
は、作動増幅回路２４により電流Ｉ４５が小さく制御さ
れる。したがって、降圧回路２０Ａを従来よりも低消費
電力化することができる。
定値ＶＩ０になるようにフィードバック制御される。内
部電源電圧ＶＩＩが安定値ＶＩ０から上昇する場合も上
記同様にして、内部電源電圧ＶＩＩが一定値ＶＩ０にな
るようにフィードバック制御される。アクティブ状態に
おいて、電流Ｉ４５は、一般回路３０内の全てに対する
電流Ｉ２１に比し充分小さいので、ｎＭＯＳトランジス
タ４５の駆動能力は出力トランジスタ２１の駆動能力に
比し充分小さくて足りる。このため、電流Ｉ５５は、ア
クティブ状態での電流Ｉ４５よりも充分小さくて足り
る。また、電流Ｉ２１が充分小さいスタンバイ状態で
は、作動増幅回路２４により電流Ｉ４５が小さく制御さ
れる。したがって、降圧回路２０Ａを従来よりも低消費
電力化することができる。
【００２９】［第２実施例］図３は、第２実施例の半導
体集積回路１０Ｂを示す。この半導体集積回路１０Ｂの
降圧回路２０Ｂは、図１に示す作動増幅回路２２及び２
４の代わりに、作動増幅回路２２Ａ及び２４Ａを用いて
いる。作動増幅回路２２Ａは、ｐＭＯＳトランジスタ６
１、６２、ｎＭＯＳトランジスタ６３、６４及びｐＭＯ
Ｓトランジスタ６５を備えている。ｐＭＯＳトランジス
タ６１は、そのゲートが基準電圧発生回路２３の電圧出
力端に接続され、ドレインがｎＭＯＳトランジスタ６３
を介してグランド線に接続されている。ｐＭＯＳトラン
ジスタ６２は、そのゲートが出力トランジスタ２１Ａの
ソースに接続され、ドレインが、一方ではｎＭＯＳトラ
ンジスタ６４を介してグランド線に接続され、他方では
回路２２Ａの出力端Ｔ１としてｎＭＯＳの出力トランジ
スタ２１Ａのゲートに接続されている。ｎＭＯＳトラン
ジスタ６３と６４とは、両ゲートが共通に接続され且つ
該ゲートがｎＭＯＳトランジスタ６３のドレインに接続
されて、カレントミラー回路を構成している。ｐＭＯＳ
トランジスタ６１及び６２の両ソースは、ｐＭＯＳトラ
ンジスタ６５を介して外部電源配線ＳＣに接続されてい
る。
体集積回路１０Ｂを示す。この半導体集積回路１０Ｂの
降圧回路２０Ｂは、図１に示す作動増幅回路２２及び２
４の代わりに、作動増幅回路２２Ａ及び２４Ａを用いて
いる。作動増幅回路２２Ａは、ｐＭＯＳトランジスタ６
１、６２、ｎＭＯＳトランジスタ６３、６４及びｐＭＯ
Ｓトランジスタ６５を備えている。ｐＭＯＳトランジス
タ６１は、そのゲートが基準電圧発生回路２３の電圧出
力端に接続され、ドレインがｎＭＯＳトランジスタ６３
を介してグランド線に接続されている。ｐＭＯＳトラン
ジスタ６２は、そのゲートが出力トランジスタ２１Ａの
ソースに接続され、ドレインが、一方ではｎＭＯＳトラ
ンジスタ６４を介してグランド線に接続され、他方では
回路２２Ａの出力端Ｔ１としてｎＭＯＳの出力トランジ
スタ２１Ａのゲートに接続されている。ｎＭＯＳトラン
ジスタ６３と６４とは、両ゲートが共通に接続され且つ
該ゲートがｎＭＯＳトランジスタ６３のドレインに接続
されて、カレントミラー回路を構成している。ｐＭＯＳ
トランジスタ６１及び６２の両ソースは、ｐＭＯＳトラ
ンジスタ６５を介して外部電源配線ＳＣに接続されてい
る。
【００３０】作動増幅回路２４Ａは、ｐＭＯＳトランジ
スタ７１、７２、ｎＭＯＳトランジスタ７３、７４及び
ｐＭＯＳトランジスタ７５を供え、作動増幅回路２２Ａ
と同様に構成されている。ｐＭＯＳトランジスタ７５の
ゲートには、例えば不図示のカレントミラー回路によ
り、固定の電圧ＶＣが印加され、これによりｐＭＯＳト
ランジスタ７５は電流源として機能する。
スタ７１、７２、ｎＭＯＳトランジスタ７３、７４及び
ｐＭＯＳトランジスタ７５を供え、作動増幅回路２２Ａ
と同様に構成されている。ｐＭＯＳトランジスタ７５の
ゲートには、例えば不図示のカレントミラー回路によ
り、固定の電圧ＶＣが印加され、これによりｐＭＯＳト
ランジスタ７５は電流源として機能する。
【００３１】作動増幅回路２４Ａと２２Ａとの間では、
ｐＭＯＳトランジスタ７１のドレインが回路２４Ａの出
力端Ｔ２としてｐＭＯＳトランジスタ６５のゲートに接
続されている。次に、上記の如く構成された降圧回路２
０Ｂの動作を説明する。電流については、図１の場合と
同様に、 Ｉ６５＝Ｉ６１＋Ｉ６２ Ｉ６４＝Ｉ６２＋ＩＧ１ Ｉ７５＝Ｉ７１＋Ｉ７２ Ｉ７３＝Ｉ７１＋ＩＧ２ Ｉ６３＝Ｉ６４、Ｉ７３＝Ｉ７４ が成立する。
ｐＭＯＳトランジスタ７１のドレインが回路２４Ａの出
力端Ｔ２としてｐＭＯＳトランジスタ６５のゲートに接
続されている。次に、上記の如く構成された降圧回路２
０Ｂの動作を説明する。電流については、図１の場合と
同様に、 Ｉ６５＝Ｉ６１＋Ｉ６２ Ｉ６４＝Ｉ６２＋ＩＧ１ Ｉ７５＝Ｉ７１＋Ｉ７２ Ｉ７３＝Ｉ７１＋ＩＧ２ Ｉ６３＝Ｉ６４、Ｉ７３＝Ｉ７４ が成立する。
【００３２】内部電源電圧ＶＩＩが安定状態のとき、 ＩＧ１＝０、Ｉ６２＝Ｉ６４、Ｉ６１＝Ｉ６２ ＩＧ２＝０、Ｉ７３＝Ｉ７１、Ｉ７１＝Ｉ７２ となる。安定したスタンバイ状態からアクティブ状態に
変化する際には、一般回路３０の消費電流が急増するた
め、図４に示す如く内部電源電圧ＶＩＩが低下する。こ
の際、作動増幅回路２４Ａについては、電流Ｉ７２がΔ
Ｉ２増加し、かつ、電流Ｉ７１がΔＩ２減少し、ＩＧ２
＝−ΔＩ２となり、ゲート電圧ＶＧ２の電位が下降して
電流Ｉ６５が増加し、作動増幅回路２２については、電
流Ｉ６２がΔＩ１増加し、かつ、電流Ｉ６１がΔＩ１減
少し、ＩＧ１＝ΔＩ１となり、ゲート電圧ＶＧ１が上昇
して電流Ｉ２１Ａが増加する。一般回路３０が必要とす
る電流と電流Ｉ２１Ａとの差が増加している間は、内部
電源電圧ＶＩＩが低下する。ゲート電圧ＶＧ２が低下し
て内部電源電圧ＶＩＩの変動に対する降圧回路２０Ｂの
応答速度が向上するので、ゲート電圧ＶＧ１の上昇速度
が図４に示す如く大きくなる。
変化する際には、一般回路３０の消費電流が急増するた
め、図４に示す如く内部電源電圧ＶＩＩが低下する。こ
の際、作動増幅回路２４Ａについては、電流Ｉ７２がΔ
Ｉ２増加し、かつ、電流Ｉ７１がΔＩ２減少し、ＩＧ２
＝−ΔＩ２となり、ゲート電圧ＶＧ２の電位が下降して
電流Ｉ６５が増加し、作動増幅回路２２については、電
流Ｉ６２がΔＩ１増加し、かつ、電流Ｉ６１がΔＩ１減
少し、ＩＧ１＝ΔＩ１となり、ゲート電圧ＶＧ１が上昇
して電流Ｉ２１Ａが増加する。一般回路３０が必要とす
る電流と電流Ｉ２１Ａとの差が増加している間は、内部
電源電圧ＶＩＩが低下する。ゲート電圧ＶＧ２が低下し
て内部電源電圧ＶＩＩの変動に対する降圧回路２０Ｂの
応答速度が向上するので、ゲート電圧ＶＧ１の上昇速度
が図４に示す如く大きくなる。
【００３３】以下の動作は、上記第１実施例の説明から
容易に理解できるので、その説明を省略する。本第２実
施例の効果は、第１実施例の効果と同一である。 ［第３実施例］図５は、第３実施例の半導体集積回路１
０Ｃを示す。
容易に理解できるので、その説明を省略する。本第２実
施例の効果は、第１実施例の効果と同一である。 ［第３実施例］図５は、第３実施例の半導体集積回路１
０Ｃを示す。
【００３４】この半導体集積回路１０Ｃの降圧回路２０
Ｃは、上記第１実施例と第２実施例とを組み合わせた構
成であり、図１に示す作動増幅回路２２と、図３に示す
作動増幅回路２４Ａに類似した作動増幅回路２４Ａ’と
を用いている。作動増幅回路２４Ａ’は、カレントミラ
ー回路を構成するｐＭＯＳトランジスタのゲートとドレ
インとの接続のみが作動増幅回路２４Ａと異なってい
る。
Ｃは、上記第１実施例と第２実施例とを組み合わせた構
成であり、図１に示す作動増幅回路２２と、図３に示す
作動増幅回路２４Ａに類似した作動増幅回路２４Ａ’と
を用いている。作動増幅回路２４Ａ’は、カレントミラ
ー回路を構成するｐＭＯＳトランジスタのゲートとドレ
インとの接続のみが作動増幅回路２４Ａと異なってい
る。
【００３５】作動増幅回路２４Ａ’と２２の間では、ｐ
ＭＯＳトランジスタ７２のドレインが回路２４Ａ’の出
力端Ｔ２としてｎＭＯＳトランジスタ４５のゲートに接
続されている。内部電源電圧ＶＩＩが安定状態から低下
すると、電流Ｉ７２がΔＩ２増加し、かつ、電流Ｉ７１
がΔＩ２減少し、ＩＧ２＝ΔＩ２となり、ゲート電圧Ｖ
Ｇ２の電位が上昇して電流Ｉ４５が増加する。
ＭＯＳトランジスタ７２のドレインが回路２４Ａ’の出
力端Ｔ２としてｎＭＯＳトランジスタ４５のゲートに接
続されている。内部電源電圧ＶＩＩが安定状態から低下
すると、電流Ｉ７２がΔＩ２増加し、かつ、電流Ｉ７１
がΔＩ２減少し、ＩＧ２＝ΔＩ２となり、ゲート電圧Ｖ
Ｇ２の電位が上昇して電流Ｉ４５が増加する。
【００３６】他の動作は、上記第１及び第２実施例の説
明から容易に理解できるので、その説明を省略する。本
第３実施例の効果は、第１実施例の効果と同一である。 ［第４実施例］図６は、第４実施例の半導体集積回路１
０Ｄを示す。
明から容易に理解できるので、その説明を省略する。本
第３実施例の効果は、第１実施例の効果と同一である。 ［第４実施例］図６は、第４実施例の半導体集積回路１
０Ｄを示す。
【００３７】この半導体集積回路１０Ｄの降圧回路２０
Ｄは、上記第１実施例と第２実施例とを組み合わせた構
成であり、図１に示す作動増幅回路２４に類似した作動
増幅回路２４’と、図３に示す作動増幅回路２２Ａとを
用いている。作動増幅回路２４’は、カレントミラー回
路を構成するｐＭＯＳトランジスタのゲートとドレイン
との接続のみが作動増幅回路２４と異なっている。
Ｄは、上記第１実施例と第２実施例とを組み合わせた構
成であり、図１に示す作動増幅回路２４に類似した作動
増幅回路２４’と、図３に示す作動増幅回路２２Ａとを
用いている。作動増幅回路２４’は、カレントミラー回
路を構成するｐＭＯＳトランジスタのゲートとドレイン
との接続のみが作動増幅回路２４と異なっている。
【００３８】作動増幅回路２４’と２２Ａの間では、ｎ
ＭＯＳトランジスタ５１のドレインが回路２４’の出力
端Ｔ２としてｐＭＯＳトランジスタ６５のゲートに接続
されている。内部電源電圧ＶＩＩが安定状態から低下す
ると、電流Ｉ５２がΔＩ２減少し、かつ、電流Ｉ５１が
ΔＩ２増加し、ＩＧ２＝−ΔＩ２となり、ゲート電圧Ｖ
Ｇ２の電位が低下して電流Ｉ６５が増加する。
ＭＯＳトランジスタ５１のドレインが回路２４’の出力
端Ｔ２としてｐＭＯＳトランジスタ６５のゲートに接続
されている。内部電源電圧ＶＩＩが安定状態から低下す
ると、電流Ｉ５２がΔＩ２減少し、かつ、電流Ｉ５１が
ΔＩ２増加し、ＩＧ２＝−ΔＩ２となり、ゲート電圧Ｖ
Ｇ２の電位が低下して電流Ｉ６５が増加する。
【００３９】他の動作は、上記第１及び第２実施例の説
明から容易に理解できるので、その説明を省略する。本
第４実施例の効果は、第１実施例の効果と同一である。
なお、本発明には他にも種々の変形例が含まれる。例え
ば、降圧回路２０用のトランジスタはＭＯＳ型に限定さ
れず、ＭＥＳ型、バイポーラ型又はＢｉＭＯＳ型であっ
てもよい。
明から容易に理解できるので、その説明を省略する。本
第４実施例の効果は、第１実施例の効果と同一である。
なお、本発明には他にも種々の変形例が含まれる。例え
ば、降圧回路２０用のトランジスタはＭＯＳ型に限定さ
れず、ＭＥＳ型、バイポーラ型又はＢｉＭＯＳ型であっ
てもよい。
【００４０】
【発明の効果】以上説明した如く、本発明に係る降圧回
路及びこれを内蔵した半導体集積回路によれば、第１差
動増幅回路により出力トランジスタの制御入力端電圧を
制御して、第２電源電圧が低下したときに出力トランジ
スタに流れる電流を増加させ、かつ、第２電源電圧が上
昇したときに該電流を減少させ、第２差動増幅回路によ
り第１差動増幅回路の電流源の制御入力端電圧を制御し
て、第２電源電圧が低下したときに該電流源に流れる電
流を増加させ、かつ、第２電源電圧が上昇したときに該
電流源に流れる電流を減少させるので、半導体集積回路
の内部電源電圧を安定に保ち、かつ、低消費電力化を図
ることができるという優れた効果を奏し、特に携帯型情
報機器の電池長寿命化及び信頼性向上に寄与するところ
が大きい。
路及びこれを内蔵した半導体集積回路によれば、第１差
動増幅回路により出力トランジスタの制御入力端電圧を
制御して、第２電源電圧が低下したときに出力トランジ
スタに流れる電流を増加させ、かつ、第２電源電圧が上
昇したときに該電流を減少させ、第２差動増幅回路によ
り第１差動増幅回路の電流源の制御入力端電圧を制御し
て、第２電源電圧が低下したときに該電流源に流れる電
流を増加させ、かつ、第２電源電圧が上昇したときに該
電流源に流れる電流を減少させるので、半導体集積回路
の内部電源電圧を安定に保ち、かつ、低消費電力化を図
ることができるという優れた効果を奏し、特に携帯型情
報機器の電池長寿命化及び信頼性向上に寄与するところ
が大きい。
【図１】本発明の第１実施例の半導体集積回路を示す図
である。
である。
【図２】図１の回路でスタンバイ状態からアクティブ状
態に変化する際の電圧ＶＩＩ、ＶＧ１及びＶＧ２の変化
を示す線図である。
態に変化する際の電圧ＶＩＩ、ＶＧ１及びＶＧ２の変化
を示す線図である。
【図３】本発明の第２実施例の半導体集積回路を示す図
である。
である。
【図４】図３の回路でスタンバイ状態からアクティブ状
態に変化する際の電圧ＶＩＩ、ＶＧ１及びＶＧ２の変化
を示す線図である。
態に変化する際の電圧ＶＩＩ、ＶＧ１及びＶＧ２の変化
を示す線図である。
【図５】本発明の第３実施例の半導体集積回路を示す図
である。
である。
【図６】本発明の第４実施例の半導体集積回路を示す図
である。
である。
【図７】従来の半導体集積回路を示す図である。
１０、１０Ａ〜１０Ｄ 半導体集積回路 ２０、２０Ａ〜２０Ｄ 降圧回路 ２１、２１Ａ 出力トランジスタ ２２、２２Ａ、２４、２４’、２４Ａ、２４Ａ’ 作動
増幅回路 ２３ 基準電圧発生回路 ３０ 一般回路 ４３、４４、５３、５４、６１、６２、６５、７１、７
２、７５ ｐＭＯＳトランジスタ ４１、４２、４５、５１、５２、５５、６３、６４、７
３、７４ ｎＭＯＳトランジスタ
増幅回路 ２３ 基準電圧発生回路 ３０ 一般回路 ４３、４４、５３、５４、６１、６２、６５、７１、７
２、７５ ｐＭＯＳトランジスタ ４１、４２、４５、５１、５２、５５、６３、６４、７
３、７４ ｎＭＯＳトランジスタ
Claims (6)
- 【請求項１】 第１電源配線（ＳＣ）上の第１電源電圧
（ＶＣＣ）を降下させて第２電源電圧（ＶＩＩ）を生成
し、該第２電源電圧を第２電源配線（ＳＩ）に取り出
し、該第２電源電圧を一定に制御する降圧回路（２０
Ａ）において、 電流入力端が該第１電源配線に接続され、電流出力端が
該第２電源配線に接続され、該電流入力端から該電流出
力端へ流れる貫通電流が制御入力端の電圧（ＶＧ１）に
より制御される出力トランジスタ（２１）と、 直流の基準電圧（ＶＳ）を生成して出力端から取り出す
基準電圧発生回路（２３）と、 第１トランジスタ（４１）の制御入力端が該基準電圧の
出力端に接続され、第２トランジスタ（４２）の制御入
力端が該第２電源配線に接続され、該第１トランジスタ
に流れる電流と該第２トランジスタに流れる電流との和
が第１電流源（４５）に流れ、該和が該第１電流源の制
御入力端の電圧（ＶＧ２）で制御され、該第１トランジ
スタに流れる電流の変動成分又は該第２トランジスタに
流れる電流の変動成分（−ΔＩ１）が第１出力端（Ｔ
１）から取り出され、該第１出力端が該出力トランジス
タの該制御入力端に接続されて、該第２電源電圧が低下
したときに該出力トランジスタに流れる該貫通電流を増
加させ、該第２電源電圧が上昇したときに該貫通電流を
減少させる第１差動増幅回路（２２）と、 第３トランジスタ（５１）の制御入力端が該基準電圧の
出力端に接続され、第４トランジスタ（５２）の制御入
力端が該第２電源配線に接続され、該第３トランジスタ
に流れる電流と該第４トランジスタに流れる電流との和
が第２電流源（５５）に流れ、該和が一定にされ、該第
３トランジスタに流れる電流の変動成分（ΔＩ２）又は
該第４トランジスタに流れる電流の変動成分が第２出力
端（Ｔ２）から取り出され、該第２出力端が該第１電流
源の該制御入力端に接続されて、該第２電源電圧が低下
したときに該第１電流源に流れる電流を増加させ、該第
２電源電圧が上昇したときに該第１電流源に流れる電流
を減少させる第２差動増幅回路（２４）と、 を有することを特徴とする降圧回路。 - 【請求項２】 前記第１差動増幅回路（２２）は、 制御入力端が前記基準電圧発生回路（２３）の出力端に
接続され、電流入力端から電流出力端へ電流が流れる前
記第１トランジスタ（４１）と、 制御入力端が前記第２電源配線（ＳＩ）に接続され、電
流入力端から電流出力端へ電流が流れる前記第２トラン
ジスタ（４２）と、 電流入力端が該第１及び第２のトランジスタの該電流出
力端に接続され、電流出力端が該第２電源配線より低電
位の第３電源配線に接続され、該電流入力端から該電流
出力端へ流れる電流が制御入力端の電圧（ＶＧ）で制御
される前記第１電流源（４５）と、 第１及び第２の定電流入力端が共に前記第１電源配線
（ＳＣ）に接続され、該第１定電流入力端と導通した第
１定電流出力端及び該第２定電流入力端と導通した第２
定電流出力端がそれぞれ該第１及び第２のトランジスタ
の該電流入力端に接続された第１カレントミラー回路
（４３、４４）と、 を有し、前記第１出力端（Ｔ１）は、該第１又は第２の
トランジスタの一方の電流入力端であることを特徴とす
る請求項１記載の降圧回路。 - 【請求項３】 前記第１差動増幅回路（２２Ａ）は、 制御入力端が前記基準電圧発生回路（２３）の出力端に
接続され、電流入力端から電流出力端へ電流が流れる前
記第１トランジスタ（６１）と、 制御入力端が前記第２電源配線（ＳＩ）に接続され、電
流入力端から電流出力端へ電流が流れる前記第２トラン
ジスタ（６２）と、 電流入力端が前記第１電源配線（ＳＣ）に接続され、電
流出力端が該第１及び第２のトランジスタの電流入力端
に接続され、該電流入力端から該電流出力端へ流れる電
流が制御入力端の電圧（ＶＧ２）で制御される前記第１
電流源（６５）と、 第１及び第２の定電流入力端がそれぞれ該第１及び第２
のトランジスタの該電流出力端に接続され、該第１定電
流入力端と導通した第１定電流出力端及び該第２定電流
入力端と導通した第２定電流出力端が共に該第２電源配
線より低電位の第３電源配線に接続された第１カレント
ミラー回路（６３、６４）と、 を有し、前記第１出力端（Ｔ１）は、該第１又は第２の
トランジスタの一方の電流出力端であることを特徴とす
る請求項１記載の降圧回路。 - 【請求項４】 前記第２差動増幅回路（２４）は、 制御入力端が前記基準電圧発生回路（２３）の出力端に
接続され、電流入力端から電流出力端へ電流が流れる前
記第３トランジスタ（５１）と、 制御入力端が前記第２電源配線（ＳＩ）に接続され、電
流入力端から電流出力端へ電流が流れる前記第４トラン
ジスタ（５２）と、 電流入力端が該第３及び第４のトランジスタの該電流出
力端に接続され、電流出力端が前記第２電源配線より低
電位の第３電源配線に接続され、該電流入力端から該電
流出力端へ流れる電流が一定にされる前記第２電流源
（５５）と、 第１及び第２の定電流入力端が共に前記第１電源配線
（ＳＣ）に接続され、該第１定電流入力端と導通した第
１定電流出力端及び該第２定電流入力端と導通した第２
定電流出力端がそれぞれ該第３及び第４のトランジスタ
の該電流入力端に接続された第２カレントミラー回路
（５３、５４）と、 を有し、前記第２出力端（Ｔ２）は、該第３又は第４の
トランジスタの一方の電流入力端であることを特徴とす
る請求項１乃至３のいずれか１つに記載の降圧回路。 - 【請求項５】 前記第２差動増幅回路（２４Ａ）は、 制御入力端が前記基準電圧発生回路（２３）の出力端に
接続され、電流入力端から電流出力端へ電流が流れる前
記第３トランジスタ（７１）と、 制御入力端が前記第２電源配線（ＳＩ）に接続され、電
流入力端から電流出力端へ電流が流れる前記第４トラン
ジスタ（７２）と、 電流入力端が前記第１電源配線（ＳＣ）に接続され、電
流出力端が該第３及び第４のトランジスタの電流入力端
に接続され、該電流入力端から該電流出力端へ流れる電
流が一定にされる前記第２電流源（７５）と、 第１及び第２の定電流入力端がそれぞれ該第３及び第４
のトランジスタの該電流出力端に接続され、該第１定電
流入力端と導通した第１定電流出力端及び該第２定電流
入力端と導通した第２定電流出力端が共に該第２電源配
線より低電位の第３電源配線に接続された第２カレント
ミラー回路（７３、７４）と、 を有し、前記第２出力端（Ｔ２）は、該第３又は第４の
トランジスタの一方の電流出力端であることを特徴とす
る請求項１乃至３のいずれか１つに記載の降圧回路。 - 【請求項６】 請求項１乃至５のいずれか１つに記載の
降圧回路と、 前記第２電源電圧（ＶＩＩ）により作動する一般の回路
（３０）と、 を有することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17143393A JP3356223B2 (ja) | 1993-07-12 | 1993-07-12 | 降圧回路及びこれを内蔵した半導体集積回路 |
| US08/213,747 US5506495A (en) | 1993-07-12 | 1994-03-16 | Step-down circuit with stabilized internal power-supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17143393A JP3356223B2 (ja) | 1993-07-12 | 1993-07-12 | 降圧回路及びこれを内蔵した半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730334A true JPH0730334A (ja) | 1995-01-31 |
| JP3356223B2 JP3356223B2 (ja) | 2002-12-16 |
Family
ID=15923040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17143393A Expired - Lifetime JP3356223B2 (ja) | 1993-07-12 | 1993-07-12 | 降圧回路及びこれを内蔵した半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5506495A (ja) |
| JP (1) | JP3356223B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194887B1 (en) | 1998-11-06 | 2001-02-27 | Nec Corporation | Internal voltage generator |
| JP2008186482A (ja) * | 2008-04-25 | 2008-08-14 | Ricoh Co Ltd | 差動増幅回路および該差動増幅回路を具備する定電圧回路 |
| JP5262718B2 (ja) * | 2006-09-29 | 2013-08-14 | 富士通株式会社 | バイアス回路 |
| JP2015070552A (ja) * | 2013-09-30 | 2015-04-13 | ラピスセミコンダクタ株式会社 | 差動増幅回路制御装置 |
| JP2015146092A (ja) * | 2014-02-03 | 2015-08-13 | セイコーエプソン株式会社 | シリーズレギュレーター回路、半導体集積回路装置、及び、電子機器 |
| JP2020167548A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | ディスチャージ回路 |
| JP2020532790A (ja) * | 2017-08-31 | 2020-11-12 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低電圧レギュレータ |
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| JP3423957B2 (ja) * | 1999-11-25 | 2003-07-07 | Ｎｅｃエレクトロニクス株式会社 | 降圧回路 |
| US7095273B2 (en) * | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| US6686789B2 (en) * | 2002-03-28 | 2004-02-03 | Agere Systems, Inc. | Dynamic low power reference circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155628A (en) * | 1981-03-23 | 1982-09-25 | Hitachi Ltd | Generating circuit of reference voltage |
| JPS5836014A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 電子インピ−ダンス装置 |
| JPH0772852B2 (ja) * | 1984-01-26 | 1995-08-02 | 株式会社東芝 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
| KR930009148B1 (ko) * | 1990-09-29 | 1993-09-23 | 삼성전자 주식회사 | 전원전압 조정회로 |
| US5175451A (en) * | 1990-10-08 | 1992-12-29 | Sharp Kabushiki Kaisha | Biasing circuit for sense amplifier |
-
1993
- 1993-07-12 JP JP17143393A patent/JP3356223B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-16 US US08/213,747 patent/US5506495A/en not_active Expired - Lifetime
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| JP2008186482A (ja) * | 2008-04-25 | 2008-08-14 | Ricoh Co Ltd | 差動増幅回路および該差動増幅回路を具備する定電圧回路 |
| JP2015070552A (ja) * | 2013-09-30 | 2015-04-13 | ラピスセミコンダクタ株式会社 | 差動増幅回路制御装置 |
| JP2015146092A (ja) * | 2014-02-03 | 2015-08-13 | セイコーエプソン株式会社 | シリーズレギュレーター回路、半導体集積回路装置、及び、電子機器 |
| JP2020532790A (ja) * | 2017-08-31 | 2020-11-12 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低電圧レギュレータ |
| JP2020167548A (ja) * | 2019-03-29 | 2020-10-08 | ラピスセミコンダクタ株式会社 | ディスチャージ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3356223B2 (ja) | 2002-12-16 |
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