KR20080053208A - 전압 조정기 - Google Patents

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KR20080053208A
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Abstract

과제
전압 조정기가 안정적으로 동작하도록 한다.
해결 수단
PMOS 트랜지스터 (34) 의 드레인 전압의 변동과 출력 단자의 출력 전압 (Vout) 의 변동이, 부하 (25) 의 조건에 관계없이 동일해지도록 한다. 그러면, 부하 (25) 조건의 변화에 수반한 출력 단자의 출력 전압 (Vout) 의 전압 변동과 동일한 전압 변동이 에러 앰프 (20) 로 귀환되고, 에러 앰프 (20) 로 귀환되는 위상 보상용 신호의 이득은 출력 전압 (Vout) 에 기초하여 결정되게 된다. 따라서, 부하 (25) 의 조건이 변화되어도 위상 보상의 거동이 정확해진다.
전압 조정기, 트랜지스터, 위상 보상 회로, 저항 소자, 증폭 회로

Description

전압 조정기{VOLTAGE REGULATOR}
본 발명은 위상 보상 회로를 갖는 전압 조정기에 관한 것이다.
최근, 전압 조정기를 탑재하는 전자 기기는 고성능화되고 있다. 이 때문에, 전압 조정기의 최대 출력 전류는 증가하는 경향이므로, 출력 트랜지스터의 게이트에 의해 큰 기생 용량이 발생하도록 되어 있다. 또, 전압 조정기의 최소 출력 전류는 감소하는 경향이므로, 부하 저항이 커지고 있다. 또, 전압 조정기는 저소비전류화되어, 전압 조정기의 에러 앰프의 출력 저항이 증대되고 있다.
따라서, 에러 앰프 및 출력 트랜지스터에 의해 부(負)귀환이 증폭되는 시스템의 특성에 있어서, 극점이 저역에 보다 발생되기 쉬워지기 때문에, 전압 조정기의 위상 보상 회로의 점유 면적이 커진다.
여기에서, 면적 효율이 양호한 위상 보상 회로를 탑재한 전압 조정기로서, 특허 문헌 1 에 의해 개시된 기술이 알려져 있다. 도 6 은 종래의 전압 조정기의 개략을 나타내는 회로도이다.
에러 앰프 (70) 의 출력에, PMOS 트랜지스터 (71) 및 저항 소자 (73) 로 구성된 소스 접지 증폭 회로가 접속되어 있다. 이 소스 접지 증폭 회로의 출력 신호는, 용량 (72) 을 통하여 에러 앰프 (70) 로 귀환하고 있다. 이 용량 (72) 은, 미러 효과에 의해 실제 용량 성분보다 큰 용량 성분으로서 기능하기 때문에, 점유 면적을 작게 할 수 있다.
[특허 문헌 1] 일본 공개특허공보 2005-316788호
여기에서, 에러 앰프 (70) 의 출력은 출력 단자의 출력 전압 (Vout) 을 일정하게 하기 위한 제어 신호이기 때문에, 에러 앰프 (70) 에 의해 제어되는 PMOS 트랜지스터 (71) 와 PMOS 트랜지스터 (74) 의 드레인의 출력 저항이 상이하면, PMOS 트랜지스터 (71) 의 드레인 전압은 일정해지지 않고 부하 조건에 따라 변화된다.
따라서, 출력 단자의 출력 전압 (Vout) 의 전압 변동과 상이한 전압 변동이 에러 앰프 (70) 로 귀환되어, 위상 보상의 거동이 부정확해지기 때문에, 발진할 가능성이 생겨, 전압 조정기의 동작이 불안정해진다.
본 발명은 상기 과제를 감안하여 이루어져, 안정적으로 동작할 수 있는 전압 조정기를 제공한다.
본 발명은 상기 과제를 해결하기 위해, 위상 보상 회로를 갖고, 출력 단자에서 부하로 일정하게 제어된 전압을 출력하는 전압 조정기로서, 에러 앰프의 출력에 게이트가 접속되고, 전원에 소스가 접속된 제 1 트랜지스터와, 상기 에러 앰프의 출력에 게이트가 접속되고, 상기 전원에 소스가 접속되며, 상기 출력 단자에 드레인이 접속된 출력 트랜지스터와, 제 3 트랜지스터의 게이트에 게이트가 접속되고, 상기 제 1 트랜지스터의 드레인에 소스가 접속된 제 2 트랜지스터와, 상기 출력 단자에 소스가 접속되고, 게이트와 드레인이 서로 접속된 상기 제 3 트랜지스터와, 상기 제 2 트랜지스터의 드레인과 그라운드 사이에 형성된 저항 소자와, 상기 제 3 트랜지스터의 드레인과 상기 그라운드 사이에 형성된 정전류원과, 상기 출력 단자와 상기 그라운드 사이에 형성된 분압 회로와, 상기 제 1 트랜지스터의 드레인과 상기 분압 회로의 출력 사이에 형성된 용량과, 기준 전압 회로와, 상기 기준 전압 회로의 출력에 제 1 단자가 접속되고, 상기 분압 회로의 출력에 제 2 단자가 접속된 에러 앰프를 구비하고 있는 것을 특징으로 하는 전압 조정기를 제공한다.
본 발명에서는, 제 1 트랜지스터의 드레인 전압의 변동과 출력 단자의 출력 전압의 변동이 부하 조건에 관계없이 동일해진다. 따라서, 부하 조건의 변화에 수반한 출력 단자의 출력 전압의 전압 변동과 동일한 전압 변동이 에러 앰프로 귀환되어, 에러 앰프로 귀환되는 위상 보상용 신호의 이득은 출력 전압에 기초하여 결정되게 된다. 따라서, 부하 조건이 변화되어도 위상 보상의 거동이 정확해진다.
이하, 본 발명의 실시형태의 전압 조정기를 도면을 참조하여 상세히 설명한다.
도 1 은 본 발명의 실시형태의 전압 조정기의 회로도이다.
전압 조정기는 기준 전압 회로 (10), 에러 앰프 (20), 출력 트랜지스터 (14), 블리더 (bleeder) 저항 (11) 및 블리더 저항 (12) 을 구비하고, 추가로, 위상 보상 회로 (101) 를 구비하고 있다. 이 위상 보상 회로 (101) 는 PMOS 트랜지스터 (34), 용량 (32), PMOS 트랜지스터 (44), PMOS 트랜지스터 (45), 저항 소자 (31) 및 정전류원 (47) 을 구비하고 있다.
전압 조정기에 있어서, PMOS 트랜지스터 (34) 는, 에러 앰프 (20) 의 출력에 게이트가 접속되고, 전원에 소스가 접속되어 있다. 출력 트랜지스터 (14) 는, 에러 앰프 (20) 의 출력에 게이트가 접속되고, 전원에 소스가 접속되며, 출력 단자에 드레인이 접속되어 있다. PMOS 트랜지스터 (44) 는, PMOS 트랜지스터 (45) 의 게이트에 게이트가 접속되고, PMOS 트랜지스터 (34) 의 드레인에 소스가 접속되어 있다. PMOS 트랜지스터 (45) 는, 출력 단자에 소스가 접속되고, 게이트와 드레인이 서로 접속되어 있다. 저항 소자 (31) 는 PMOS 트랜지스터 (44) 의 드레인과 그라운드 사이에 형성되어 있다. 정전류원 (47) 은 PMOS 트랜지스터 (45) 의 드레인과 그라운드 사이에 형성되어 있다. 블리더 저항 (11) 및 블리더 저항 (12) 은 출력 단자와 그라운드 사이에 형성되어 있다. 용량 (32) 은 PMOS 트랜지스터 (34) 의 드레인과 블리더 저항 (11) 및 블리더 저항 (12) 의 접속점 사이에 형성되어 있다. 에러 앰프 (20) 는, 기준 전압 회로 (10) 의 출력에 반전 입력 단자가 접속되고, 블리더 저항 (11) 및 블리더 저항 (12) 의 접속점에 비반전 입력 단자가 접속되어 있다.
다음으로, 전압 조정기의 동작에 대하여 설명한다.
출력 트랜지스터 (14) 는 출력 전압 (Vout) 을 출력하고, 분압 회로로서 블리더 저항 (11) 및 블리더 저항 (12) 은 그 출력 전압 (Vout) 을 분압한다. 에러 앰프 (20) 는, 이 분압 회로의 출력 전압과 기준 전압 회로 (10) 의 출력 전압을 비교함으로써, 분압 회로의 출력 전압이 기준 전압 회로 (10) 의 출력 전압에 일치 하도록 제어한다. 위상 보상 회로 (101) 는 전압 조정기의 위상을 보상한다.
입력 전압으로서의 전원의 전원 전압 (Vdd) 이 전압 조정기에 입력되고, 출력 트랜지스터 (14) 가 소정의 동작을 하여, 일정하게 제어된 출력 전압 (Vout) 이 출력된다. 이 출력 전압 (Vout) 은 분압 회로로서의 블리더 저항 (11) 및 블리더 저항 (12) 에 의해 분압되고, 이 분압 회로의 출력 전압이 낮아지면 (출력 단자의 출력 전압 (Vout) 이 낮아지면), 에러 앰프 (20) 의 출력 전압이 낮아져, 출력 트랜지스터 (14) 가 턴 온되어, 출력 트랜지스터 (14) 의 온 저항이 작아진다. 따라서, 출력 전압 (Vout) 이 높아진다. 또, 분압 회로의 출력 전압이 높아지면 (출력 단자의 출력 전압 (Vout) 이 높아지면), 에러 앰프 (20) 의 출력 전압이 높아져, 출력 트랜지스터 (14) 가 턴 오프되어, 출력 트랜지스터 (14) 의 온 저항이 커진다. 따라서, 출력 전압 (Vout) 이 낮아진다. 이와 같이 하여, 출력 단자의 출력 전압 (Vout) 은 일정하게 제어된다.
또, 영점 (Fz1) 이 용량 (32), 블리더 저항 (11), 블리더 저항 (12), PMOS 트랜지스터 (34), PMOS 트랜지스터 (44) 및 저항 소자 (31) 에 의해 형성된다. 첫 번째 극점 (Fp1) 이 에러 앰프 (20) 의 출력 저항 및 출력 트랜지스터 (14) 의 게이트 용량에 의해 형성된다. 두 번째 극점 (Fp2) 이 부하 저항 (26) 및 출력 용량 (27) 에 의해 형성된다. 따라서, 영점 (Fz1) 이 극점 (Fp1) 및 극점 (Fp2) 보다 저역에 나타나도록 회로 설계하면, 전압 조정기는 안정적으로 동작하게 된다.
또, PMOS 트랜지스터 (44) 및 PMOS 트랜지스터 (45) 는 커런트 미러 접속되 어 있어, 출력 단자의 출력 전압 (Vout) 과 동일한 전압이, PMOS 트랜지스터 (44), PMOS 트랜지스터 (45), 저항 소자 (31) 및 정전류원 (47) 에 의해, PMOS 트랜지스터 (34) 의 드레인에 발생한다. 따라서, 에러 앰프 (20) 의 출력 전압이 PMOS 트랜지스터 (34) 로 증폭된 전압 (위상 보상용 신호) 의 변동과 에러 앰프 (20) 의 출력 전압이 출력 트랜지스터 (14) 로 증폭된 출력 전압 (Vout) 의 변동은 부하 (25) 의 조건에 관계없이 동일해진다.
또, 에러 앰프 (20) 의 출력 신호는, PMOS 트랜지스터 (34) 및 용량 (32) 을 통하여 에러 앰프 (20) 로 귀환한다. 또, 에러 앰프 (20) 의 출력 신호는, 출력 트랜지스터 (14) 및 블리더 저항 (11) 을 통하여 에러 앰프 (20) 로 귀환한다. 또, 에러 앰프 (20) 의 출력 신호는, 출력 트랜지스터 (14), PMOS 트랜지스터 (45), PMOS 트랜지스터 (44) 및 용량 (32) 을 통하여 에러 앰프 (20) 로 귀환한다. 이 때, 출력 트랜지스터 (14) 의 게이트 용량에 의해, PMOS 트랜지스터 (34) 를 통한 귀환쪽이 출력 트랜지스터 (14) 를 통한 귀환보다 빠르게 되어 있다.
이와 같이 하면, PMOS 트랜지스터 (34) 의 드레인 전압 (위상 보상용 신호) 의 변동과 출력 단자의 출력 전압 (Vout) (출력 트랜지스터 (14) 의 드레인 전압) 의 변동은 부하 (25) 의 조건에 관계없이 동일해지기 때문에, 부하 (25) 조건의 변화에 수반한 출력 단자의 출력 전압 (Vout) 의 전압 변동과 동일한 전압 변동이 에러 앰프 (20) 로 귀환되고, 에러 앰프 (20) 의 비반전 입력 단자로 귀환되는 위상 보상용 신호의 이득은 출력 전압 (Vout) 에 기초하여 결정되게 된다. 따라서, 부하 (25) 의 조건이 변화되어도 위상 보상의 거동이 정확해지기 때문에, 발진할 가능성이 감소하여, 전압 조정기의 동작이 안정된다. 여기에서, 위상 보상용 신호의 이득이 출력 전압 (Vout) 에 기초하여 정확하게 결정되어 있기 때문에, 이득이 작아져 필요 이상으로 위상이 앞서거나, 이득이 커져 필요 이상으로 위상이 뒤지지 않게 된다.
또, PMOS 트랜지스터 (34) 의 드레인 전압 (위상 보상용 신호) 의 변동과 출력 단자의 출력 전압 (Vout) (출력 트랜지스터 (14) 의 드레인 전압) 의 변동은 부하 (25) 의 조건에 관계없이 동일해지기 때문에, PMOS 트랜지스터 (34) 및 출력 트랜지스터 (14) 는 커런트 미러 회로로서 정상적으로 항상 동작할 수 있다. 따라서, 출력 트랜지스터 (14) 가 완전히 온되어도, PMOS 트랜지스터 (34) 는 출력 트랜지스터 (14) 의 전류에 기초한 전류를 흐르게 하기 때문에, PMOS 트랜지스터 (34) 는 불필요한 전류를 흐르게 하지 않게 되어, 전압 조정기의 소비 전류는 작아진다.
또, 용량 (32) 은 에러 앰프 (20) 및 PMOS 트랜지스터 (34) 의 소스 접지 증폭 회로에 의한 미러 효과에 의해 실제 용량 성분보다 큰 용량 성분으로서 기능하기 때문에, 점유 면적을 작게 할 수 있다. 예를 들어, 증폭률이 10 배로 되어 있으면, 용량 (32) 은 실제 용량 성분보다 10 배의 용량 성분으로서 기능하여, 용량 (32) 의 점유 면적은 1/10 배이어도 상관없게 된다.
다음으로, 본 발명의 실시형태의 전압 조정기의, 저항 소자 (31) 및 정전류원 (47) 의 일례에 대하여 도 2 를 사용하여 설명한다.
저항 소자 (31) 는 게이트 및 드레인이 PMOS 트랜지스터 (44) 의 드레인에 접속되고, 소스가 그라운드에 접속된 NMOS 트랜지스터 (41) 로 구성되어 있다. NMOS 트랜지스터 (41) 는 출력 전류가 최대가 되었을 때, PMOS 트랜지스터 (34) 에 흐르는 전류를 그라운드로 모두 개방할 수 있는 전류 구동 능력을 가지고 있다.
정전류원 (47) 은, 드레인이 PMOS 트랜지스터 (45) 의 드레인에 접속되고, 게이트가 기준 전압 회로 (10) 의 출력에 접속되며, 소스가 그라운드에 접속된 NMOS 트랜지스터 (48) 로 구성되어 있다. 이 NMOS 트랜지스터 (48) 의 회로 상수에 의해, PMOS 트랜지스터 (44), PMOS 트랜지스터 (45), NMOS 트랜지스터 (41) 및 NMOS 트랜지스터 (48) 의 소비 전류가 결정된다.
이와 같이 하면, 새로운 바이어스 회로는 정전류원 (47) 에 불필요하기 때문에, 전압 조정기의 소비 전류가 작아진다.
다음으로, 본 발명의 실시형태의 전압 조정기의, 저항 소자 (31) 및 정전류원 (47) 의 다른 예에 대하여 도 3 에 나타낸다.
저항 소자 (31) 는, 드레인이 PMOS 트랜지스터 (44) 의 드레인에 접속되고, 게이트 및 소스가 그라운드에 접속된 NMOS 트랜지스터 (디플리션형 ; 42) 로 구성되어 있다.
정전류원 (47) 은 NMOS 트랜지스터 (48) 로 구성되어 있다.
다음으로, 본 발명의 실시형태의 전압 조정기의, 저항 소자 (31) 및 정전류원 (47) 의 다른 예에 대하여 도 4 에 나타낸다.
저항 소자 (31) 는, 드레인이 PMOS 트랜지스터 (44) 의 드레인에 접속되고, 게이트가 기준 전압 회로 (10) 의 출력에 접속되며, 소스가 그라운드에 접속된 NMOS 트랜지스터 (43) 로 구성되어 있다.
정전류원 (47) 은 NMOS 트랜지스터 (48) 로 구성되어 있다.
다음으로, 본 발명의 실시형태의 전압 조정기의, 저항 소자 (31) 및 정전류원 (47) 의 다른 예에 대하여 도 5 에 나타낸다.
저항 소자 (31) 는, 소스가 PMOS 트랜지스터 (44) 의 드레인에 접속되고, 게이트가 기준 전압 회로 (10) 의 출력에 접속되며, 드레인이 그라운드에 접속된 PMOS 트랜지스터 (46) 로 구성되어 있다.
정전류원 (47) 은 NMOS 트랜지스터 (48) 로 구성되어 있다.
도 1 은 본 발명의 실시형태의 전압 조정기의 회로도이다.
도 2 는 본 발명의 실시형태의 전압 조정기의 회로도이다.
도 3 은 본 발명의 실시형태의 전압 조정기의 회로도이다.
도 4 는 본 발명의 실시형태의 전압 조정기의 회로도이다.
도 5 는 본 발명의 실시형태의 전압 조정기의 회로도이다.
도 6 은 종래의 전압 조정기의 회로도이다.
*부호의 설명*
10 : 기준 전압 회로
11, 12 : 블리더 저항
14 : 출력 트랜지스터
20 : 에러 앰프
25 : 부하
26 : 부하 저항
27 : 출력 용량
31 : 저항 소자
32 : 용량
34, 44, 45, 46 : PMOS 트랜지스터
47 : 정전류원
101 : 위상 보상 회로

Claims (6)

  1. 위상 보상 회로를 갖고, 출력 단자로부터 부하로 일정하게 제어된 전압을 출력하는 전압 조정기로서,
    에러 앰프의 출력에 게이트가 접속되고, 전원에 소스가 접속된 제 1 트랜지스터와,
    상기 에러 앰프의 출력에 게이트가 접속되고, 상기 전원에 소스가 접속되고, 상기 출력 단자에 드레인이 접속된 출력 트랜지스터와,
    제 3 트랜지스터의 게이트에 게이트가 접속되고, 상기 제 1 트랜지스터의 드레인에 소스가 접속된 제 2 트랜지스터와,
    상기 출력 단자에 소스가 접속되고, 게이트와 드레인이 서로 접속된 상기 제 3 트랜지스터와,
    상기 제 2 트랜지스터의 드레인과 그라운드 사이에 형성된 저항 소자와,
    상기 제 3 트랜지스터의 드레인과 상기 그라운드 사이에 형성된 정전류원과,
    상기 출력 단자와 상기 그라운드 사이에 형성된 분압 회로와,
    상기 제 1 트랜지스터의 드레인과 상기 분압 회로의 출력 사이에 형성된 용량과,
    기준 전압 회로와,
    상기 기준 전압 회로의 출력에 제 1 단자가 접속되고, 상기 분압 회로의 출력에 제 2 단자가 접속된 에러 앰프를 구비하는 것을 특징으로 하는 전압 조정기.
  2. 제 1 항에 있어서,
    상기 정전류원은, 드레인이 상기 제 3 트랜지스터의 드레인에 접속되고, 게이트가 상기 기준 전압 회로의 출력에 접속되고, 소스가 상기 그라운드에 접속된 제 1 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 조정기.
  3. 제 1 항에 있어서,
    상기 저항 소자는, 게이트 및 드레인이 상기 제 2 트랜지스터의 드레인에 접속되고, 소스가 상기 그라운드에 접속된 제 2 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 조정기.
  4. 제 1 항에 있어서,
    상기 저항 소자는, 드레인이 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트 및 소스가 상기 그라운드에 접속된 디플리션 (depletion) 형 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 조정기.
  5. 제 1 항에 있어서,
    상기 저항 소자는, 드레인이 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 기준 전압 회로의 출력에 접속되고, 소스가 상기 그라운드에 접속된 제 3 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 조정기.
  6. 제 1 항에 있어서,
    상기 저항 소자는, 소스가 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 기준 전압 회로의 출력에 접속되고, 드레인이 상기 그라운드에 접속된 제 1 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 조정기.
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