JP5053061B2

JP5053061B2 - ボルテージレギュレータ

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Publication number: JP5053061B2
Application number: JP2007315462A
Authority: JP
Inventors: 忠黒蔵; 多加志井村; 文靖宇都宮; 清至吉川
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Filing date: 2007-12-06
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Description

本発明は、ボルテージレギュレータ（ＶＲ）に関する。

近年、ＶＲを搭載する電子機器は高性能化している。このため、ＶＲの最大出力電流は増加傾向にあり、出力トランジスタのサイズが大きくなるので、その出力トランジスタのゲートによって大きな寄生容量が発生するようになっている。また、ＶＲの最小出力電流は減少傾向にあるので、負荷抵抗が大きくなっている。また、ＶＲは低消費電流化するので、ＶＲのアンプの出力抵抗が大きくなっている。よって、アンプ及び出力トランジスタによって負帰還増幅される系の特性において、極が低域により発生しやすいので、ＶＲの位相補償回路がより必要とされる。

ここで、位相補償回路を搭載したＶＲとして、特許文献１によって開示された技術が知られている。図６は、従来のＶＲを示す回路図である。

アンプ７０の出力端子に、ＰＭＯＳ７１及び抵抗素子７３で構成されたソース接地増幅回路が接続されている。このソース接地増幅回路の出力信号は、容量７２を介してアンプ７０に帰還している。
特開２００５−３１６７８８号公報

ここで、アンプ７０の出力電圧は出力トランジスタ７４のドレイン電圧（出力電圧Ｖｏｕｔ）を一定に制御するための制御電圧であるので、アンプ７０によって制御されるＰＭＯＳ７１とＰＭＯＳ７４とのドレインの出力抵抗が異なると、出力電圧Ｖｏｕｔは一定になるが、ＰＭＯＳ７１のドレイン電圧は一定にならずに負荷の条件によって変化する。

よって、ＰＭＯＳ７１のドレイン電圧は出力電圧Ｖｏｕｔに追従せず、位相補償が適正化されないので、発振する可能性が発生し、ＶＲの動作が不安定になってしまう。

本発明は、上記課題に鑑みてなされ、安定動作することができるボルテージレギュレータを提供する。

本発明は、上記課題を解決するため、ボルテージレギュレータにおいて、電源電圧とアンプ及び位相補償回路による出力電圧とに基づき、ボルテージレギュレータの出力電圧を負荷に出力する出力トランジスタと、前記ボルテージレギュレータの出力電圧が入力され、前記ボルテージレギュレータの出力電圧を分圧し、分圧電圧を前記アンプの第一入力端子に出力する分圧回路と、基準電圧を発生する基準電圧回路と、前記分圧電圧及び前記基準電圧が入力され、前記分圧電圧と前記基準電圧とを比較し、前記ボルテージレギュレータの出力電圧が一定に制御されるよう前記出力トランジスタを制御する前記アンプと、前記出力トランジスタのドレイン電流に基づいた電流を流すセンストランジスタと、前記センストランジスタのドレインと前記分圧回路の出力端子との間に設けられた容量と、前記センストランジスタのドレインとボルテージレギュレータの出力端子との間に設けられたカスコード回路と、を有し、ボルテージレギュレータの位相を補償する前記位相補償回路と、を備えることを特徴とするボルテージレギュレータを提供する。

また、本発明は、ボルテージレギュレータにおいて、電源電圧とアンプ及び位相補償回路による出力電圧とに基づき、ボルテージレギュレータの出力電圧を負荷に出力する出力トランジスタと、前記ボルテージレギュレータの出力電圧が入力され、前記ボルテージレギュレータの出力電圧を分圧し、分圧電圧を前記アンプの第一入力端子に出力する分圧回路と、基準電圧を発生する基準電圧回路と、前記分圧電圧及び前記基準電圧が入力され、前記分圧電圧と前記基準電圧とを比較し、前記ボルテージレギュレータの出力電圧が一定に制御されるよう前記出力トランジスタを制御する前記アンプと、前記出力トランジスタのドレイン電流に基づいた電流を流すセンストランジスタと、前記センストランジスタのドレインと前記分圧回路の出力端子との間に設けられた容量と、入力端子がボルテージレギュレータの出力端子に設けられ、出力端子が前記センストランジスタのドレインに設けられたソースフォロア回路と、を有し、ボルテージレギュレータの位相を補償する前記位相補償回路と、を備えることを特徴とするボルテージレギュレータを提供する。

本発明では、センストランジスタのドレインと出力トランジスタのドレイン（ボルテージレギュレータの出力端子）との間に設けられたカスコード回路またはソースフォロア回路により、負荷の条件に拘らずにセンストランジスタのドレイン電圧（位相補償用の信号）は出力トランジスタのドレイン電圧（出力電圧）に追従するので、負荷の条件の変化に伴った出力電圧に追従した位相補償用の信号がアンプの第一入力端子に帰還され、その位相補償用の信号のＤＣゲインは出力電圧に基づいて決定されることになる。よって、負荷の条件が変化しても、その変化に対応して位相補償用の信号及び出力電圧によるＤＣゲインが正確に決定される。すると、位相補償が適正化され、発振する可能性が減少し、ボルテージレギュレータの動作が安定する。

以下、本発明の実施形態を、図面を参照して説明する。

［第１実施形態］
まず、第１〜第４実施形態のボルテージレギュレータ（ＶＲ）の構成について説明する。図１は、第１〜第４実施形態のＶＲを示す回路図である。

ＶＲは、基準電圧回路１０、アンプ２０、出力トランジスタ１４、ブリーダ抵抗１１及びブリーダ抵抗１２を備え、さらに、位相補償回路１０１を備えている。この位相補償回路１０１は、センストランジスタ３４、容量３２、ＰＭＯＳ４４、ＰＭＯＳ４５、抵抗素子３１及び定電流源４７を備えている。

ＶＲにおいて、センストランジスタ３４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続されている。出力トランジスタ１４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続され、ＶＲの出力端子にドレインが接続されている。ＰＭＯＳ４４は、ＰＭＯＳ４５のゲートにゲートが接続され、センストランジスタ３４のドレインにソースが接続されている。ＰＭＯＳ４５は、ＶＲの出力端子にソースが接続され、ゲートとドレインと互いにが接続されている。抵抗素子３１は、ＰＭＯＳ４４のドレインとグランドとの間に設けられている。定電流源４７は、ＰＭＯＳ４５のドレインとグランドとの間に設けられている。ブリーダ抵抗１１及びブリーダ抵抗１２は、ＶＲの出力端子とグランドとの間に設けられている。容量３２は、センストランジスタ３４のドレインとブリーダ抵抗１１及びブリーダ抵抗１２の接続点との間に設けられている。アンプ２０は、基準電圧回路１０の出力端子に反転入力端子が接続され、ブリーダ抵抗１１及びブリーダ抵抗１２の接続点に非反転入力端子が接続されている。

ＰＭＯＳ４４とＰＭＯＳ４５と抵抗素子３１と定電流源４７とは、入力端子がＰＭＯＳ４５のソースであってＶＲの出力端子に接続され、出力端子がＰＭＯＳ４４のソースであってセンストランジスタ３４のドレインに接続され、カスコード回路として機能する。また、ブリーダ抵抗１１及びブリーダ抵抗１２は、入力端子がＶＲの出力端子に接続され、出力端子がアンプ２０の非反転入力端子に接続され、出力電圧Ｖｏｕｔを分圧する。また、位相補償回路１０１は、ＶＲの位相を補償する。また、センストランジスタ３４は、出力トランジスタ１４のドレイン電流に基づいた電流を流す。

次に、ＶＲの動作について説明する。

出力トランジスタ１４は、ＶＲの入力電圧としての電源電圧Ｖｄｄとアンプ２０及び位相補償回路１０１による出力電圧とに基づき、出力電圧Ｖｏｕｔを負荷２５に出力する。分圧回路としてのブリーダ抵抗１１及びブリーダ抵抗１２は、出力電圧Ｖｏｕｔが入力され、出力電圧Ｖｏｕｔを分圧し、分圧電圧をアンプ２０の非反転入力端子に出力する。基準電圧回路１０は、基準電圧を発生する。アンプ２０は、分圧電圧及び基準電圧が入力され、分圧電圧と基準電圧とを比較し、出力電圧Ｖｏｕｔが一定に制御されるよう出力トランジスタ１４を制御する。例えば、出力電圧Ｖｏｕｔが低くなり、分圧回路の出力電圧が低くなると、アンプ２０の出力電圧が低くなり、出力トランジスタ１４がオンしていき、出力トランジスタ１４のオン抵抗が小さくなる。よって、出力電圧Ｖｏｕｔが高くなる。また、出力電圧Ｖｏｕｔが高くなり、分圧回路の出力電圧が高くなると、アンプ２０の出力電圧が高くなり、出力トランジスタ１４がオフしていき、出力トランジスタ１４のオン抵抗が大きくなる。よって、出力電圧Ｖｏｕｔが低くなる。このようにして、出力電圧Ｖｏｕｔは、一定に制御されている。

また、零点Ｆｚ１が、容量３２、ブリーダ抵抗１１、ブリーダ抵抗１２、センストランジスタ３４、ＰＭＯＳ４４及び抵抗素子３１によって形成される。１つ目の極Ｆｐ１が、アンプ２０の出力抵抗及び出力トランジスタ１４のゲート容量によって形成される。２つ目の極Ｆｐ２が、負荷抵抗２６及び出力容量２７によって形成される。ここで、零点Ｆｚ１が極Ｆｐ１及び極Ｆｐ２よりも低域に現れるように回路設計すると、ＶＲは安定に動作するようになる。

また、ＰＭＯＳ４４及びＰＭＯＳ４５はカスコード接続されていて、ＰＭＯＳ４４、ＰＭＯＳ４５、抵抗素子３１及び定電流源４７により、センストランジスタ３４のドレイン電圧は出力電圧Ｖｏｕｔに追従する。よって、負荷２５の条件に拘らず、アンプ２０の出力電圧がセンストランジスタ３４で増幅された電圧（位相補償用の信号）は、アンプ２０の出力電圧が出力トランジスタ１４で増幅された出力電圧Ｖｏｕｔに追従する。

また、アンプ２０の出力信号は、出力トランジスタ１４及び抵抗１１を介してアンプ２０に帰還する（帰還系１）。また、アンプ２０の出力信号は、センストランジスタ３４及び容量３２を介してアンプ２０に帰還する（帰還系２）。また、アンプ２０の出力信号は、出力トランジスタ１４、ＰＭＯＳ４５、ＰＭＯＳ４４及び容量３２を介してアンプ２０に帰還する（帰還系３）。この時、出力容量２７及び出力トランジスタ１４のゲート容量により、帰還系２は帰還系１及び帰還系３よりも早くなっている。また、帰還系３の成分は、帰還系１及び帰還系２の成分よりも小さくなっている。帰還系１及び帰還系３において、出力容量２７及び出力トランジスタ１４のゲート容量は大きく、極が低域にできるので、出力トランジスタ１４を介した帰還信号は低周波成分で位相が遅れる。一方、帰還系２において、センストランジスタ３４のゲート容量は小さく、極が高域にできるので、センストランジスタ３４を介した帰還信号は低周波成分から高周波成分まで位相が遅れない。この帰還信号がアンプ２０に帰還することにより、ＶＲの位相が補償される。

このようにすると、センストランジスタ３４のドレインと出力トランジスタ１４のドレイン（ＶＲの出力端子）との間に設けられたカスコード回路により、負荷２５の条件に拘らずにセンストランジスタ３４のドレイン電圧（位相補償用の信号）は出力トランジスタ１４のドレイン電圧（出力電圧Ｖｏｕｔ）に追従するので、負荷２５の条件の変化に伴った出力電圧Ｖｏｕｔに追従した位相補償用の信号がアンプ７０の非反転入力端子に帰還され、その位相補償用の信号のＤＣゲインは出力電圧Ｖｏｕｔに基づいて決定されることになる。よって、負荷２５の条件が変化しても、その変化に対応して位相補償用の信号及び出力電圧ＶｏｕｔによるＤＣゲインが正確に決定される。すると、ＤＣゲインが小さくなって位相補償の効果が小さくなったり、ＤＣゲインが大きくなって位相補償の効果が大きくなったりしなくなるので、位相補償が適正化され、発振する可能性が減少し、ＶＲの動作が安定する。

また、負荷２５の条件に拘らずにセンストランジスタ３４のドレイン電圧（位相補償用の信号）は出力トランジスタ１４のドレイン電圧（出力電圧Ｖｏｕｔ）に追従するので、センストランジスタ３４及び出力トランジスタ１４はカレントミラー回路としてほぼ正常に動作することができる。よって、出力トランジスタ１４が完全にオンしても、センストランジスタ３４は出力トランジスタ１４の電流の基づいた電流を流すので、センストランジスタ３４は余計な電流を流さなくなり、ＶＲの消費電流は小さくなる。

次に、第１実施形態の抵抗素子３１及び定電流源４７について説明する。図２は、第１実施形態の抵抗素子及び定電流源を示す回路図である。

抵抗素子３１は、ゲート及びドレインがＰＭＯＳ４４のドレインに接続され、ソースがグランドに接続されたＮＭＯＳ４１で構成されている。ＮＭＯＳ４１は、ＶＲの出力電流が最大になった時、センストランジスタ３４に流れる電流をグランドへ全て開放することができる電流駆動能力を有している。

定電流源４７は、ドレインがＰＭＯＳ４５のドレインに接続され、ゲートが基準電圧回路１０の出力端子に接続され、ソースがグランドに接続されたＮＭＯＳ４８で構成されている。このＮＭＯＳ４８の回路定数により、ＰＭＯＳ４４、ＰＭＯＳ４５、ＮＭＯＳ４１及びＮＭＯＳ４８の消費電流は決定される。

このようにすると、既存の基準電圧回路１０が定電流源４７に用いられ、新たなバイアス回路が定電流源４７に不必要なので、ＶＲの消費電流が小さくなる。

［第２実施形態］
次に、第２実施形態の抵抗素子３１及び定電流源４７について説明する。図３は、第２実施形態の抵抗素子及び定電流源を示す回路図である。

抵抗素子３１は、ドレインがＰＭＯＳ４４のドレインに接続され、ゲート及びソースがグランドに接続されたデプレッション型ＮＭＯＳ４２で構成されている。

定電流源４７は、第１実施形態のＮＭＯＳ４８で構成されている。

［第３実施形態］
次に、第３実施形態の抵抗素子３１及び定電流源４７について説明する。図４は、第３実施形態の抵抗素子及び定電流源を示す回路図である。

抵抗素子３１は、ドレインがＰＭＯＳ４４のドレインに接続され、ゲートが基準電圧回路１０の出力端子に接続され、ソースがグランドに接続されたＮＭＯＳ４３で構成されている。

［第４実施形態］
次に、第４実施形態の抵抗素子３１及び定電流源４７について説明する。図５は、第４実施形態の抵抗素子及び定電流源を示す回路図である。

抵抗素子３１は、ソースがＰＭＯＳ４４のドレインに接続され、ゲートが基準電圧回路１０の出力端子に接続され、ドレインがグランドに接続されたＰＭＯＳ４６で構成されている。

［第５実施形態］
まず、第５〜第８実施形態のＶＲの構成について説明する。図７は、第５〜第８実施形態のＶＲを示す回路図である。

ＶＲは、基準電圧回路１０、アンプ２０、出力トランジスタ１４、ブリーダ抵抗１１及びブリーダ抵抗１２を備え、さらに、位相補償回路１０１を備えている。この位相補償回路１０１は、センストランジスタ３４、容量３２、ＰＭＯＳ４４及び抵抗素子８１を備えている。

ＶＲにおいて、センストランジスタ３４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続されている。出力トランジスタ１４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続され、ＶＲの出力端子にドレインが接続されている。ＰＭＯＳ４４は、ＶＲの出力端子にゲートが接続され、センストランジスタ３４のドレインにソースが接続されている。抵抗素子８１は、ＰＭＯＳ４４のドレインとグランドとの間に設けられている。ブリーダ抵抗１１及びブリーダ抵抗１２は、ＶＲの出力端子とグランドとの間に設けられている。容量３２は、センストランジスタ３４のドレインとブリーダ抵抗１１及びブリーダ抵抗１２の接続点との間に設けられている。アンプ２０は、基準電圧回路１０の出力端子に反転入力端子が接続され、ブリーダ抵抗１１及びブリーダ抵抗１２の接続点に非反転入力端子が接続されている。

センストランジスタ３４とＰＭＯＳ４４と抵抗素子８１とは、入力端子がＰＭＯＳ４４のゲートであってＶＲの出力端子に接続され、出力端子がＰＭＯＳ４４のソースであってセンストランジスタ３４のドレインに接続され、ソースフォロア回路として機能する。また、センストランジスタ３４は、出力トランジスタ１４のドレイン電流に基づいた電流を流す。

次に、ＶＲの動作について説明する。

また、ＰＭＯＳ４４及び抵抗素子８１はソースフォロア回路になっていて、出力電圧Ｖｏｕｔに基づいた電圧が、ＰＭＯＳ４４及び抵抗素子８１により、センストランジスタ３４のドレインに発生する。よって、負荷２５の条件に拘らず、アンプ２０の出力電圧がセンストランジスタ３４で増幅された電圧（位相補償用の信号）は、アンプ２０の出力電圧が出力トランジスタ１４で増幅された出力電圧Ｖｏｕｔに追従する。

このようにすると、第１〜第４実施形態と比較し、ＶＲの回路規模が小さくなるので、ＶＲの消費電流が小さくなる。また、ＶＲのレイアウト面積が小さくなる。

次に、第５実施形態の抵抗素子８１について説明する。

図２で示した第１実施形態のＮＭＯＳ４１で構成されている。

［第６実施形態］
次に、第６実施形態の抵抗素子８１について説明する。

図３で示した第２実施形態のデプレッション型ＮＭＯＳ４２で構成されている。

［第７実施形態］
次に、第７実施形態の抵抗素子８１について説明する。

図４で示した第３実施形態のＮＭＯＳ４３で構成されている。

［第８実施形態］
次に、第８実施形態の抵抗素子８１について説明する。

図５で示した第４実施形態のＰＭＯＳ４６で構成されている。

［第９実施形態］
次に、第９〜第１２実施形態のＶＲの構成について説明する。図８は、第９〜第１２実施形態のＶＲを示す回路図である。

ＶＲは、基準電圧回路１０、アンプ２０、出力トランジスタ１４、ブリーダ抵抗１１及びブリーダ抵抗１２を備え、さらに、位相補償回路１０１を備えている。この位相補償回路１０１は、センストランジスタ３４、容量３２、ＰＭＯＳ４４、抵抗素子９１、ＰＭＯＳ６０、ＰＭＯＳ６１、ＮＭＯＳ６３、定電流源６２、ＰＭＯＳ４５、ＮＭＯＳ６５及び定電流源６４を備えている。

ＶＲにおいて、センストランジスタ３４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続されている。ＰＭＯＳ６０は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続されている。出力トランジスタ１４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続され、ＶＲの出力端子にドレインが接続されている。ＰＭＯＳ４４は、ＰＭＯＳ４５のゲートにゲートが接続され、センストランジスタ３４のドレインにソースが接続されている。ＰＭＯＳ６１は、ＰＭＯＳ４５のゲートにゲートが接続され、ＰＭＯＳ６０のドレインにソースが接続されている。ＰＭＯＳ４５は、ＶＲの出力端子にソースが接続され、ゲートとドレインとが互いに接続されている。抵抗素子９１は、ＰＭＯＳ４４のドレインとグランドとの間に設けられている。定電流源６２は、ＰＭＯＳ６１のドレインとグランドとの間に設けられている。ＮＭＯＳ６３は、ＰＭＯＳ６１のドレインにゲート及びドレインが接続され、グランドにソースが接続されている。定電流源６４は、ＰＭＯＳ４５のドレインとグランドとの間に設けられている。ＮＭＯＳ６５は、ＰＭＯＳ６３のゲートにゲートが接続され、グランドにソースが接続され、ＰＭＯＳ４５のドレインにドレインが接続されている。ブリーダ抵抗１１及びブリーダ抵抗１２は、ＶＲの出力端子とグランドとの間に設けられている。容量３２は、センストランジスタ３４のドレインとブリーダ抵抗１１及びブリーダ抵抗１２の接続点との間に設けられている。アンプ２０は、基準電圧回路１０の出力端子に反転入力端子が接続され、ブリーダ抵抗１１及びブリーダ抵抗１２の接続点に非反転入力端子が接続されている。

ＰＭＯＳ４４とＰＭＯＳ６１とＰＭＯＳ４５と抵抗素子９１とＮＭＯＳ６３とＮＭＯＳ６５とは、入力端子がＰＭＯＳ４５のソースであってＶＲの出力端子に接続され、出力端子がＰＭＯＳ４４のソースであってセンストランジスタ３４のドレインに接続され、カスコード回路として機能する。また、センストランジスタ３４及びＰＭＯＳ６０は、出力トランジスタ１４のドレイン電流に基づいた電流を流す。

ここで、定電流源６２及び定電流源６４は、ＶＲの起動時に位相補償回路１０１が正常に動作するよう機能する。

次に、ＶＲの動作について説明する。

センストランジスタ３４及びＰＭＯＳ６０はカレントミラー接続され、ＰＭＯＳ４４とＰＭＯＳ６１とＰＭＯＳ４５とはカスコード接続され、ＮＭＯＳ６３及びＮＭＯＳ６５はカレントミラー接続されていて、ＰＭＯＳ４４、ＰＭＯＳ６１、ＰＭＯＳ４５、抵抗素子９１、ＮＭＯＳ６３及びＮＭＯＳ６５により、センストランジスタ３４及びＰＭＯＳ６０のドレイン電圧は出力電圧Ｖｏｕｔに追従する。よって、負荷２５の条件に拘らず、アンプ２０の出力電圧がセンストランジスタ３４で増幅された電圧（位相補償用の信号）は、アンプ２０の出力電圧が出力トランジスタ１４で増幅された出力電圧Ｖｏｕｔに追従する。

このようにすると、位相補償回路１０１の定電流源４７を使用する第１〜第４実施形態と比較し、定電流源４７が削除され、出力トランジスタ１４に流れる電流に基づいた電流がＰＭＯＳ４４とＰＭＯＳ６１とＰＭＯＳ４５とに流れる。よって、負荷２５の条件が変化しても位相補償がより適正化されるので、発振する可能性がより減少し、ＶＲの動作がより安定する。

次に、第９実施形態の抵抗素子９１について説明する。

［第１０実施形態］
次に、第１０実施形態の抵抗素子９１について説明する。

［第１１実施形態］
次に、第１１実施形態の抵抗素子９１について説明する。

［第１２実施形態］
次に、第１２実施形態の抵抗素子９１について説明する。

［第１３実施形態］
次に、第１３実施形態のＶＲの構成について説明する。図９は、第１３実施形態のＶＲを示す回路図である。

ＶＲは、基準電圧回路１０、アンプ２０、出力トランジスタ１４、ブリーダ抵抗１１及びブリーダ抵抗１２を備え、さらに、位相補償回路１０１を備えている。この位相補償回路１０１は、センストランジスタ３４、容量３２、ＰＭＯＳ４４、ＮＭＯＳ７１、定電流源７３、ＰＭＯＳ４５、ＮＭＯＳ７２及び定電流源７４を備えている。

ＶＲにおいて、センストランジスタ３４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続されている。出力トランジスタ１４は、アンプ２０の出力端子にゲートが接続され、電源にソースが接続され、ＶＲの出力端子にドレインが接続されている。ＰＭＯＳ４４は、ＰＭＯＳ４５のゲートにゲートが接続され、センストランジスタ３４のドレインにソースが接続されている。ＰＭＯＳ４５は、ＶＲの出力端子にソースが接続され、ゲートとドレインとが互いに接続されている。定電流源７３は、ＰＭＯＳ４４のドレインとグランドとの間に設けられている。ＮＭＯＳ７１は、ＰＭＯＳ４４のドレインにゲート及びドレインが接続され、グランドにソースが接続されている。定電流源７４は、ＰＭＯＳ４５のドレインとグランドとの間に設けられている。ＮＭＯＳ７２は、ＰＭＯＳ７１のゲートにゲートが接続され、グランドにソースが接続され、ＰＭＯＳ４５のドレインにドレインが接続されている。ブリーダ抵抗１１及びブリーダ抵抗１２は、ＶＲの出力端子とグランドとの間に設けられている。容量３２は、センストランジスタ３４のドレインとブリーダ抵抗１１及びブリーダ抵抗１２の接続点との間に設けられている。アンプ２０は、基準電圧回路１０の出力端子に反転入力端子が接続され、ブリーダ抵抗１１及びブリーダ抵抗１２の接続点に非反転入力端子が接続されている。

ＰＭＯＳ４４〜４５及びＮＭＯＳ７１〜７２は、入力端子がＰＭＯＳ４５のソースであってＶＲの出力端子に接続され、出力端子がＰＭＯＳ４４のソースであってセンストランジスタ３４のドレインに接続され、カスコード回路として機能する。また、センストランジスタ３４は、出力トランジスタ１４のドレイン電流に基づいた電流を流す。

ここで、定電流源７３〜７４は、ＶＲの起動時に位相補償回路１０１が正常に動作するよう機能する。

次に、ＶＲの動作について説明する。

ＰＭＯＳ４４とＰＭＯＳ４５とはカスコード接続され、ＮＭＯＳ７１〜７２はカレントミラー接続されていて、ＰＭＯＳ４４、ＰＭＯＳ４５及びＮＭＯＳ７１〜７２により、センストランジスタ３４のドレイン電圧は出力電圧Ｖｏｕｔに追従する。よって、負荷２５の条件に拘らず、アンプ２０の出力電圧がセンストランジスタ３４で増幅された電圧（位相補償用の信号）は、アンプ２０の出力電圧が出力トランジスタ１４で増幅された出力電圧Ｖｏｕｔに追従する。

このようにすると、第９〜第１２実施形態と比較し、ＶＲは低消費電流化する。

ここで、第１〜第１３実施形態において、センストランジスタ３４及び出力トランジスタ１４のゲートからアンプ２０の非反転入力端子までにおける、周波数に対するＤＣゲイン及び位相について説明する。図１０は、周波数に対するＤＣゲイン及び位相を示す図である。

出力トランジスタ１４とブリーダ抵抗１１を介したＶＲの帰還ループを帰還系１とし、センストランジスタ３４と容量３２を介した位相補償用の帰還ループを帰還系２とする。

帰還系１で発生する極ｆｐ１は、出力トランジスタ１４の出力抵抗、ブリーダ抵抗１１〜１２、出力容量２７及び負荷抵抗２６によって定まる。帰還系２で発生する極ｆｐ２−１は、容量３２及びブリーダ抵抗１１〜１２によって定まる。帰還系２で発生する極ｆｐ２−２は、センストランジスタ３４の出力抵抗、ＰＭＯＳ４４の相互コンダクタンスの逆数１／ｇｍ３、及び、容量３２によって定まる。

帰還系１のＤＣゲインは、出力トランジスタ１４の相互コンダクタンスｇｍ１、ブリーダ抵抗１１〜１２及び負荷抵抗２６によって定まる。帰還系２のゲインは、センストランジスタ３４の相互コンダクタンスｇｍ２、ＰＭＯＳ４４の相互コンダクタンスの逆数１／ｇｍ３、容量３２のインピーダンス及びブリーダ抵抗１１〜１２によって定まる。

ここで、位相補償回路１０１の零点ｆｚは、帰還系２のゲインが帰還系１のＤＣゲインを上回る周波数である。よって、容量３２が小さくても、帰還系２のゲインが大きければ、零点ｆｚが低域に設けられることができる。例えば、図１０に示すように、帰還系２のゲインがゲイン小からゲイン大に変化すると、零点ｆｚが零点ｆｚ３から零点ｆｚ１に変化する。

なお、第１〜第１３実施形態において、容量３２とセンストランジスタ３４のドレイン及びＰＭＯＳ４４のソースの接続点との間に、及び、容量３２とブリーダ抵抗１１及びブリーダ抵抗１２の接続点との間に、抵抗（図示せず）が設けられても良い。この抵抗により、零点Ｆｚ１が調整されて形成される。

第１〜第４実施形態のＶＲを示す回路図である。第１実施形態の抵抗素子及び定電流源を示す回路図である。第２実施形態の抵抗素子及び定電流源を示す回路図である。第３実施形態の抵抗素子及び定電流源を示す回路図である。第４実施形態の抵抗素子及び定電流源を示す回路図である。従来のＶＲを示す回路図である。第５〜第８実施形態のＶＲを示す回路図である。第９〜第１２実施形態のＶＲを示す回路図である。第１３実施形態のＶＲを示す回路図である。周波数に対するＤＣゲイン及び位相を示す図である。

符号の説明

１０基準電圧回路１１、１２ブリーダ抵抗
１４出力トランジスタ２０アンプ
２５負荷２６負荷抵抗
２７出力容量１０１位相補償回路
３１抵抗素子３２容量
３４、４４、４５ＰＭＯＳ４７定電流源

Claims

ボルテージレギュレータにおいて、
第一入力端子に入力された出力トランジスタが出力する出力電圧を分圧した分圧電圧と、第二入力端子に入力された基準電圧との差を増幅して出力するアンプと、
前記出力トランジスタのドレイン電流に基づいた電流を流すセンストランジスタと、前記センストランジスタのドレインと前記アンプの第一入力端子との間に設けられた容量と、入力端子が前記出力トランジスタのドレインに接続され、出力端子が前記センストランジスタのドレインに接続されたカスコード回路と、を有し、前記ボルテージレギュレータの位相を補償する位相補償回路と、
を備えることを特徴とするボルテージレギュレータ。
ボルテージレギュレータにおいて、
第一入力端子に入力された出力トランジスタが出力する出力電圧を分圧した分圧電圧と、第二入力端子に入力された基準電圧との差を増幅して出力するアンプと、
前記出力トランジスタのドレイン電流に基づいた電流を流すセンストランジスタと、前記センストランジスタのドレインと前記アンプの第一入力端子との間に設けられた容量と、入力端子が前記出力トランジスタのドレインに接続され、出力端子が前記センストランジスタのドレインに接続されたソースフォロア回路と、を有し、前記ボルテージレギュレータの位相を補償する位相補償回路と、
を備えることを特徴とするボルテージレギュレータ。