JPH07221548A - 発振用集積回路および発振回路 - Google Patents
発振用集積回路および発振回路Info
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- JPH07221548A JPH07221548A JP960294A JP960294A JPH07221548A JP H07221548 A JPH07221548 A JP H07221548A JP 960294 A JP960294 A JP 960294A JP 960294 A JP960294 A JP 960294A JP H07221548 A JPH07221548 A JP H07221548A
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Abstract
(57)【要約】 （修正有）
【目的】 デューティ設定を容易とするとともに、デュ
ーティ変動を抑えるようにする。 【構成】 ＣＭＯＳインバータ５から後段に送られる発
振出力信号のデューティを比較回路６の一方の端子ＶRE
F に印加される基準電位に応じてある値に設定する。こ
の発振出力信号のデューティが設定値より小さくなる
と、比較回路６の発振出力のデューティが５０％より小
さくなり、積分回路７の出力電位がＶＤＤ／２（２．５
ｖ）より低くなる。制御回路８を構成するＭＯＳトラン
ジスタ８Ｐ、８Ｎは共にこの出力電位をゲートに受けて
おり、これらのドレインに接続されたＣＭＯＳインバー
タ１の入力端子の電位を高くしてＣＭＯＳインバータ１
の発振出力の発振中心を電源ＶＳＳに引き下げ、ＣＭＯ
Ｓインバータ５からの発振出力信号のデューティを大き
くする。逆にデューティが大きくなると、ＣＭＯＳイン
バータ１の発振出力の発振中心は電源ＶＤＤに引き上げ
る。
ーティ変動を抑えるようにする。 【構成】 ＣＭＯＳインバータ５から後段に送られる発
振出力信号のデューティを比較回路６の一方の端子ＶRE
F に印加される基準電位に応じてある値に設定する。こ
の発振出力信号のデューティが設定値より小さくなる
と、比較回路６の発振出力のデューティが５０％より小
さくなり、積分回路７の出力電位がＶＤＤ／２（２．５
ｖ）より低くなる。制御回路８を構成するＭＯＳトラン
ジスタ８Ｐ、８Ｎは共にこの出力電位をゲートに受けて
おり、これらのドレインに接続されたＣＭＯＳインバー
タ１の入力端子の電位を高くしてＣＭＯＳインバータ１
の発振出力の発振中心を電源ＶＳＳに引き下げ、ＣＭＯ
Ｓインバータ５からの発振出力信号のデューティを大き
くする。逆にデューティが大きくなると、ＣＭＯＳイン
バータ１の発振出力の発振中心は電源ＶＤＤに引き上げ
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は発振用集積回路および発
振回路に関するものである。
振回路に関するものである。
【０００２】
【従来の技術】従来より、ＣＭＯＳインバータの入出力
間に水晶振動子等の圧電振動子を接続して用いられる発
振用集積回路および発振回路において、後段に送られる
出力のデューティを所望の値に設定するものがある。例
えば、特開平１−２１２１０７号公報に開示されるもの
があり、これは図６のＡに示すように、水晶振動子ｑｚ
及び帰還抵抗ｒ０を接続された発振用のインバータｉｎ
ｖ１と、インバータｉｎｖ１の発振出力を受けるインバ
ータよりなる発振出力用バッファｉｎｖ２と、インバー
タｉｎｖ１の入力端子ｉｎを電源ＶＤＤ（ＶＤＤは、＋
５ｖ）に接続する抵抗ｒ１とよりなる。インバータｉｎ
ｖ１および発振出力用バッファｉｎｖ２の反転電位は、
等しくＶt0（＝ＶＤＤ／２＝２．５ｖ）に設定してあ
り、抵抗ｒ０を介してインバータｉｎｖ１の入力端子ｉ
ｎを電源ＶＤＤに接続しない場合、図６のＢの入力電圧
−出力電圧特性図に示すように、インバータｉｎｖ１か
らの発振出力ｆ0 を受ける発振出力用バッフアｉｎｖ２
からの発振出力ｆ1 のデューティは５０％となる。イン
バータｉｎｖ１の入力端子を抵抗ｒ１を介してＶＤＤに
接続した場合、入力端子ｉｎがＶＤＤ側に引かれ、逆に
出力端子ｏｕｔの出力が図６のＣの入力電圧−出力電圧
特性図に示すようにＶＳＳ（ＶＳＳは、０ｖ）側に引か
れ、反転電位Ｖt1を中心とした発振を行ない発振出力ｆ
2 を発生する。この発振出力ｆ2 を受けた発振出力用バ
ッファｉｎｖ２からは発振出力ｆ1 より大きなデューテ
ィの発振出力ｆ3 が発生する。このように、インバータ
ｉｎｖ１の入力端子ｉｎと電源ＶＤＤを接続する抵抗ｒ
１の値によりデューティを設定するものである。
間に水晶振動子等の圧電振動子を接続して用いられる発
振用集積回路および発振回路において、後段に送られる
出力のデューティを所望の値に設定するものがある。例
えば、特開平１−２１２１０７号公報に開示されるもの
があり、これは図６のＡに示すように、水晶振動子ｑｚ
及び帰還抵抗ｒ０を接続された発振用のインバータｉｎ
ｖ１と、インバータｉｎｖ１の発振出力を受けるインバ
ータよりなる発振出力用バッファｉｎｖ２と、インバー
タｉｎｖ１の入力端子ｉｎを電源ＶＤＤ（ＶＤＤは、＋
５ｖ）に接続する抵抗ｒ１とよりなる。インバータｉｎ
ｖ１および発振出力用バッファｉｎｖ２の反転電位は、
等しくＶt0（＝ＶＤＤ／２＝２．５ｖ）に設定してあ
り、抵抗ｒ０を介してインバータｉｎｖ１の入力端子ｉ
ｎを電源ＶＤＤに接続しない場合、図６のＢの入力電圧
−出力電圧特性図に示すように、インバータｉｎｖ１か
らの発振出力ｆ0 を受ける発振出力用バッフアｉｎｖ２
からの発振出力ｆ1 のデューティは５０％となる。イン
バータｉｎｖ１の入力端子を抵抗ｒ１を介してＶＤＤに
接続した場合、入力端子ｉｎがＶＤＤ側に引かれ、逆に
出力端子ｏｕｔの出力が図６のＣの入力電圧−出力電圧
特性図に示すようにＶＳＳ（ＶＳＳは、０ｖ）側に引か
れ、反転電位Ｖt1を中心とした発振を行ない発振出力ｆ
2 を発生する。この発振出力ｆ2 を受けた発振出力用バ
ッファｉｎｖ２からは発振出力ｆ1 より大きなデューテ
ィの発振出力ｆ3 が発生する。このように、インバータ
ｉｎｖ１の入力端子ｉｎと電源ＶＤＤを接続する抵抗ｒ
１の値によりデューティを設定するものである。
【０００３】また、特開平４−３３５７１４号公報には
図７に示すような外部からデューティを調整する発振回
路が開示されている。図７において図６と同一の番号は
同一の構成要素を示してある。インバータｉｎｖ１の出
力は波形整形用インバータｉｎｖ３を介してデューティ
調整のためのデューティ調整回路ｄｕに出力される。こ
のデューティ調整回路ｄｕは、波形整形用インバータｉ
ｎｖ３の出力を受けるインバータｉｎｖ４（Ｐチャネル
型のＭＯＳトランジスタｔｐ０とＮチャネル型のＭＯＳ
トランジスタｔｎ０とからなる。）と、ゲートをインバ
ータｉｎｖ４の入力に接続されるとともにドレインをイ
ンバータｉｎｖ４の出力に接続されたＰチャネル型のＭ
ＯＳトランジスタｔｐ１と、ゲートにデューティ制御端
子ｓ０およびプルアップ抵抗ｒｐを接続され、ソースを
電源ＶＤＤに接続されるとともにドレインをＭＯＳトラ
ンジスタｔｐ１のソースに接続されたＰチャネル型のＭ
ＯＳトランジスタｔｐ２とからなる。外部からデューテ
ィ制御端子ｓ０の電位を“Ｌ”から“Ｈ”に変化させて
いくと、デューティ制御端子ｓ０の電位をゲートに受け
るＭＯＳトランジスタｔｐ２がオフからオンになり、Ｍ
ＯＳトランジスタｔｐ１のソースがＶＤＤ側に引かれる
こととなる。このＭＯＳトランジスタｔｐ１はインバー
タｉｎｖ４を構成するＭＯＳトランジスタｔｐ０と同期
してオン、オフし、インバータｉｎｖ４の発振出力の発
振の中心をＶＤＤ側に引き上げる。これにより、デュー
ティ調整回路ｄｕの発振出力を受けて、後段回路（図示
せず。）反転出力を発する発振出力バッファｉｎｖ５の
出力のデューティを変更するものである。
図７に示すような外部からデューティを調整する発振回
路が開示されている。図７において図６と同一の番号は
同一の構成要素を示してある。インバータｉｎｖ１の出
力は波形整形用インバータｉｎｖ３を介してデューティ
調整のためのデューティ調整回路ｄｕに出力される。こ
のデューティ調整回路ｄｕは、波形整形用インバータｉ
ｎｖ３の出力を受けるインバータｉｎｖ４（Ｐチャネル
型のＭＯＳトランジスタｔｐ０とＮチャネル型のＭＯＳ
トランジスタｔｎ０とからなる。）と、ゲートをインバ
ータｉｎｖ４の入力に接続されるとともにドレインをイ
ンバータｉｎｖ４の出力に接続されたＰチャネル型のＭ
ＯＳトランジスタｔｐ１と、ゲートにデューティ制御端
子ｓ０およびプルアップ抵抗ｒｐを接続され、ソースを
電源ＶＤＤに接続されるとともにドレインをＭＯＳトラ
ンジスタｔｐ１のソースに接続されたＰチャネル型のＭ
ＯＳトランジスタｔｐ２とからなる。外部からデューテ
ィ制御端子ｓ０の電位を“Ｌ”から“Ｈ”に変化させて
いくと、デューティ制御端子ｓ０の電位をゲートに受け
るＭＯＳトランジスタｔｐ２がオフからオンになり、Ｍ
ＯＳトランジスタｔｐ１のソースがＶＤＤ側に引かれる
こととなる。このＭＯＳトランジスタｔｐ１はインバー
タｉｎｖ４を構成するＭＯＳトランジスタｔｐ０と同期
してオン、オフし、インバータｉｎｖ４の発振出力の発
振の中心をＶＤＤ側に引き上げる。これにより、デュー
ティ調整回路ｄｕの発振出力を受けて、後段回路（図示
せず。）反転出力を発する発振出力バッファｉｎｖ５の
出力のデューティを変更するものである。
【０００４】
【発明が解決しようとする課題】しかしながら前者のよ
うなものでは、抵抗ｒ１の大きさによりデューティを設
定しているので、予め設定したデューティしか得られな
い。また、抵抗ｒ１を可変抵抗器等により構成した場合
でも機械的な調整のため微調整が困難であり、また、こ
の場合、可変抵抗器の規模が大きく発振回路の集積化が
困難となる。
うなものでは、抵抗ｒ１の大きさによりデューティを設
定しているので、予め設定したデューティしか得られな
い。また、抵抗ｒ１を可変抵抗器等により構成した場合
でも機械的な調整のため微調整が困難であり、また、こ
の場合、可変抵抗器の規模が大きく発振回路の集積化が
困難となる。
【０００５】また、後者のようなものではデューティ制
御端子ｓ０を所定の電位に保持することにより所望のデ
ューティを得ることができるが、温度、電圧等の使用条
件の変動、製造上の誤差等により発振出力のデューティ
に変動を生じてしまうため、外部から調整を行なったに
も拘らず所望のデューティを得ることができないという
不具合を生ずる。
御端子ｓ０を所定の電位に保持することにより所望のデ
ューティを得ることができるが、温度、電圧等の使用条
件の変動、製造上の誤差等により発振出力のデューティ
に変動を生じてしまうため、外部から調整を行なったに
も拘らず所望のデューティを得ることができないという
不具合を生ずる。
【０００６】そこで本発明の目的は、デューティ設定を
容易とするとともに、デューティ変動を抑えることがで
きる発振用集積回路および発振回路を提供することにあ
る。
容易とするとともに、デューティ変動を抑えることがで
きる発振用集積回路および発振回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】入出力端子間に圧電振動
子を接続されるＣＭＯＳインバータと、このＣＭＯＳイ
ンバータからの出力信号に基づいて発振出力信号を出力
する出力バッファと、この出力バッファからの発振出力
信号が基準電位を越えたときに出力を生じる比較回路
と、この比較回路からの出力を積分する積分回路と、こ
の積分回路の出力に応じて上記出力バッファからの発振
出力信号のデューティを調整する制御回路とを具備した
発振用集積回路を構成する。
子を接続されるＣＭＯＳインバータと、このＣＭＯＳイ
ンバータからの出力信号に基づいて発振出力信号を出力
する出力バッファと、この出力バッファからの発振出力
信号が基準電位を越えたときに出力を生じる比較回路
と、この比較回路からの出力を積分する積分回路と、こ
の積分回路の出力に応じて上記出力バッファからの発振
出力信号のデューティを調整する制御回路とを具備した
発振用集積回路を構成する。
【０００８】また、ＣＭＯＳインバータと、このＣＭＯ
Ｓインバータの入出力端子間に接続された圧電振動子
と、上記ＣＭＯＳインバータに並列に接続された帰還抵
抗と、上記ＣＭＯＳインバータの入力端子および出力端
子のそれぞれに接続される負荷容量とからなる発振部を
具備する発振回路において、上記ＣＭＯＳインバータか
らの出力信号に基づいて発振出力信号を出力する出力バ
ッファと、この出力バッファからの発振出力信号が基準
電位を越えたときに出力を生じる比較回路と、この比較
回路からの出力を積分する積分回路と、この積分回路の
出力に応じて上記出力バッファからの発振出力信号のデ
ューティを調整する制御回路とを設ける。また、入出力
端子間に圧電振動子を接続されるＣＭＯＳインバータ
と、上記ＣＭＯＳインバータからの出力信号に基づいて
発振出力信号を出力する出力バッファと、上記出力バッ
ファからの発振出力信号が基準電位を越えたときに出力
を生じる比較回路と、上記比較回路からの出力を積分す
る積分回路と、上記ＣＭＯＳインバータと上記出力バッ
ファとの間に接続され、上記積分回路の出力に応じて上
記出力バッファからの発振出力信号のデューティを調整
する制御回路とを具備した発振用集積回路を構成する。
Ｓインバータの入出力端子間に接続された圧電振動子
と、上記ＣＭＯＳインバータに並列に接続された帰還抵
抗と、上記ＣＭＯＳインバータの入力端子および出力端
子のそれぞれに接続される負荷容量とからなる発振部を
具備する発振回路において、上記ＣＭＯＳインバータか
らの出力信号に基づいて発振出力信号を出力する出力バ
ッファと、この出力バッファからの発振出力信号が基準
電位を越えたときに出力を生じる比較回路と、この比較
回路からの出力を積分する積分回路と、この積分回路の
出力に応じて上記出力バッファからの発振出力信号のデ
ューティを調整する制御回路とを設ける。また、入出力
端子間に圧電振動子を接続されるＣＭＯＳインバータ
と、上記ＣＭＯＳインバータからの出力信号に基づいて
発振出力信号を出力する出力バッファと、上記出力バッ
ファからの発振出力信号が基準電位を越えたときに出力
を生じる比較回路と、上記比較回路からの出力を積分す
る積分回路と、上記ＣＭＯＳインバータと上記出力バッ
ファとの間に接続され、上記積分回路の出力に応じて上
記出力バッファからの発振出力信号のデューティを調整
する制御回路とを具備した発振用集積回路を構成する。
【０００９】ＣＭＯＳインバータと、このＣＭＯＳイン
バータの入出力端子間に接続された圧電振動子と、上記
ＣＭＯＳインバータに並列に接続された帰還抵抗と、上
記ＣＭＯＳインバータの入力端子および出力端子のそれ
ぞれに接続される負荷容量とからなる発振部を具備する
発振回路において、上記ＣＭＯＳインバータからの出力
信号に基づいて発振出力信号を出力する出力バッファ
と、上記出力バッファからの発振出力信号が基準電位を
越えたときに出力を生じる比較回路と、上記比較回路か
らの出力を積分する積分回路と、上記ＣＭＯＳインバー
タと上記出力バッファとの間に接続され、上記積分回路
の出力に応じて上記出力バッファからの発振出力信号の
デューティを調整する制御回路とを設ける。
バータの入出力端子間に接続された圧電振動子と、上記
ＣＭＯＳインバータに並列に接続された帰還抵抗と、上
記ＣＭＯＳインバータの入力端子および出力端子のそれ
ぞれに接続される負荷容量とからなる発振部を具備する
発振回路において、上記ＣＭＯＳインバータからの出力
信号に基づいて発振出力信号を出力する出力バッファ
と、上記出力バッファからの発振出力信号が基準電位を
越えたときに出力を生じる比較回路と、上記比較回路か
らの出力を積分する積分回路と、上記ＣＭＯＳインバー
タと上記出力バッファとの間に接続され、上記積分回路
の出力に応じて上記出力バッファからの発振出力信号の
デューティを調整する制御回路とを設ける。
【００１０】以上により上記目的を達成する。
【００１１】
【実施例】次に本発明の一実施例について説明する。図
１は本例の構成を示す電気回路図である。同図におい
て、１はＣＭＯＳインバータであり、その反転電位ＶTM
は、例えば、ＣＭＯＳインバータ１の電源ＶＤＤの電圧
を５ｖとすると、２．５ｖとする。また、このＣＭＯＳ
インバータ１の入力端子ＩＮ１と出力端子ＯＵＴ１のそ
れぞれには負荷容量としてのコンデンサ２が接続され
る。３は帰還抵抗であり、ＣＭＯＳインバータ１の入力
端子ＩＮ１と出力端子ＯＵＴ１との間に接続される。４
は圧電振動子としての水晶振動子であり、ＣＭＯＳイン
バータ１の入力端子ＩＮ１と出力端子ＯＵＴ１との間に
外付けされる。これら、ＣＭＯＳインバータ１、負荷容
量２、帰還抵抗３および水晶振動子４により発振部ＯＳ
Ｃは構成される。
１は本例の構成を示す電気回路図である。同図におい
て、１はＣＭＯＳインバータであり、その反転電位ＶTM
は、例えば、ＣＭＯＳインバータ１の電源ＶＤＤの電圧
を５ｖとすると、２．５ｖとする。また、このＣＭＯＳ
インバータ１の入力端子ＩＮ１と出力端子ＯＵＴ１のそ
れぞれには負荷容量としてのコンデンサ２が接続され
る。３は帰還抵抗であり、ＣＭＯＳインバータ１の入力
端子ＩＮ１と出力端子ＯＵＴ１との間に接続される。４
は圧電振動子としての水晶振動子であり、ＣＭＯＳイン
バータ１の入力端子ＩＮ１と出力端子ＯＵＴ１との間に
外付けされる。これら、ＣＭＯＳインバータ１、負荷容
量２、帰還抵抗３および水晶振動子４により発振部ＯＳ
Ｃは構成される。
【００１２】５は出力バッファを構成するＣＭＯＳイン
バータであり、ＣＭＯＳインバータ１の発振出力に基づ
いた発振出力信号を後段回路（図示せず。）に送る。
バータであり、ＣＭＯＳインバータ１の発振出力に基づ
いた発振出力信号を後段回路（図示せず。）に送る。
【００１３】６は比較回路であり、ＣＭＯＳインバータ
５の発振出力信号を受け、この発振出力信号と基準電位
とを比較し、ＣＭＯＳインバータ５の発振出力信号が基
準電位を越えたときに出力を生じる。基準電位は比較回
路の一方の端子ＶREF の電位であり、外部よりこの端子
ＶREF の電位を調整することにより定めることとする
が、予めある値に設定してもよい。
５の発振出力信号を受け、この発振出力信号と基準電位
とを比較し、ＣＭＯＳインバータ５の発振出力信号が基
準電位を越えたときに出力を生じる。基準電位は比較回
路の一方の端子ＶREF の電位であり、外部よりこの端子
ＶREF の電位を調整することにより定めることとする
が、予めある値に設定してもよい。
【００１４】７は積分回路であり、比較回路６からの出
力を積分する。ここでは抵抗７ｒおよびコンデンサ７ｃ
からなるものを用いることとするがこれに限るものでは
ない。
力を積分する。ここでは抵抗７ｒおよびコンデンサ７ｃ
からなるものを用いることとするがこれに限るものでは
ない。
【００１５】８は制御回路であり、積分回路７の出力に
応じて出力バッファとしてのＣＭＯＳインバータ５から
の発振出力信号のデューティを調整する。制御回路８は
ソースを電源ＶＤＤに接続したＰチャネル型のＭＯＳト
ランジスタ８Ｐと、ソースを電源ＶＳＳに接続したＮチ
ャネル型のＭＯＳトランジスタ８Ｎとからなり、これら
のＭＯＳトランジスタ８Ｐ、８Ｎの互いのゲートを接続
してこの接続点を入力端子ＩＮ８とし、この入力端子Ｉ
Ｎ８に積分回路７の出力を受け、ＭＯＳトランジスタ８
Ｐ、８Ｎの互いのドレインを接続してこの接続点を出力
端子ＯＵＴ８とし、この出力端子ＯＵＴ８をＣＭＯＳイ
ンバータ１の入力端子ＩＮ１に接続してある。後述する
ように、積分回路７の出力端子ＯＵＴ８の電位に応じ
て、ＣＭＯＳインバータ１の入力端子ＩＮ１の電位制御
を行なうことにより、ＣＭＯＳインバータ１の発振出力
の発振中心を電源ＶＤＤまたはＶＳＳ側に移動させるこ
とにより、デューティ調整を行なう。
応じて出力バッファとしてのＣＭＯＳインバータ５から
の発振出力信号のデューティを調整する。制御回路８は
ソースを電源ＶＤＤに接続したＰチャネル型のＭＯＳト
ランジスタ８Ｐと、ソースを電源ＶＳＳに接続したＮチ
ャネル型のＭＯＳトランジスタ８Ｎとからなり、これら
のＭＯＳトランジスタ８Ｐ、８Ｎの互いのゲートを接続
してこの接続点を入力端子ＩＮ８とし、この入力端子Ｉ
Ｎ８に積分回路７の出力を受け、ＭＯＳトランジスタ８
Ｐ、８Ｎの互いのドレインを接続してこの接続点を出力
端子ＯＵＴ８とし、この出力端子ＯＵＴ８をＣＭＯＳイ
ンバータ１の入力端子ＩＮ１に接続してある。後述する
ように、積分回路７の出力端子ＯＵＴ８の電位に応じ
て、ＣＭＯＳインバータ１の入力端子ＩＮ１の電位制御
を行なうことにより、ＣＭＯＳインバータ１の発振出力
の発振中心を電源ＶＤＤまたはＶＳＳ側に移動させるこ
とにより、デューティ調整を行なう。
【００１６】次に本例の動作について図２の波形図を参
照しながら説明する。ここでは、まず、デューティ変動
を抑える動作、すなわち、デューティを自動的に所望の
ある値、例えば５０％に維持する動作を説明する。ＣＭ
ＯＳインバータ１の発振出力はＣＭＯＳインバータ５を
介して後段回路（図示せず。）に出力されるとともに、
比較回路６にも出力される。ここで、ＣＭＯＳインバー
タ５から後段に送られる発振出力信号のデューティを５
０％とするために端子ＶREF の電位をある値、例えば、
１．４ｖに設定してある。このとき、あるタイミングに
おいて、図２のＯＵＴ５に示すようなデューティが５０
％に満たない発振出力信号がＣＭＯＳインバータ５から
比較回路６に出力されたとする。比較回路６はＣＭＯＳ
インバータ５からの発振出力信号が基準電位（図２のＶ
REF に示す。）を越える度に出力を“Ｈ”にしており、
すなわち、図２のＯＵＴ６に示すように、振幅がＶＤＤ
であり、ＣＭＯＳインバータ５からの発振出力信号のデ
ューティと上述の基準電位とから一義的に決まるデュー
ティの発振出力を出力している。この比較回路６からの
出力は積分回路７により積分される。この積分回路７の
出力端子ＯＵＴ７には比較回路６からの発振出力を積分
した電位、すなわちデューティに応じた出力電位が現れ
る。この出力電位は、例えば、比較回路６からの発振出
力のデューティが５０％であれば、出力端子ＯＵＴ７は
ＶＤＤ／２（２．５ｖ）となり、デューティが５０％よ
り小さければ、出力端子ＯＵＴ７はＶＤＤ／２より低
く、デューティが５０％より大きければ、出力端子ＯＵ
Ｔ７はＶＤＤ／２より高くなるように設定してある。こ
こで積分回路７の出力端子ＯＵＴ７は、図２のＯＵＴ７
に示すように、ＶＤＤ／２より低い電位Ｖ7 となる。積
分回路７から出力される電位は、制御回路８を構成する
ＭＯＳトランジスタ８Ｎ、８Ｐのゲートに印加される。
そのためＭＯＳトランジスタ８Ｎのオン抵抗が高くな
り、ＭＯＳトランジスタ８Ｐのオン抵抗が低くなること
により、制御回路８はＣＭＯＳインバータ１の入力端子
ＩＮ１の電位を電源ＶＤＤ（５ｖ）側に引き上げる。入
力端子ＩＮ１がＶＤＤ側に引かれると、逆に出力端子Ｏ
ＵＴ１が電源ＶＳＳ（０ｖ）側に引かれ、ＣＭＯＳイン
バータ１の発振出力の発振中心は電源ＶＳＳ側に引かれ
る。これにより、ＣＭＯＳインバータ１の発振出力を受
けるＣＭＯＳインバータ５からの発振出力信号のデュー
ティは増加することとなる。
照しながら説明する。ここでは、まず、デューティ変動
を抑える動作、すなわち、デューティを自動的に所望の
ある値、例えば５０％に維持する動作を説明する。ＣＭ
ＯＳインバータ１の発振出力はＣＭＯＳインバータ５を
介して後段回路（図示せず。）に出力されるとともに、
比較回路６にも出力される。ここで、ＣＭＯＳインバー
タ５から後段に送られる発振出力信号のデューティを５
０％とするために端子ＶREF の電位をある値、例えば、
１．４ｖに設定してある。このとき、あるタイミングに
おいて、図２のＯＵＴ５に示すようなデューティが５０
％に満たない発振出力信号がＣＭＯＳインバータ５から
比較回路６に出力されたとする。比較回路６はＣＭＯＳ
インバータ５からの発振出力信号が基準電位（図２のＶ
REF に示す。）を越える度に出力を“Ｈ”にしており、
すなわち、図２のＯＵＴ６に示すように、振幅がＶＤＤ
であり、ＣＭＯＳインバータ５からの発振出力信号のデ
ューティと上述の基準電位とから一義的に決まるデュー
ティの発振出力を出力している。この比較回路６からの
出力は積分回路７により積分される。この積分回路７の
出力端子ＯＵＴ７には比較回路６からの発振出力を積分
した電位、すなわちデューティに応じた出力電位が現れ
る。この出力電位は、例えば、比較回路６からの発振出
力のデューティが５０％であれば、出力端子ＯＵＴ７は
ＶＤＤ／２（２．５ｖ）となり、デューティが５０％よ
り小さければ、出力端子ＯＵＴ７はＶＤＤ／２より低
く、デューティが５０％より大きければ、出力端子ＯＵ
Ｔ７はＶＤＤ／２より高くなるように設定してある。こ
こで積分回路７の出力端子ＯＵＴ７は、図２のＯＵＴ７
に示すように、ＶＤＤ／２より低い電位Ｖ7 となる。積
分回路７から出力される電位は、制御回路８を構成する
ＭＯＳトランジスタ８Ｎ、８Ｐのゲートに印加される。
そのためＭＯＳトランジスタ８Ｎのオン抵抗が高くな
り、ＭＯＳトランジスタ８Ｐのオン抵抗が低くなること
により、制御回路８はＣＭＯＳインバータ１の入力端子
ＩＮ１の電位を電源ＶＤＤ（５ｖ）側に引き上げる。入
力端子ＩＮ１がＶＤＤ側に引かれると、逆に出力端子Ｏ
ＵＴ１が電源ＶＳＳ（０ｖ）側に引かれ、ＣＭＯＳイン
バータ１の発振出力の発振中心は電源ＶＳＳ側に引かれ
る。これにより、ＣＭＯＳインバータ１の発振出力を受
けるＣＭＯＳインバータ５からの発振出力信号のデュー
ティは増加することとなる。
【００１７】以上の動作により、ＣＭＯＳインバータ５
の発振出力信号のデューティが５０％に達すると、同様
に比較回路６の発振出力のデューティもほぼ５０％とな
り、このとき積分回路８の出力電位が２．５ｖになり、
制御回路８のＭＯＳトランジスタ８Ｎ、８Ｐのオン抵抗
がバランスした状態になり、ＣＭＯＳインバータ１の入
力端子ＩＮ１は上述の反転電位電と等しく２．５ｖとな
り、ＣＭＯＳインバータ１の発振出力の発振中心が２．
５ｖに保持される。また、ＣＭＯＳインバータ５の発振
出力信号のデューティが５０％を越えると、同様に比較
回路６の発振出力のデューティも５０％を越え、積分回
路８の電位が２．５ｖを越える。このとき、制御回路８
では、ＭＯＳトランジスタ８Ｎのオン抵抗が低くなり、
ＭＯＳトランジスタ８Ｐのオン抵抗が高くなって、ＣＭ
ＯＳインバータ１の入力端子ＩＮ１の電位を電源ＶＳＳ
側に引き下げる。これにより、ＣＭＯＳインバータ１の
発振出力信号の発振中心が電源ＶＤＤ側に引かれる。こ
のため、ＣＭＯＳインバータ５の発振出力信号のデュー
ティは減少する。このように、制御回路８は積分回路７
の出力電位２．５ｖを境として、ＣＭＯＳインバータ１
の入力端子ＩＮ１の電位制御が行なわれ、ＣＭＯＳイン
バータ５の発振出力信号のデューティを５０％に自動的
に維持する。以上のように、デューティ変動は自動的に
抑えられる。
の発振出力信号のデューティが５０％に達すると、同様
に比較回路６の発振出力のデューティもほぼ５０％とな
り、このとき積分回路８の出力電位が２．５ｖになり、
制御回路８のＭＯＳトランジスタ８Ｎ、８Ｐのオン抵抗
がバランスした状態になり、ＣＭＯＳインバータ１の入
力端子ＩＮ１は上述の反転電位電と等しく２．５ｖとな
り、ＣＭＯＳインバータ１の発振出力の発振中心が２．
５ｖに保持される。また、ＣＭＯＳインバータ５の発振
出力信号のデューティが５０％を越えると、同様に比較
回路６の発振出力のデューティも５０％を越え、積分回
路８の電位が２．５ｖを越える。このとき、制御回路８
では、ＭＯＳトランジスタ８Ｎのオン抵抗が低くなり、
ＭＯＳトランジスタ８Ｐのオン抵抗が高くなって、ＣＭ
ＯＳインバータ１の入力端子ＩＮ１の電位を電源ＶＳＳ
側に引き下げる。これにより、ＣＭＯＳインバータ１の
発振出力信号の発振中心が電源ＶＤＤ側に引かれる。こ
のため、ＣＭＯＳインバータ５の発振出力信号のデュー
ティは減少する。このように、制御回路８は積分回路７
の出力電位２．５ｖを境として、ＣＭＯＳインバータ１
の入力端子ＩＮ１の電位制御が行なわれ、ＣＭＯＳイン
バータ５の発振出力信号のデューティを５０％に自動的
に維持する。以上のように、デューティ変動は自動的に
抑えられる。
【００１８】次に、外部からデューティを変更する場合
について述べる。比較回路６の端子ＶREF に印加する基
準電位を１．４ｖからそれより高いある値、例えば、
２．５ｖに変更すると比較回路６の出力のデューティが
小さくなる。これにより、積分回路７の出力電位も低下
するが、制御回路８はＣＭＯＳインバータ１の入力端子
ＩＮ１の電位制御（上述のデューティ変動を抑える動
作。）を行い、比較回路６の発振出力のデューティを５
０％に調整する。このように、比較回路６の発振出力の
デューティが５０％に維持されると、ＣＭＯＳインバー
タ５の発振出力信号のデューティは５０％より大きなあ
る値に保持されることになる。
について述べる。比較回路６の端子ＶREF に印加する基
準電位を１．４ｖからそれより高いある値、例えば、
２．５ｖに変更すると比較回路６の出力のデューティが
小さくなる。これにより、積分回路７の出力電位も低下
するが、制御回路８はＣＭＯＳインバータ１の入力端子
ＩＮ１の電位制御（上述のデューティ変動を抑える動
作。）を行い、比較回路６の発振出力のデューティを５
０％に調整する。このように、比較回路６の発振出力の
デューティが５０％に維持されると、ＣＭＯＳインバー
タ５の発振出力信号のデューティは５０％より大きなあ
る値に保持されることになる。
【００１９】また、比較回路６の端子ＶREF に印加する
基準電位を１．４ｖからそれより低いある値、例えば、
１．０ｖに変更すると、比較回路６の発振出力のデュー
ティは大きくなり、上述のデューティ変動を抑える動作
により、比較回路６の発振出力のデューティが５０％に
維持されると、ＣＭＯＳインバータ５の発振出力信号の
デューティは５０％より小さいある値に保持されること
になる。このように、外部から比較回路６の端子ＶREF
の電位を昇降することによりＣＭＯＳインバータ５の発
振出力信号のデューティを所望の値に設定することがで
きる。
基準電位を１．４ｖからそれより低いある値、例えば、
１．０ｖに変更すると、比較回路６の発振出力のデュー
ティは大きくなり、上述のデューティ変動を抑える動作
により、比較回路６の発振出力のデューティが５０％に
維持されると、ＣＭＯＳインバータ５の発振出力信号の
デューティは５０％より小さいある値に保持されること
になる。このように、外部から比較回路６の端子ＶREF
の電位を昇降することによりＣＭＯＳインバータ５の発
振出力信号のデューティを所望の値に設定することがで
きる。
【００２０】以上のように本例は、外部から比較回路６
の端子ＶREF の電位を調整することにより、容易にデュ
ーティ設定ができる。また、後段に送られるＣＭＯＳイ
ンバータ５の発振出力信号のデューティ変化を制御回路
８の制御動作にフィードバックさせているため、温度、
電圧等の使用条件または製造上の誤差等によらず、後段
に送られるＣＭＯＳインバータ５の発振出力信号のデュ
ーティを比較回路６の端子ＶREF の電位に応じたある一
定の値に保持することができる。これにより、温度、電
圧等の使用条件または製造上の誤差等によるデューティ
変動を抑えることが可能となる。
の端子ＶREF の電位を調整することにより、容易にデュ
ーティ設定ができる。また、後段に送られるＣＭＯＳイ
ンバータ５の発振出力信号のデューティ変化を制御回路
８の制御動作にフィードバックさせているため、温度、
電圧等の使用条件または製造上の誤差等によらず、後段
に送られるＣＭＯＳインバータ５の発振出力信号のデュ
ーティを比較回路６の端子ＶREF の電位に応じたある一
定の値に保持することができる。これにより、温度、電
圧等の使用条件または製造上の誤差等によるデューティ
変動を抑えることが可能となる。
【００２１】また、本例では、制御回路８をソースを電
源ＶＤＤに接続したＰチャネル型のＭＯＳトランジスタ
８Ｐと、ソースを電源ＶＳＳに接続したＮチャネル型の
ＭＯＳトランジスタ８Ｎとから構成したが、いずれか一
方のみにより構成することとしてもよい。
源ＶＤＤに接続したＰチャネル型のＭＯＳトランジスタ
８Ｐと、ソースを電源ＶＳＳに接続したＮチャネル型の
ＭＯＳトランジスタ８Ｎとから構成したが、いずれか一
方のみにより構成することとしてもよい。
【００２２】次に第二実施例について説明する。図１に
示した例では、制御回路８によりＣＭＯＳインバータ１
の入力端子ＩＮ１の電位を電源ＶＤＤまたは電源ＶＳＳ
側に引いて、ＣＭＯＳインバータ１の発振出力の発振中
心を変更することにより、ＣＭＯＳインバータ１の発振
出力に応じた発振出力信号を発生して後段に送るＣＭＯ
Ｓインバータ５からの発振出力信号のデューティを変更
することとしたが本発明はこれに限るものではなく、こ
こでは、ＣＭＯＳインバータ１より後段に制御回路を設
けたものを例示する。図３は本例の構成を示す電気回路
図であり、同図において図１と同一の番号は同一の構成
要素を示してある。同図において９および１０はＣＭＯ
Ｓインバータ１の発振出力を波形整形して出力する波形
整形用のＣＭＯＳインバータであり、ともに反転電位を
上述のＶTMとしてある。１１は出力バッファであり、後
段回路（図示せず。）に発振出力信号を送る。この出力
バッファ１１のスレシホールドも上述のＶTMとしてあ
る。１２は比較回路であり、上述の図１に示した例と同
様に構成されており、一方の端子に出力バッファ１１の
発振出力信号を受け、この発振出力信号と他方の端子Ｖ
REF1に印加される基準電位とを比較して出力を生じる。
１３は積分回路であり、抵抗１３ｒおよびコンデンサ１
３ｃからなり、比較回路１２の出力を積分する。
示した例では、制御回路８によりＣＭＯＳインバータ１
の入力端子ＩＮ１の電位を電源ＶＤＤまたは電源ＶＳＳ
側に引いて、ＣＭＯＳインバータ１の発振出力の発振中
心を変更することにより、ＣＭＯＳインバータ１の発振
出力に応じた発振出力信号を発生して後段に送るＣＭＯ
Ｓインバータ５からの発振出力信号のデューティを変更
することとしたが本発明はこれに限るものではなく、こ
こでは、ＣＭＯＳインバータ１より後段に制御回路を設
けたものを例示する。図３は本例の構成を示す電気回路
図であり、同図において図１と同一の番号は同一の構成
要素を示してある。同図において９および１０はＣＭＯ
Ｓインバータ１の発振出力を波形整形して出力する波形
整形用のＣＭＯＳインバータであり、ともに反転電位を
上述のＶTMとしてある。１１は出力バッファであり、後
段回路（図示せず。）に発振出力信号を送る。この出力
バッファ１１のスレシホールドも上述のＶTMとしてあ
る。１２は比較回路であり、上述の図１に示した例と同
様に構成されており、一方の端子に出力バッファ１１の
発振出力信号を受け、この発振出力信号と他方の端子Ｖ
REF1に印加される基準電位とを比較して出力を生じる。
１３は積分回路であり、抵抗１３ｒおよびコンデンサ１
３ｃからなり、比較回路１２の出力を積分する。
【００２３】１４は制御回路であり、ＣＭＯＳインバー
タ１と出力バッファ１１との間にＣＭＯＳインバータ
９、１０を介して設けられてあり、Ｐチャネル型のＭＯ
ＳトランジスタＴＰ０、ＴＰ１およびＮチャネル型のＭ
ＯＳトランジスタＴＮ０、ＴＮ１とから構成される。こ
こで、ＭＯＳトランジスタＴＮ０とＭＯＳトランジスタ
ＴＰ０とは互いにドレインおよびゲートを接続しＣＭＯ
Ｓインバータ１４ｉを構成し、このＣＭＯＳインバータ
１４ｉの入力端子ＩＮ１４にＣＭＯＳインバータ９、１
０を介したＣＭＯＳインバータ１の発振出力信号を受け
る。また、ＭＯＳトランジスタＴＰ１、ＴＮ１のソース
はそれぞれ電源ＶＤＤ、ＶＳＳに接続されており、ＣＭ
ＯＳインバータ１４ｉを構成するＭＯＳトランジスタＴ
Ｐ０、ＴＮ０のソースは、それぞれＭＯＳトランジスタ
ＴＰ１、ＴＮ１のドレインに接続されている。また、Ｍ
ＯＳトランジスタＴＰ１、ＴＮ１のゲートはともに積分
回路１３の出力端子ＯＵＴ１３に接続され、インバータ
１４ｉの発振出力信号の発振中心を電源ＶＤＤまたは電
源ＶＳＳに引くように動作する。なお、ここでＭＯＳト
ランジスタＴＰ０、ＴＰ１、ＴＮ０、ＴＮ１の増幅率は
等しく設定されており、ＭＯＳトランジスタＴＰ１、Ｔ
Ｎ１のゲートに２．５ｖが印加されている際は、ＣＭＯ
Ｓインバータ１４ｉの反転電位は上述のＶTMとなるもの
とする。
タ１と出力バッファ１１との間にＣＭＯＳインバータ
９、１０を介して設けられてあり、Ｐチャネル型のＭＯ
ＳトランジスタＴＰ０、ＴＰ１およびＮチャネル型のＭ
ＯＳトランジスタＴＮ０、ＴＮ１とから構成される。こ
こで、ＭＯＳトランジスタＴＮ０とＭＯＳトランジスタ
ＴＰ０とは互いにドレインおよびゲートを接続しＣＭＯ
Ｓインバータ１４ｉを構成し、このＣＭＯＳインバータ
１４ｉの入力端子ＩＮ１４にＣＭＯＳインバータ９、１
０を介したＣＭＯＳインバータ１の発振出力信号を受け
る。また、ＭＯＳトランジスタＴＰ１、ＴＮ１のソース
はそれぞれ電源ＶＤＤ、ＶＳＳに接続されており、ＣＭ
ＯＳインバータ１４ｉを構成するＭＯＳトランジスタＴ
Ｐ０、ＴＮ０のソースは、それぞれＭＯＳトランジスタ
ＴＰ１、ＴＮ１のドレインに接続されている。また、Ｍ
ＯＳトランジスタＴＰ１、ＴＮ１のゲートはともに積分
回路１３の出力端子ＯＵＴ１３に接続され、インバータ
１４ｉの発振出力信号の発振中心を電源ＶＤＤまたは電
源ＶＳＳに引くように動作する。なお、ここでＭＯＳト
ランジスタＴＰ０、ＴＰ１、ＴＮ０、ＴＮ１の増幅率は
等しく設定されており、ＭＯＳトランジスタＴＰ１、Ｔ
Ｎ１のゲートに２．５ｖが印加されている際は、ＣＭＯ
Ｓインバータ１４ｉの反転電位は上述のＶTMとなるもの
とする。
【００２４】次に、以上のように構成される本例の動作
を説明する。当初、上述の図１に示した例と同様に、比
較回路１２の一方の端子ＶREF1に印加される基準電位に
応じて、後段に送られる発振出力信号のデューティを所
望の値、例えば５０％に設定してある。このデューティ
に変動が生じると、比較回路１２からの発振出力を積分
している積分回路１３の出力電位に変化が生じる。例え
ば、後段に送られる発振出力信号のデューティが当初の
値より小さくなり、比較回路１２の発振出力のデューテ
ィが小さくなると、積分回路１３の出力電位がＶＤＤ／
２（２．５ｖ）より低くなる。これにより、積分回路１
３の出力電位を受ける制御回路１４のＭＯＳトランジス
タＴＰ１のオン抵抗が低くなり、ＭＯＳトランジスタＴ
Ｎ１のオン抵抗は高くなる。これにより、制御回路１４
のＣＭＯＳインバータ１４ｉの発振出力の発振中心が電
源ＶＤＤに引き上げられ、出力バッファ１１の発振出力
信号のデューティが大きくなり、当初の値に戻される。
逆に後段に送られる発振出力信号のデューティが大きく
なると、制御回路１４はＣＭＯＳインバータ１４ｉの発
振出力の発振中心を電源ＶＳＳに引き下げ、出力バッフ
ァ１１のデューティを小さくする。このように本例は図
１例に示したものと同様の動作により、同様の作用効果
を示す。
を説明する。当初、上述の図１に示した例と同様に、比
較回路１２の一方の端子ＶREF1に印加される基準電位に
応じて、後段に送られる発振出力信号のデューティを所
望の値、例えば５０％に設定してある。このデューティ
に変動が生じると、比較回路１２からの発振出力を積分
している積分回路１３の出力電位に変化が生じる。例え
ば、後段に送られる発振出力信号のデューティが当初の
値より小さくなり、比較回路１２の発振出力のデューテ
ィが小さくなると、積分回路１３の出力電位がＶＤＤ／
２（２．５ｖ）より低くなる。これにより、積分回路１
３の出力電位を受ける制御回路１４のＭＯＳトランジス
タＴＰ１のオン抵抗が低くなり、ＭＯＳトランジスタＴ
Ｎ１のオン抵抗は高くなる。これにより、制御回路１４
のＣＭＯＳインバータ１４ｉの発振出力の発振中心が電
源ＶＤＤに引き上げられ、出力バッファ１１の発振出力
信号のデューティが大きくなり、当初の値に戻される。
逆に後段に送られる発振出力信号のデューティが大きく
なると、制御回路１４はＣＭＯＳインバータ１４ｉの発
振出力の発振中心を電源ＶＳＳに引き下げ、出力バッフ
ァ１１のデューティを小さくする。このように本例は図
１例に示したものと同様の動作により、同様の作用効果
を示す。
【００２５】また、ＣＭＯＳインバータ１より後段に制
御回路を設けたものは上述の図３に示した例に限らず、
図４に示すような構成でも実現可能である。同図におい
て図１と同一の番号は同一の構成要素を示してある。１
５、１６は波形整形用のＣＭＯＳインバータである。１
７は出力バッファとしてのＣＭＯＳインバータであり、
後段回路（図示せず。）に発振出力信号を送る。これら
ＣＭＯＳインバータ１５〜１７の反転電位は全て上述の
ＶTMに設定されている。１８は比較回路であり、上述の
各比較回路と同様に構成される。１９は積分回路であ
り、抵抗１９ｒ、コンデンサ１９ｃからなり、上述の各
積分回路と同様に構成される。２０は制御回路であり、
ここでは、Ｐチャネル型のＭＯＳトランジスタ２０Ｐと
Ｎチャネル型のＭＯＳトランジスタ２０ＮとからなるＣ
ＭＯＳインバータにより構成され、ＭＯＳトランジスタ
２０Ｐ、２０Ｎのゲートは共に積分回路１９の出力端子
ＯＵＴ１９に接続されており、ＭＯＳトランジスタ２０
Ｐ、２０Ｎのドレインは共にＣＭＯＳインバータ１６の
入力端子ＩＮ１６に接続されている。
御回路を設けたものは上述の図３に示した例に限らず、
図４に示すような構成でも実現可能である。同図におい
て図１と同一の番号は同一の構成要素を示してある。１
５、１６は波形整形用のＣＭＯＳインバータである。１
７は出力バッファとしてのＣＭＯＳインバータであり、
後段回路（図示せず。）に発振出力信号を送る。これら
ＣＭＯＳインバータ１５〜１７の反転電位は全て上述の
ＶTMに設定されている。１８は比較回路であり、上述の
各比較回路と同様に構成される。１９は積分回路であ
り、抵抗１９ｒ、コンデンサ１９ｃからなり、上述の各
積分回路と同様に構成される。２０は制御回路であり、
ここでは、Ｐチャネル型のＭＯＳトランジスタ２０Ｐと
Ｎチャネル型のＭＯＳトランジスタ２０ＮとからなるＣ
ＭＯＳインバータにより構成され、ＭＯＳトランジスタ
２０Ｐ、２０Ｎのゲートは共に積分回路１９の出力端子
ＯＵＴ１９に接続されており、ＭＯＳトランジスタ２０
Ｐ、２０Ｎのドレインは共にＣＭＯＳインバータ１６の
入力端子ＩＮ１６に接続されている。
【００２６】本例においても、当初、上述の図１に示し
た例と同様に、比較回路１８の一方の端子ＶREF2に印加
される基準電位に応じて設定されたＣＭＯＳインバータ
１７の発振出力信号のデューティに変動が生じると、比
較回路１８の発振出力を積分している積分回路１９の出
力電位に変化が生じる。例えば、後段に送られる発振出
力信号のデューティが当初の値より小さくなり、比較回
路１８の発振出力のデューティが小さくなると、積分回
路１９の出力電位がＶＤＤ／２（２．５ｖ）より低くな
り、制御回路２０のＭＯＳトランジスタ２０Ｐのオン抵
抗が低くなり、ＭＯＳトランジスタ２０Ｎのオン抵抗は
高くなり、制御回路２０はＣＭＯＳインバータ１５の発
振出力の発振中心を電源ＶＤＤに引き上げる。これによ
り、ＣＭＯＳインバータ１６からの発振出力のデューテ
ィが小さくなり、ＣＭＯＳインバータ１７から後段に送
られる発振出力信号のデューティが大きくなる。逆に後
段に送られる発振出力信号のデューティが当初の値より
大きくなると、制御回路２０はＣＭＯＳインバータ１５
の発振出力信号の発振中心を電源ＶＳＳに引き下げ、Ｃ
ＭＯＳインバータ１７からの発振出力のデューティを小
さくする。このように本例も図１に示した例と同様の動
作により、同様の作用効果を示す。
た例と同様に、比較回路１８の一方の端子ＶREF2に印加
される基準電位に応じて設定されたＣＭＯＳインバータ
１７の発振出力信号のデューティに変動が生じると、比
較回路１８の発振出力を積分している積分回路１９の出
力電位に変化が生じる。例えば、後段に送られる発振出
力信号のデューティが当初の値より小さくなり、比較回
路１８の発振出力のデューティが小さくなると、積分回
路１９の出力電位がＶＤＤ／２（２．５ｖ）より低くな
り、制御回路２０のＭＯＳトランジスタ２０Ｐのオン抵
抗が低くなり、ＭＯＳトランジスタ２０Ｎのオン抵抗は
高くなり、制御回路２０はＣＭＯＳインバータ１５の発
振出力の発振中心を電源ＶＤＤに引き上げる。これによ
り、ＣＭＯＳインバータ１６からの発振出力のデューテ
ィが小さくなり、ＣＭＯＳインバータ１７から後段に送
られる発振出力信号のデューティが大きくなる。逆に後
段に送られる発振出力信号のデューティが当初の値より
大きくなると、制御回路２０はＣＭＯＳインバータ１５
の発振出力信号の発振中心を電源ＶＳＳに引き下げ、Ｃ
ＭＯＳインバータ１７からの発振出力のデューティを小
さくする。このように本例も図１に示した例と同様の動
作により、同様の作用効果を示す。
【００２７】また、上述の各実施例では入出力端子間に
圧電振動子を接続されるＣＭＯＳインバータの入力端子
または出力端子以降の後段に制御回路を設けたものを示
したが、本発明はこれらに限るものではなく、例えば、
図５に示すような構成を用いても実現できる。同図にお
いて図１と同一の番号は同一の構成要素を示してある。
２１はＣＭＯＳインバータであり、入出力端子間に水晶
振動子４および帰還抵抗３を接続してあり、このＣＭＯ
Ｓインバータ２１の入力端子ＩＮ２１と出力端子ＯＵＴ
２１はそれぞれ負荷容量としてのコンデンサ２を介して
電源ＶＤＤに接続されている。また、出力端子ＯＵＴ２
１には出力バッファとしてのＣＭＯＳインバータ５が接
続されている。また、２２はＣＭＯＳインバータであ
り、ＣＭＯＳインバータ５の出力を受ける比較回路６の
出力を反転して積分回路７に出力する。２３Ｎ、２３Ｐ
はそれぞれＮチャネル型のＭＯＳトランジスタ、Ｐチャ
ネル型のＭＯＳトランジスタであり、これらにより制御
回路を構成する。ＭＯＳトランジスタ２３Ｎのソースは
電源ＶＳＳに接続され、そのドレインはＣＭＯＳインバ
ータ２１を構成するＭＯＳトランジスタ２１Ｎのソース
に接続されており、ＭＯＳトランジスタ２３Ｐのソース
は電源ＶＤＤに接続され、そのドレインはＣＭＯＳイン
バータ２１を構成するＭＯＳトランジスタ２１Ｐのソー
スに接続されている。また、これらＭＯＳトランジスタ
２３Ｎ、２３Ｐのゲートは共に積分回路７の出力端子Ｏ
ＵＴ７に接続されており、ＣＭＯＳインバータ２１の反
転電位を制御する。
圧電振動子を接続されるＣＭＯＳインバータの入力端子
または出力端子以降の後段に制御回路を設けたものを示
したが、本発明はこれらに限るものではなく、例えば、
図５に示すような構成を用いても実現できる。同図にお
いて図１と同一の番号は同一の構成要素を示してある。
２１はＣＭＯＳインバータであり、入出力端子間に水晶
振動子４および帰還抵抗３を接続してあり、このＣＭＯ
Ｓインバータ２１の入力端子ＩＮ２１と出力端子ＯＵＴ
２１はそれぞれ負荷容量としてのコンデンサ２を介して
電源ＶＤＤに接続されている。また、出力端子ＯＵＴ２
１には出力バッファとしてのＣＭＯＳインバータ５が接
続されている。また、２２はＣＭＯＳインバータであ
り、ＣＭＯＳインバータ５の出力を受ける比較回路６の
出力を反転して積分回路７に出力する。２３Ｎ、２３Ｐ
はそれぞれＮチャネル型のＭＯＳトランジスタ、Ｐチャ
ネル型のＭＯＳトランジスタであり、これらにより制御
回路を構成する。ＭＯＳトランジスタ２３Ｎのソースは
電源ＶＳＳに接続され、そのドレインはＣＭＯＳインバ
ータ２１を構成するＭＯＳトランジスタ２１Ｎのソース
に接続されており、ＭＯＳトランジスタ２３Ｐのソース
は電源ＶＤＤに接続され、そのドレインはＣＭＯＳイン
バータ２１を構成するＭＯＳトランジスタ２１Ｐのソー
スに接続されている。また、これらＭＯＳトランジスタ
２３Ｎ、２３Ｐのゲートは共に積分回路７の出力端子Ｏ
ＵＴ７に接続されており、ＣＭＯＳインバータ２１の反
転電位を制御する。
【００２８】以上のように構成される本例は、当初、上
述の図１に示した例と同様に、比較回路６の一方の端子
ＶREF に印加される基準電位に応じて設定されたＣＭＯ
Ｓインバータ５の発振出力信号のデューティに変動が生
じると、比較回路６の発振出力を積分している積分回路
７の出力電位に変化が生じる。例えば、後段に送られる
発振出力信号のデューティが当初の値より小さくなる
と、比較回路６からの出力のデューティが小さくなり、
その反転出力を受ける積分回路７の出力電位がＶＤＤ／
２（２．５ｖ）より高くなり、ＭＯＳトランジスタ２３
Ｐのオン抵抗が高くなり、ＭＯＳトランジスタ２３Ｎの
オン低くなる。これにより、ＣＭＯＳインバータ２１の
発振出力の発振中心が電源ＶＳＳに引き下げられ、ＣＭ
ＯＳインバータ５からの発振出力信号のデューティが大
きくなり、逆に後段に送られる発振出力信号のデューテ
ィが大きくなると、ＣＭＯＳインバータ２１の発振出力
信号の発振中心を電源ＶＤＤに引き上げ、ＣＭＯＳイン
バータ５の発振出力信号のデューティを小さくする。こ
のように本例も図１に示した例と同様の動作により、同
様の作用効果を示す。
述の図１に示した例と同様に、比較回路６の一方の端子
ＶREF に印加される基準電位に応じて設定されたＣＭＯ
Ｓインバータ５の発振出力信号のデューティに変動が生
じると、比較回路６の発振出力を積分している積分回路
７の出力電位に変化が生じる。例えば、後段に送られる
発振出力信号のデューティが当初の値より小さくなる
と、比較回路６からの出力のデューティが小さくなり、
その反転出力を受ける積分回路７の出力電位がＶＤＤ／
２（２．５ｖ）より高くなり、ＭＯＳトランジスタ２３
Ｐのオン抵抗が高くなり、ＭＯＳトランジスタ２３Ｎの
オン低くなる。これにより、ＣＭＯＳインバータ２１の
発振出力の発振中心が電源ＶＳＳに引き下げられ、ＣＭ
ＯＳインバータ５からの発振出力信号のデューティが大
きくなり、逆に後段に送られる発振出力信号のデューテ
ィが大きくなると、ＣＭＯＳインバータ２１の発振出力
信号の発振中心を電源ＶＤＤに引き上げ、ＣＭＯＳイン
バータ５の発振出力信号のデューティを小さくする。こ
のように本例も図１に示した例と同様の動作により、同
様の作用効果を示す。
【００２９】また、上記各実施例において、水晶振動子
４を除く構成要素を共通の基板上に集積化することとし
てもよいし、負荷容量としてのコンデンサ２、帰還抵抗
３を外付けするようにしてもよく、様々に変更可能であ
る。
４を除く構成要素を共通の基板上に集積化することとし
てもよいし、負荷容量としてのコンデンサ２、帰還抵抗
３を外付けするようにしてもよく、様々に変更可能であ
る。
【００３０】また、上記各実施例では、圧電振動子とし
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3 系等のセラ
ミック振動子を用いてもよい。
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3 系等のセラ
ミック振動子を用いてもよい。
【００３１】
【発明の効果】本発明によれば、デューティ設定を容易
とするとともに、デューティ変動を抑えることができる
発振用集積回路および発振回路を提供することが可能と
なる。
とするとともに、デューティ変動を抑えることができる
発振用集積回路および発振回路を提供することが可能と
なる。
【図１】本発明の一実施例の構成を示す電気回路図。
【図２】図１の動作説明のための波形図。
【図３】本発明の第二実施例の構成を示す電気回路図。
【図４】本発明の第三実施例の構成を示す電気回路図。
【図５】本発明の第四実施例の構成を示す電気回路図。
【図６】従来の発振回路の説明のための説明図。
【図７】従来の発振回路の説明のための説明図。
１ ＣＭＯＳインバータ ２ 負荷容量 ３ 帰還抵抗 ４ 水晶振動子（圧電振動子） ＯＳＣ 発振部 ５ ＣＭＯＳインバータ（出力バッファ） ６ 比較回路 ７ 積分回路 ８ 制御回路 １１ 出力バッファ １２ 比較回路 １３ 積分回路 １４ 制御回路 １７ ＣＭＯＳインバータ（出力バッファ） １８ 比較回路 １９ 積分回路 ２０ 制御回路 ２１ ＣＭＯＳインバータ ２３Ｎ ＭＯＳトランジスタ（制御回路） ２３Ｐ ＭＯＳトランジスタ（制御回路）
Claims (4)
- 【請求項１】 入出力端子間に圧電振動子を接続される
ＣＭＯＳインバータと、このＣＭＯＳインバータからの
出力信号に基づいて発振出力信号を出力する出力バッフ
ァと、この出力バッファからの発振出力信号が基準電位
を越えたときに出力を生じる比較回路と、この比較回路
からの出力を積分する積分回路と、この積分回路の出力
に応じて上記出力バッファからの発振出力信号のデュー
ティを調整する制御回路とを具備したことを特徴とする
発振用集積回路。 - 【請求項２】 ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの入出力端子間に接続された圧電振動子と、上
記ＣＭＯＳインバータに並列に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子および出力端子のそ
れぞれに接続される負荷容量とからなる発振部を具備す
る発振回路において、 上記ＣＭＯＳインバータからの出力信号に基づいて発振
出力信号を出力する出力バッファと、この出力バッファ
からの発振出力信号が基準電位を越えたときに出力を生
じる比較回路と、この比較回路からの出力を積分する積
分回路と、この積分回路の出力に応じて上記出力バッフ
ァからの発振出力信号のデューティを調整する制御回路
とを具備したことを特徴とする発振回路。 - 【請求項３】 入出力端子間に圧電振動子を接続される
ＣＭＯＳインバータと、 上記ＣＭＯＳインバータからの出力信号に基づいて発振
出力信号を出力する出力バッファと、 上記出力バッファからの発振出力信号が基準電位を越え
たときに出力を生じる比較回路と、 上記比較回路からの出力を積分する積分回路と、 上記ＣＭＯＳインバータと上記出力バッファとの間に接
続され、上記積分回路の出力に応じて上記出力バッファ
からの発振出力信号のデューティを調整する制御回路と
を具備したことを特徴とする発振用集積回路。 - 【請求項４】 ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータの入出力端子間に接続された圧電振動子と、上
記ＣＭＯＳインバータに並列に接続された帰還抵抗と、
上記ＣＭＯＳインバータの入力端子および出力端子のそ
れぞれに接続される負荷容量とからなる発振部を具備す
る発振回路において、 上記ＣＭＯＳインバータからの出力信号に基づいて発振
出力信号を出力する出力バッファと、 上記出力バッファからの発振出力信号が基準電位を越え
たときに出力を生じる比較回路と、 上記比較回路からの出力を積分する積分回路と、 上記ＣＭＯＳインバータと上記出力バッファとの間に接
続され、上記積分回路の出力に応じて上記出力バッファ
からの発振出力信号のデューティを調整する制御回路と
を具備したことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP960294A JPH07221548A (ja) | 1994-01-31 | 1994-01-31 | 発振用集積回路および発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP960294A JPH07221548A (ja) | 1994-01-31 | 1994-01-31 | 発振用集積回路および発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221548A true JPH07221548A (ja) | 1995-08-18 |
Family
ID=11724866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP960294A Pending JPH07221548A (ja) | 1994-01-31 | 1994-01-31 | 発振用集積回路および発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165816A (ja) * | 2004-12-03 | 2006-06-22 | Yamaha Corp | デューティ比補正回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111516A (ja) * | 1985-11-09 | 1987-05-22 | Victor Co Of Japan Ltd | パルス幅自動補正回路 |
| JPH04335714A (ja) * | 1991-05-13 | 1992-11-24 | Seiko Epson Corp | デューティー調整可能な発振回路 |
-
1994
- 1994-01-31 JP JP960294A patent/JPH07221548A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111516A (ja) * | 1985-11-09 | 1987-05-22 | Victor Co Of Japan Ltd | パルス幅自動補正回路 |
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| JP2006165816A (ja) * | 2004-12-03 | 2006-06-22 | Yamaha Corp | デューティ比補正回路 |
| JP4556648B2 (ja) * | 2004-12-03 | 2010-10-06 | ヤマハ株式会社 | デューティ比補正回路 |
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