JPH04335714A - デューティー調整可能な発振回路 - Google Patents
デューティー調整可能な発振回路Info
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- JPH04335714A JPH04335714A JP3107106A JP10710691A JPH04335714A JP H04335714 A JPH04335714 A JP H04335714A JP 3107106 A JP3107106 A JP 3107106A JP 10710691 A JP10710691 A JP 10710691A JP H04335714 A JPH04335714 A JP H04335714A
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- 239000003990 capacitor Substances 0.000 abstract description 3
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Landscapes
- Pulse Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デューティー調整量を
制御するデューティー制御端子を設けたデューティー調
整可能な発振回路に関する。
制御するデューティー制御端子を設けたデューティー調
整可能な発振回路に関する。
【０００２】
【従来の技術】近年、ＣＰＵの処理スピードの高速化に
ともない、ＣＰＵのクロックとしてデューティー（波形
対称性）の良い波形が求められている。
ともない、ＣＰＵのクロックとしてデューティー（波形
対称性）の良い波形が求められている。
【０００３】図７は、従来のデューティー調整可能な発
振回路の一例を示した図である。図において１０１はイ
ンバーター、１０２はフィードバック抵抗、１０３はゲ
ート容量、１０４はドレイン容量、１０５は圧電振動子
であり以上により発振部を構成する。１０６は発振部か
らの発振信号を増幅する発振バッファ、１０８は発振信
号を更に増幅し出力する出力バッファである。１１０は
可変抵抗でＶＤＤ電源とインバーター１０１のゲート間
に接続される。１１１は抵抗でインバーター１０１のゲ
ートとＶＳＳ電源間に接続される。この様に構成した発
振回路において、１１０の可変抵抗と１１１の抵抗によ
りインバーター１０１のゲートバイアス電圧を決定し且
つ１１０の可変抵抗の抵抗値を可変する事でバイアス電
圧を可変する事ができる。これにより発振部の発振信号
の中心レベルと発振バッファ１０６の反転レベルとの差
が可変される為、その結果出力波形のデューティーを可
変する事ができる。
振回路の一例を示した図である。図において１０１はイ
ンバーター、１０２はフィードバック抵抗、１０３はゲ
ート容量、１０４はドレイン容量、１０５は圧電振動子
であり以上により発振部を構成する。１０６は発振部か
らの発振信号を増幅する発振バッファ、１０８は発振信
号を更に増幅し出力する出力バッファである。１１０は
可変抵抗でＶＤＤ電源とインバーター１０１のゲート間
に接続される。１１１は抵抗でインバーター１０１のゲ
ートとＶＳＳ電源間に接続される。この様に構成した発
振回路において、１１０の可変抵抗と１１１の抵抗によ
りインバーター１０１のゲートバイアス電圧を決定し且
つ１１０の可変抵抗の抵抗値を可変する事でバイアス電
圧を可変する事ができる。これにより発振部の発振信号
の中心レベルと発振バッファ１０６の反転レベルとの差
が可変される為、その結果出力波形のデューティーを可
変する事ができる。
【０００４】
【発明が解決しようとする課題】しかし、従来の抵抗を
可変しデューティーを調整する発振回路では、可変抵抗
器が大きくＩＣ化がむずかしく発振器の小型化に不利で
ある事、発振ループを形成する発振部に抵抗素子を接続
する事は発振ループのＱ（発振のしやすさを示す指数）
が悪くなり、発振の起動性、発振周波数安定度を悪化さ
せる事、バイアス抵抗で電流を消費し低消費電流化に不
利になる事などの問題点がある。
可変しデューティーを調整する発振回路では、可変抵抗
器が大きくＩＣ化がむずかしく発振器の小型化に不利で
ある事、発振ループを形成する発振部に抵抗素子を接続
する事は発振ループのＱ（発振のしやすさを示す指数）
が悪くなり、発振の起動性、発振周波数安定度を悪化さ
せる事、バイアス抵抗で電流を消費し低消費電流化に不
利になる事などの問題点がある。
【０００５】そこで本発明は、デューティー調整回路を
発振部の発振特性に影響を与えず、ＩＣ化が簡単な回路
とし、又、発振回路の外部からデューティー調整回路の
制御を行ない、デューティー調整が簡単にできる発振回
路を提供する事を目的としている。
発振部の発振特性に影響を与えず、ＩＣ化が簡単な回路
とし、又、発振回路の外部からデューティー調整回路の
制御を行ない、デューティー調整が簡単にできる発振回
路を提供する事を目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成する為
本発明の発振回路は、圧電振動子と半導体集積回路とか
らなる発振回路において、圧電振動子を発振させる発振
部と前記発振部から出力される発振信号のデューティー
を調整するデューティー調整回路と、前記デューティー
調整回路のデューティー調整量を制御するデューティー
制御端子とから発振回路を構成している。
本発明の発振回路は、圧電振動子と半導体集積回路とか
らなる発振回路において、圧電振動子を発振させる発振
部と前記発振部から出力される発振信号のデューティー
を調整するデューティー調整回路と、前記デューティー
調整回路のデューティー調整量を制御するデューティー
制御端子とから発振回路を構成している。
【０００７】又、デューティー調整回路は、Ｐチャンネ
ルトランジスタとＮチャンネルトランジスタから構成さ
れ、デューティー制御端子からの制御信号により、Ｐチ
ャンネルトランジスタの増幅能力、又はＮチャンネルト
ランジスタの増幅能力、又はＰチャンネル、Ｎチャンネ
ル両方のトランジスタの増幅能力を制御される構成であ
る。
ルトランジスタとＮチャンネルトランジスタから構成さ
れ、デューティー制御端子からの制御信号により、Ｐチ
ャンネルトランジスタの増幅能力、又はＮチャンネルト
ランジスタの増幅能力、又はＰチャンネル、Ｎチャンネ
ル両方のトランジスタの増幅能力を制御される構成であ
る。
【０００８】
【作用】ＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとの増幅能力に比率を制御する事により出力波
形の中心レベルをずらしデューティーを制御する事がで
きる。したがって一旦発振増幅された発振波形のデュー
ティーを制御する為、デューティーを制御しても発振部
の発振特性には何ら影響を与えない。
ンジスタとの増幅能力に比率を制御する事により出力波
形の中心レベルをずらしデューティーを制御する事がで
きる。したがって一旦発振増幅された発振波形のデュー
ティーを制御する為、デューティーを制御しても発振部
の発振特性には何ら影響を与えない。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は本発明の一実施例を示すブロック図で、１はインバ
ーター、２はフィードバック抵抗でインバーター１のゲ
ートとドレインに接続される。３はゲート容量で、片側
電極がインバーター１のゲートに接続されもう一つの電
極は高周波的に接地される。４はドレインコンデンサで
、片側電極がインバーター１のドレインに接続されもう
一つの電極は高周波的に接地される。５は圧電振動子で
、インバーター１のゲートとドレインに接続される。 以上の素子で構成されるのが発振部である。６は発振部
から出力される発振信号を増幅する発振バッファである
。７はデューティー調整回路で発振バッファ６から出力
される発振信号のデューティーを調整する。９はデュー
ティー制御端子で半導体集積回路（以下ＩＣ）ではパッ
ドであり、デューティー調整回路７のデューティー調整
量を制御する事ができる。８は出力バッファで、デュー
ティー調整回路から出力される発振信号を増幅し外部に
出力する。図２はデューティー調整回路の一例を示す回
路図である。図において、１０はＰチャンネル（以下Ｐ
ｃｈ）トランジスタ、１１はＮチャネル（以下Ｎｃｈ）
トランジスタで、図の様な縦接続によりＣＭＯＳ構成と
なり反転増幅が行なえる。１２はデューティー調整回路
の入力端子である。１４はＰｃｈトランジスタで、ゲー
トは入力端子１２に接続、ドレインはＰｃｈトランジス
タのドレインに接続されていて、それがデューティー調
整回路の出力端子１３に接続される。１５はＰｃｈトラ
ンジスタで、ソースがＶＤＤ電源に接続、ドレインがＰ
ｃｈトランジスタ１４のソースに接続、ゲートはデュー
ティー制御端子９に接続されている。又、本実施例では
ゲートを抵抗１６によりＶＤＤ電源にプルアップされて
いるが、プルダウン抵抗でも、抵抗がなくても基本的な
動作には大きな差はない。以上の様に構成した発振回路
において、デューティー制御端子９を“Ｈ”レベル（Ｖ
ＤＤ電圧レベル）にするとＰｃｈトランジスタ１５はオ
フの状態になり、Ｐｃｈトランジスタ１４にはＶＤＤ電
源が供給されず動作しない。したがって入力端子１２か
ら入力される発振信号はＰｃｈトランジスタ１０をＮｃ
ｈトランジスタ１１とにより反転増幅される。この時Ｐ
ｃｈトランジスタ１０とＮｃｈトランジスタ１１との増
幅能力が等しければ、１／２ＶＤＤのレベルを中心の波
形となって増幅される。つまり１／２ＶＤＤレベルでの
デューティーは５０％になる。次にデューティー制御端
子９を“Ｌ”レベル（ＶＳＳ電源レベル）にするとＰｃ
ｈトランジスタ１５はオンしＶＤＤ電源をＰｃｈトラン
ジスタ１４に供給する。したがって発振信号はＰｃｈト
ランジスタ１０と１４、Ｎｃｈトランジスタ１１により
反転増幅される。この時はＰｃｈトランジスタの増幅能
力がＮｃｈトランジスタの増幅能力を上回る為、出力端
子１３から出力される波形の中心レベルはＶＤＤ側へず
れたものとなる。この信号は出力バッファ８で反転増幅
される為、外部へ出力される出力波形は中心レベルがＶ
ＳＳ電源側へずれたものとなる。つまり１／２ＶＤＤよ
り低い電圧でデューティー５０％となる。以上の説明を
図示したのが図３のロジック図である。
１は本発明の一実施例を示すブロック図で、１はインバ
ーター、２はフィードバック抵抗でインバーター１のゲ
ートとドレインに接続される。３はゲート容量で、片側
電極がインバーター１のゲートに接続されもう一つの電
極は高周波的に接地される。４はドレインコンデンサで
、片側電極がインバーター１のドレインに接続されもう
一つの電極は高周波的に接地される。５は圧電振動子で
、インバーター１のゲートとドレインに接続される。 以上の素子で構成されるのが発振部である。６は発振部
から出力される発振信号を増幅する発振バッファである
。７はデューティー調整回路で発振バッファ６から出力
される発振信号のデューティーを調整する。９はデュー
ティー制御端子で半導体集積回路（以下ＩＣ）ではパッ
ドであり、デューティー調整回路７のデューティー調整
量を制御する事ができる。８は出力バッファで、デュー
ティー調整回路から出力される発振信号を増幅し外部に
出力する。図２はデューティー調整回路の一例を示す回
路図である。図において、１０はＰチャンネル（以下Ｐ
ｃｈ）トランジスタ、１１はＮチャネル（以下Ｎｃｈ）
トランジスタで、図の様な縦接続によりＣＭＯＳ構成と
なり反転増幅が行なえる。１２はデューティー調整回路
の入力端子である。１４はＰｃｈトランジスタで、ゲー
トは入力端子１２に接続、ドレインはＰｃｈトランジス
タのドレインに接続されていて、それがデューティー調
整回路の出力端子１３に接続される。１５はＰｃｈトラ
ンジスタで、ソースがＶＤＤ電源に接続、ドレインがＰ
ｃｈトランジスタ１４のソースに接続、ゲートはデュー
ティー制御端子９に接続されている。又、本実施例では
ゲートを抵抗１６によりＶＤＤ電源にプルアップされて
いるが、プルダウン抵抗でも、抵抗がなくても基本的な
動作には大きな差はない。以上の様に構成した発振回路
において、デューティー制御端子９を“Ｈ”レベル（Ｖ
ＤＤ電圧レベル）にするとＰｃｈトランジスタ１５はオ
フの状態になり、Ｐｃｈトランジスタ１４にはＶＤＤ電
源が供給されず動作しない。したがって入力端子１２か
ら入力される発振信号はＰｃｈトランジスタ１０をＮｃ
ｈトランジスタ１１とにより反転増幅される。この時Ｐ
ｃｈトランジスタ１０とＮｃｈトランジスタ１１との増
幅能力が等しければ、１／２ＶＤＤのレベルを中心の波
形となって増幅される。つまり１／２ＶＤＤレベルでの
デューティーは５０％になる。次にデューティー制御端
子９を“Ｌ”レベル（ＶＳＳ電源レベル）にするとＰｃ
ｈトランジスタ１５はオンしＶＤＤ電源をＰｃｈトラン
ジスタ１４に供給する。したがって発振信号はＰｃｈト
ランジスタ１０と１４、Ｎｃｈトランジスタ１１により
反転増幅される。この時はＰｃｈトランジスタの増幅能
力がＮｃｈトランジスタの増幅能力を上回る為、出力端
子１３から出力される波形の中心レベルはＶＤＤ側へず
れたものとなる。この信号は出力バッファ８で反転増幅
される為、外部へ出力される出力波形は中心レベルがＶ
ＳＳ電源側へずれたものとなる。つまり１／２ＶＤＤよ
り低い電圧でデューティー５０％となる。以上の説明を
図示したのが図３のロジック図である。
【００１０】次にデューティー調整回路をもう少し発振
させた例を図４に示す。図２と異なる所は、デューティ
ーの可変数を多くした事である。図２に追加されるもの
としてＮｃｈトランジスタ１７，Ｐｃｈトランジスタ１
８，Ｐｃｈトランジスタ１９、デューティー制御端子９
、プルアップ抵抗２１である。基本的な動作は、図１，
２において説明したとおりであるが、トランジスタの増
幅率の設定の一例を示す。尚、デューティー調整はＰｃ
ｈトランジスタとＮｃｈトランジスタとの増幅能力の比
率によって行なう為、ここでは増幅率を相対値で表わす
。Ｐｃｈトランジスタ１０を１，１４を１，１８を２、
Ｎｃｈトランジスタ１１を１，１７を１として設定する
とデューティー制御端子９，２０ともに“Ｈ”のときは
Ｐｃｈ対Ｎｃｈ＝１対２、デューティー制御端子９のみ
“Ｌ”のときはＰｃｈ対Ｎｃｈ＝２対２、デューティー
制御端子１０のみ“Ｌ”のときＰｃｈ対Ｎｃｈ＝３対２
、デューティー制御端子９，２０ともに“Ｌ”のときＰ
ｃｈ対Ｎｃｈ＝４対２となりデューティーが多段階に可
変できる事になる。Ｐｃｈ対Ｎｃｈ＝２対２の時出力端
子１３から出力される波形は１／２ＶＤＤレベルを中心
となる。つまり１／２ＶＤＤレベルのデューティーは５
０％になる。Ｐｃｈ対Ｎｃｈ＝１対２の時は中心レベル
がＶＳＳ側へずれる。これが出力バッファ８で反転増幅
されるので波形の中心レベルはＶＤＤ側へずれ、１／２
ＶＤＤレベルでのデューティーは５０％より高くなる。 Ｐｃｈ対Ｎｃｈ＝３対２の時の出力波形は逆に波形の中
心レベルはＶＳＳ側へずれ、１／２ＶＤＤレベルでのデ
ューティーは５０％より低くなる。Ｐｃｈ対Ｎｃｈ＝４
対２の時は更にこの傾向が大きくなる。以上の様に構成
すればデューティー判定レベルは発振回路が駆動するデ
バイスによって異なるデューティー制御端子の操作によ
りデューティーを常に駆動するデバイスのレベルで５０
％近くになる様に設定できる。又、圧電振動子とＩＣの
製造バラツキによってデューティーは変動する為、デュ
ーティーのバラツキ吸収の為の調整として使用する事も
可能である。又、振動部の外部でデューティー調整を行
なう為、発振特性に何ら影響を与えない。又、Ｐｃｈト
ランジスタとＮｃｈトランジスタとの増幅能力の比率を
調整するという簡単な構成なのでＩＣ化可能である。尚
実施例では、Ｐｃｈトランジスタ側のみの増幅能力を調
整したが、Ｎｃｈトランジスタ側のみあるいはＰｃｈ、
Ｎｃｈ両方であっても同様の効果がある。又、増幅率を
調整するトランジスタ（図２では１５）と、調整される
トランジスタ（図２では１４）とが逆の位置関係（１４
がＶＤＤ側、１５が出力側）であっても同様の効果があ
る。
させた例を図４に示す。図２と異なる所は、デューティ
ーの可変数を多くした事である。図２に追加されるもの
としてＮｃｈトランジスタ１７，Ｐｃｈトランジスタ１
８，Ｐｃｈトランジスタ１９、デューティー制御端子９
、プルアップ抵抗２１である。基本的な動作は、図１，
２において説明したとおりであるが、トランジスタの増
幅率の設定の一例を示す。尚、デューティー調整はＰｃ
ｈトランジスタとＮｃｈトランジスタとの増幅能力の比
率によって行なう為、ここでは増幅率を相対値で表わす
。Ｐｃｈトランジスタ１０を１，１４を１，１８を２、
Ｎｃｈトランジスタ１１を１，１７を１として設定する
とデューティー制御端子９，２０ともに“Ｈ”のときは
Ｐｃｈ対Ｎｃｈ＝１対２、デューティー制御端子９のみ
“Ｌ”のときはＰｃｈ対Ｎｃｈ＝２対２、デューティー
制御端子１０のみ“Ｌ”のときＰｃｈ対Ｎｃｈ＝３対２
、デューティー制御端子９，２０ともに“Ｌ”のときＰ
ｃｈ対Ｎｃｈ＝４対２となりデューティーが多段階に可
変できる事になる。Ｐｃｈ対Ｎｃｈ＝２対２の時出力端
子１３から出力される波形は１／２ＶＤＤレベルを中心
となる。つまり１／２ＶＤＤレベルのデューティーは５
０％になる。Ｐｃｈ対Ｎｃｈ＝１対２の時は中心レベル
がＶＳＳ側へずれる。これが出力バッファ８で反転増幅
されるので波形の中心レベルはＶＤＤ側へずれ、１／２
ＶＤＤレベルでのデューティーは５０％より高くなる。 Ｐｃｈ対Ｎｃｈ＝３対２の時の出力波形は逆に波形の中
心レベルはＶＳＳ側へずれ、１／２ＶＤＤレベルでのデ
ューティーは５０％より低くなる。Ｐｃｈ対Ｎｃｈ＝４
対２の時は更にこの傾向が大きくなる。以上の様に構成
すればデューティー判定レベルは発振回路が駆動するデ
バイスによって異なるデューティー制御端子の操作によ
りデューティーを常に駆動するデバイスのレベルで５０
％近くになる様に設定できる。又、圧電振動子とＩＣの
製造バラツキによってデューティーは変動する為、デュ
ーティーのバラツキ吸収の為の調整として使用する事も
可能である。又、振動部の外部でデューティー調整を行
なう為、発振特性に何ら影響を与えない。又、Ｐｃｈト
ランジスタとＮｃｈトランジスタとの増幅能力の比率を
調整するという簡単な構成なのでＩＣ化可能である。尚
実施例では、Ｐｃｈトランジスタ側のみの増幅能力を調
整したが、Ｎｃｈトランジスタ側のみあるいはＰｃｈ、
Ｎｃｈ両方であっても同様の効果がある。又、増幅率を
調整するトランジスタ（図２では１５）と、調整される
トランジスタ（図２では１４）とが逆の位置関係（１４
がＶＤＤ側、１５が出力側）であっても同様の効果があ
る。
【００１１】次に実装方法の実施例を図５をもとに説明
する。５は圧電振動子、２２はＩＣ、２３はＶＤＤリー
ド、２４はＶＳＳリード、２５は出力リードでそれぞれ
ワイヤーボンディングによって接続されている。２６は
発振回路のパッケージを示し、金属、膨止モールド、セ
ラミック等によりパッケージングされる。９はデューテ
ィー制御端子でＩＣのパッドとしてリードとワイヤーボ
ンディングにより接続可能になっている。機能が前述し
たものと同一であるとすると、ワイヤボンディングせず
にオープン状態かＶＳＳリードにワイヤーボンディング
するかによってデューティーの調整ができる。デューテ
ィーの調整後発振回路をパッケージングする。
する。５は圧電振動子、２２はＩＣ、２３はＶＤＤリー
ド、２４はＶＳＳリード、２５は出力リードでそれぞれ
ワイヤーボンディングによって接続されている。２６は
発振回路のパッケージを示し、金属、膨止モールド、セ
ラミック等によりパッケージングされる。９はデューテ
ィー制御端子でＩＣのパッドとしてリードとワイヤーボ
ンディングにより接続可能になっている。機能が前述し
たものと同一であるとすると、ワイヤボンディングせず
にオープン状態かＶＳＳリードにワイヤーボンディング
するかによってデューティーの調整ができる。デューテ
ィーの調整後発振回路をパッケージングする。
【００１２】図６は実装方法の第２例を示す図であり、
図５と異なるところは、デューティー制御端子を発振器
のパッケージ外部に出しパッケージング後に特にユーザ
ーがデューティー調整可能としたものである。構成は、
デューティー制御端子９をデューティー制御リード２７
にワイヤーボンディングにより接続する。デューティー
制御リード２７を“Ｈ”（又はオープン）にするか“Ｌ
”にするかでデューティーを制御する事ができる。
図５と異なるところは、デューティー制御端子を発振器
のパッケージ外部に出しパッケージング後に特にユーザ
ーがデューティー調整可能としたものである。構成は、
デューティー制御端子９をデューティー制御リード２７
にワイヤーボンディングにより接続する。デューティー
制御リード２７を“Ｈ”（又はオープン）にするか“Ｌ
”にするかでデューティーを制御する事ができる。
【００１３】
【発明の効果】本発明によれば、Ｐｃｈトランジスタと
Ｎｃｈトランジスタとの増幅能力の比率を可変すること
によるデューティー調整回路を外部から制御可能とした
事により、外部から出力波形のデューティー調整が簡単
に行なえる事、発振部の発振特性に影響を与えない方式
でデューティーが調整できる事、Ｐｃｈトランジスタと
Ｎｃｈトランジスタの増幅比を調整するという簡単な構
成なのでＩＣ化、小型化が可能になりその結果、圧電振
動子とＩＣの製造バラツキによるデューティーばらつき
を吸収する様にデューティー調整できる事、現在市場に
あるデューティー判定電圧レベルのさまざまなＩＣに対
して１つのＩＣでデューティーを５０％近くになる様対
応できる事等が可能になる。
Ｎｃｈトランジスタとの増幅能力の比率を可変すること
によるデューティー調整回路を外部から制御可能とした
事により、外部から出力波形のデューティー調整が簡単
に行なえる事、発振部の発振特性に影響を与えない方式
でデューティーが調整できる事、Ｐｃｈトランジスタと
Ｎｃｈトランジスタの増幅比を調整するという簡単な構
成なのでＩＣ化、小型化が可能になりその結果、圧電振
動子とＩＣの製造バラツキによるデューティーばらつき
を吸収する様にデューティー調整できる事、現在市場に
あるデューティー判定電圧レベルのさまざまなＩＣに対
して１つのＩＣでデューティーを５０％近くになる様対
応できる事等が可能になる。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明のデューティー調整回路の一例を示す回
路図。
路図。
【図３】本発明のデューティー制御の様子を示すロジッ
ク図。
ク図。
【図４】本発明のデューティー調整回路の第２例を示す
回路図。
回路図。
【図５】本発明の第１の実装実施例を示す実装図。
【図６】本発明の第２の実装実施例を示す実装図。
【図７】従来のデューティー調整可能な発振回路の一例
を示す回路図。
を示す回路図。
１ インバーター
２ フィードバック抵抗
３ ゲート容量
４ ドレイン容量
５ 圧電振動子
６ 発振バッファ
７ デューティー調整回路
８ 出力バッファ
９ デューティー制御端子
１０，１４，１５ Ｐチャンネルトランジスタ１１
Ｎチャンネルトランジスタ １２ 入力端子 １３ 出力端子 １６ プルアップ抵抗
Ｎチャンネルトランジスタ １２ 入力端子 １３ 出力端子 １６ プルアップ抵抗
Claims (2)
- 【請求項１】少なくとも圧電振動子と半導体集積回路と
からなる発振回路において、少なくとも圧電振動子を発
振させる発振部と前記発振部から出力される発振信号の
デューティーをトランジスタの増幅能力を制御して調整
するデューティー調整回路と、前記デューティー調整回
路のデューティー調整量を制御するデューティー制御端
子とから成る事を特徴とする発振回路。 - 【請求項２】デューティー調整回路が、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタから構成され、
デューティー制御端子からの制御信号により、Ｐチャン
ネルトランジスタの増幅能力、又はＮチャンネルトラン
ジスタの増幅能力、又はＰチャンネル、Ｎチャンネル両
方のトランジスタの増幅能力を制御される事を特徴とす
る請求項１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107106A JPH04335714A (ja) | 1991-05-13 | 1991-05-13 | デューティー調整可能な発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107106A JPH04335714A (ja) | 1991-05-13 | 1991-05-13 | デューティー調整可能な発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335714A true JPH04335714A (ja) | 1992-11-24 |
Family
ID=14450621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107106A Pending JPH04335714A (ja) | 1991-05-13 | 1991-05-13 | デューティー調整可能な発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335714A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154146A (ja) * | 1993-11-30 | 1995-06-16 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
| JPH07221548A (ja) * | 1994-01-31 | 1995-08-18 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
| JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
| JP2007184809A (ja) * | 2006-01-10 | 2007-07-19 | Epson Toyocom Corp | 発振装置 |
| JP2007259052A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 水晶発振器 |
| JP2008098776A (ja) * | 2006-10-06 | 2008-04-24 | Anasem Inc | パルス発生回路 |
-
1991
- 1991-05-13 JP JP3107106A patent/JPH04335714A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154146A (ja) * | 1993-11-30 | 1995-06-16 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
| JPH07221548A (ja) * | 1994-01-31 | 1995-08-18 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
| JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
| JP2007184809A (ja) * | 2006-01-10 | 2007-07-19 | Epson Toyocom Corp | 発振装置 |
| JP2007259052A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 水晶発振器 |
| JP2008098776A (ja) * | 2006-10-06 | 2008-04-24 | Anasem Inc | パルス発生回路 |
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