KR0152900B1 - 반도체 소자의 발진회로 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 발진회로

제1도는 종래 반도체 소자의 발진회로도.

제2도는 본 발명에 따른 반도체 소자의 발진회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 발진부 2 : 버퍼부

I1 : 인버터 P1,P2 : 피모스 트랜지스터

N1,N2 : 엔모스트랜지스터 ZD1 : 제너다이오드

RA : 저항

본 발명은 반도체 소자의 발진회로에 관한 것으로 특히, 시스템의 파워온시 안정된 동작상태에 도달하는 시간(Starting time)을 단축시켜 시스템의 순간적인 온/오프에도 안정적이고, 빠른 발진동작을 하도록 한 반도체 소자의 발진회로에 관한 것이다.

제1도는 종래 반도체 소자의 발진회로도로서, 이에 도시된 바와같이 칩외 부에 네트웍(Net Work)콘덴서(C1), (C2), 피드백 저항(R) 및 수정발진자(Crystal)로 구성된 발진부(1)의 일측단자(OSC in)가 인버터 작용하는 버퍼부(2)의 피모스 트랜지스터(P) 및 엔모스 트랜지스터(N)의 게이트에 공통 접속되고, 그 피모스 트랜지스터(P)의 드레인과 엔모스 트랜지스터(N)의 드레인 접속점인 버퍼부(2)의 출력단이 상기 발진부(1)의 타측단자(OSC out)에 접속됨과 아울러 그 버퍼부(2)의 출력단 출력이 인버터(I1)를 통해 클럭신호(CK)로 출력되도록 구성되었다.

이와 같이 구성된 종래 발진회로의 작용 및 문제점을 설명하면 다음과 같다.

일반적인 반도체 소자의 발진회로에서 크리스탈을 사용한 주파수 범위는 2M-40㎒로서 가장 많이 사용하는 주파수 범위인데, 피모스트랜지스터(P)와 엔모스 트랜지스터(N)로 구성되어 인버터 작용을 하는 버퍼부(2)는 보통 크기(Normal output Buffer), 발진부(1)의 피드백 저항(R)은 1M-10M, 네트웍콘덴서(C1)(C2)는 10-50pf 정도로 설계하여 발진회로에 무리없는 동작을 얻을 수 있다. 그러나, 수㎑단위 혹은 50㎒ 이상에서는 발진회로의 특수방식으로 구성되어야 한다.

이와 같은 종래의 발진회로에서 제1도에 도시한 바와같은 발진회로는 저주파에서는 피모스 트랜지스터(P) 및 엔모스 트랜지스터(N)로 구성된 버퍼부(2)와 전류구동능력을 작게하거나, 콘덴서(C1), (C2)를 작게하여 발진동작을 안정화시켰다.

버퍼부(2)를 통해 발진부(1)에 전원전압(VDD)이 공급되고, 그 발진부(1)에 의해 차단되는 과정을 반복하며, 버퍼부(2)와 발진부(1)가 상호관계로 동작하여 발진을 하게 된다. 이와 같이 발진이 되면 버퍼부(2)의 출력에서 인버터(I1)를 통해 필요로 하는 발진클럭(CK)이 출력된다.

여기서, 버퍼부(2)는 발진부(1)와 상호연관하여 인버터 작용을 함과 아울러 일정크기의 증폭 작용도 하게 된다.

만약 동일한 전원전압에서 구동이 되는 버퍼부(2)를 전류의 구동능력이 크게 설계하면 동작 시작시간(starting time)은 빠르게 할 수 있으나 파워 바윤싱(power bouncing) 및 오버슈트(over shoot) 등으로 인한 초기의 불안정으로 시스템 파워 온시 잡음에 무관한 시스템에서만 사용이 가능하였다.

그러므로 종래의 발진회로는 낮은 주파수용으로 시스템파워온시 작은 잡음도 허용치 않는 시스템에서는 사용이 불가능하고, 특히 감시용 카메라와 같은 것에 사용되는 발진회로에서는 잦은 시스템의 온/오프가 필요하기 때문에 안정된 동작시작 시간이 늦어 사용이 불가능하였다.

본 발명은 이와 같은 동작시작 시간의 문제점을 개선하여 안정되고 빠른 동작시작 시간을 갖도록 안정된 동작전원을 공급하여 발진시킨 후, 레벨을 안정시켜 발진출력을 하는 반도체 소자의 발진회로를 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.

제2도는 본 발명에 따른 반도체 소자의 발진회로도로서, 이에 도시한 바와 같이 콘덴서(C1), (C2) 피드백 저항(R) 및 수정 발진자(Crystal)로 구성된 발진부(1)와 칩내부에 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)로 구성된 버퍼부(2)가 상호 연관 동작으로 발진하여 인버터(I1)를 통해 발진클럭(CK)을 출력하는 발진회로에 있어서, 외부발진부(1)와 상호연관동작을 하는 상기 버퍼부(2)의 피모스 트랜지스터(P1)의 소오스에 전원전압(VDD)이 제너다이오드(ZD1)를 통해 공급되도록 함과 아울러 전류패스용 저항(RA)을 연결하여 발진 바이어스를 조절하고, 상기 버퍼부(2)는 전원전압(VDD)에서 상기 제너다이오드(ZD1)의 제너전압을 구동전압으로 하게 설계하여, 그 버퍼부(2)의 출력단을 통해 출력하는 발진출력을 엔모스 트랜지스터(N2)의 게이트에 인가한 후 풀업 저항 작용의 턴온상태인 피모스 트랜지스터(P2)의 드레인과 상기 엔모스 트랜지스터(N2)의 드레인 접속점에 나타나는 상기 발진출력을 상기 인버터(I1)를 통해 발진클럭(CK)으로 출력하도록 구성하였다.

이와 같이 구성한 본 발명의 작용 및 효과를 설명하면 다음과 같다.

칩외부의 수정발진자에 의한 발진부(1)와 칩내부의 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)의 버퍼부(2)가 상호 연관동작을 하여 발진출력을 한다. 이때 제너다이오드(ZD1)는 그의 제너전압(약 2.5V)이상이 되면 동작전원전압(VDD)을 공급하는데, 그 전원전압(VDD=5V)에서 제너전압(2.5V)의 차이(2.5V)의 전압이 피모스 트랜지스터(P1)의 소오스 및 저항(RA)에 걸리게 된다.

즉, 전원전압(VDD)이 제너다이오드(ZD1)와 저항(RA)에 분압되어 피모스 트랜지스터(ZD1)의 제너저압 이상이 되어야만 버퍼부(2)와 발진부(1)가 상호연관동작을 하여 발진한다. 여기서 제너다이오드(ZD1)는 일반씨모스 공정으로 쉽게 제조가능하고, 별도의 마스크가 필요없으며 씨모스 공정의 N⁺와 P⁺의 도핑(Doping) 농도에 의해 구성할 수 있다.

먼저, 시스템의 파워를 온시켜 전원전압(VDD)을 공급하면, 버퍼부(2)의 칩외부 발진부(1)에 동작 바이어스가 걸리면서 발진부(1) 콘덴서(C1), (C2)의 충전 및 피드백 저항(R)에 의해 동작시작을 한다. 이때 안정된 동작을 시작하는데 까지 걸리는 시간을 동작 시작시간이라 하는데, 저주파용 발진회로에서는 수정발진자(Crystal)의 공진계수(Q)가 작고, 콘덴서(C1), (C2)의 용량도 작게 구성되어 동작시작 시간을 빠르게 하기 위해 동일한 전원전압에서 구동되는 버퍼부(2)의 전류구동능력을 크게하면 오버 슈트(over shoot) 및 언더슈트(under shoot) 등에 의한 파워 바운싱(Power Bouncing)의 불안정으로 잡음 발생이 생겨 안정된 동작시작시간 개선이 어려웠다. 이에반해, 본 발명은 동일한 전원전압이 아닌 그 이하의 전원전압에서 구동되는 버퍼부(2)를 설계하여 빠른 동작 시작 시간을 갖도록 하였으며, 제너다이오드(ZD1)에 의해 바이어스를 조절해준다.

따라서, 전원전압보다 작은 전압에서 구동되는 버퍼부(2)를 설계하면 그 버퍼부(2)의 입출력 바이어스가 작은 경우에 동작할 수 있어 빠른 상태의 신호전달이 이루어지고 오버슈트 및 언더슈트는 발생되지 않는다.

이와 같이 제너다이오드(ZD1)에 의한 강하된 전압에 의해 동작되어 출력되는 버퍼부(2)의 발진출력을 엔모스 트랜지스터(N2)를 통한 후 플업 저항작용을 하는 피모스 트랜지스터(P2)에 의한 레벨 보정을 받아 풀스윙(full swing)의 발진출력을 인버터(I1)을 통해 발진클럭(CK)으로 출력한다.

이상에서 설명한 바와 같이 본 발명은 별도의 마스크 추가없이 씨모스 공정으로 저주파용 발진회로를 구성할 수 있고, 동작시작시간(Starting time)을 개선하여 안정되고 빠른 발진회로를 원하는 시스템에 적용할 수 있는 효과가 있다.

Claims (1)

1. 전원전압으로부터 제너다이오드를 통해 감압된 전원을 구동전압으로 하고 피모스 트랜지스터 및 엔모스 트랜지스터로 구성된 버퍼부와, 상기 버퍼부의 입출력단에 발진신호를 제공하는 발진부와, 상기 전원전압으로부터 상기 제너다이오드를 통해 전원공급을 받고 상기 버퍼부와 병렬로 연결되어 전류패스역할을 하는 저항부와, 상기 버퍼부의 출력을 전원전압레벨로 증폭하는 증폭부로 구성하여 된 것을 특징으로 하는 반도체소자의 발진회로.

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