JP2004350203A - 発振回路内蔵半導体集積回路 - Google Patents
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Abstract
【課題】発振回路を内蔵した半導体集積回路において、１つのトランスミッションゲートで構成された帰還抵抗は電圧の変動により抵抗値が変わるため、発振周波数の精度はある一定電圧でしか調整できず、電圧が変動すると精度が悪化するという問題があった。
【解決手段】複数の帰還抵抗５〜７を並列に接続し、ＣＰＵ２が制御レジスタ３に任意にデータを書き込むことにより、複数の帰還抵抗５〜７それぞれのＯＮ、ＯＦＦを任意に制御し、電圧が変動しても一定の帰還抵抗値を設定する。これにより、発振周波数の精度の安定化を図ることができる。
【選択図】 図１
【解決手段】複数の帰還抵抗５〜７を並列に接続し、ＣＰＵ２が制御レジスタ３に任意にデータを書き込むことにより、複数の帰還抵抗５〜７それぞれのＯＮ、ＯＦＦを任意に制御し、電圧が変動しても一定の帰還抵抗値を設定する。これにより、発振周波数の精度の安定化を図ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、発振回路内蔵半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来の発振回路を内蔵した半導体集積回路を図３に示す。図３において、１は発振回路内蔵半導体集積回路、４は反転増幅器、５はＭＯＳトランジスタからなる帰還抵抗、８は帰還抵抗５を制御する帰還抵抗制御信号、１１は発振入力端子、１２は発振出力端子、１３は発振周波数調整用キャパシタ、１４は水晶またはセラミック振動子、１５は反転増幅器４から出力された発振信号である。
【０００３】
この従来の発振回路では、帰還抵抗５がＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるトランスミッションゲートで構成されており、制御信号８により、トランジスタのＯＮ（オン）、ＯＦＦ（オフ）が制御され、ＯＮの場合は帰還抵抗が接続され、発振する。ＯＦＦの場合は帰還抵抗が接続されないため発振しない。
【０００４】
【特許文献１】
特開平８−０３２３４９号公報
【０００５】
【発明が解決しようとする課題】
上記従来の発振回路内蔵半導体集積回路では、トランスミッションゲートで構成された帰還抵抗５を１つ備えているだけで、その帰還抵抗５の抵抗値（帰還抵抗値）は、電源電圧の変動により変わるため、発振周波数の精度はある一定の電源電圧でしか調整できず、電源電圧が変動すると精度が悪化するという問題を抱えている。
【０００６】
また、上記帰還抵抗値は、特に発振利得を必要とする発振開始時の特性にあわせて設定する必要があり、定常的に発振している場合でも発振開始時に必要な小さな抵抗値になり、消費電流が多くなるという問題も併せ持っていた。
【０００７】
本発明の目的は、前記課題を解決することにより、電源電圧が変動しても一定した帰還抵抗値を設定でき、発振周波数の精度の安定化を図ることができる発振回路内蔵半導体集積回路を提供することであり、さらには消費電流の削減をも図ることができる発振回路内蔵半導体集積回路を提供することである。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の発振回路内蔵半導体集積回路は、外部の水晶またはセラミック振動子を接続する一対の入出力端子と、一対の入出力端子間に接続された反転増幅器と、一対の入出力端子間に並列に接続された複数のトランスミッションゲートからなる帰還抵抗部と、複数のトランスミッションゲートのオン、オフを個別に制御するデータを保持するレジスタと、レジスタにデータを書き込むＣＰＵとを備え、ＣＰＵは、帰還抵抗部の抵抗値が一定となるように電源電圧の変動に応じてレジスタのデータを書き換えるようにしている。
【０００９】
この構成によれば、電源電圧が変動しても一定の帰還抵抗値を設定でき、発振周波数の精度の安定化を図ることができる。
【００１０】
また、請求項２記載の発振回路内蔵半導体集積回路は、請求項１記載の発振回路内蔵半導体集積回路において、反転増幅器の出力信号の発振回数をカウントするカウンタを設け、カウンタは、反転増幅器の出力信号が発振を開始してから所定のカウント値をカウント後に、レジスタに少なくとも１つ以上のトランスミッションゲートに対応するデータを書き込むことを特徴とする。
【００１１】
この構成によれば、請求項１の効果に加え、発振開始時と、定常的な発振時で自動的に帰還抵抗値を変更できるため、消費電流の削減を図ることができる。
【００１２】
【発明の実施の形態】
以下、本発明の発振回路内蔵半導体集積回路を具体的な実施の形態に基づいて説明する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の発振回路内蔵半導体集積回路の内部の概略構成図である。図１において、１は発振回路内蔵半導体集積回路、２はＣＰＵ、３は制御レジスタ、４は反転増幅器、５〜７はそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるトランスミッションゲートで構成された帰還抵抗、８〜１０は帰還抵抗５〜７の制御信号、１１は発振入力端子、１２は発振出力端子、１３は発振周波数調整用キャパシタ、１４は水晶またはセラミック振動子、１５は反転増幅器４から出力された発振信号である。
【００１４】
本実施の形態では、複数の帰還抵抗５〜７を並列接続し、ＣＰＵ２が書き込む制御レジスタ３のデータにより、帰還抵抗５〜７のそれぞれを独立にＯＮ、ＯＦＦ制御できる構成である。なお、帰還抵抗５をＯＮ（ＯＦＦ）するということは、帰還抵抗５を構成する２つのＭＯＳトランジスタをＯＮ（ＯＦＦ）するということであり、帰還抵抗６，７についても同様である。
【００１５】
帰還抵抗５〜７及び発振周波数調整用キャパシタ１３は安定した発振と発振周波数の精度を向上させるために用いられる。基本的な周波数は水晶またはセラミック振動子１４により決定される。また、反転増幅器４は帰還抵抗５〜７とともに、水晶またはセラミック振動子１４により生成された微少な振幅を持つ発振信号を、半導体集積回路内のトランジスタ（図示せず）によりｈｉｇｈ（ハイ）とｌｏｗ（ロー）が認識できる振幅まで増幅させる。制御信号８〜１０は制御レジスタ３に設定されたデータによりＭＯＳトランジスタからなる帰還抵抗５〜７をそれぞれ独立にＯＮ、ＯＦＦする。
【００１６】
制御レジスタ３は複数のビットをもつレジスタであり、それぞれのビットが帰還抵抗５〜７のゲートを独立に制御できる。帰還抵抗５〜７は並列に接続されているため、ＯＮされたＭＯＳトランジスタの数が多いほど抵抗を小さくでき、少ないほど抵抗を大きくできる。
【００１７】
制御レジスタ３のデータはＣＰＵ２が書き込む事により設定される。そのため帰還抵抗５〜７の総抵抗値を任意に変更ができる。
【００１８】
以上のように構成される本実施の形態の発振回路内蔵半導体集積回路１の動作を説明する。ここでは、ＭＯＳトランジスタからなる帰還抵抗５〜７の抵抗値は、半導体集積回路１の電源電圧が高い場合にそれぞれＲ、半導体集積回路１の電源電圧が低い場合はそれぞれ２倍の２Ｒとする。
【００１９】
発振する上で最適な抵抗値がＲとした場合、電源電圧が高い場合には、ＣＰＵ２が制御レジスタ３に、帰還抵抗５がＯＮ、帰還抵抗６，７がＯＦＦになるデータを書き込む事により、発振に使用される帰還抵抗値は帰還抵抗５のＲだけになる。次に電源電圧が低くなった場合、ＣＰＵ２が制御レジスタ３に，帰還抵抗５，６がＯＮ、帰還抵抗７がＯＦＦになるというデータを書き込む事により、発振に使用される帰還抵抗値は帰還抵抗５の２Ｒと帰還抵抗６の２Ｒの合成抵抗値になり、Ｒになる。
【００２０】
すなわち本半導体集積回路１の電源電圧の変動に対しても、総抵抗値を一定にするように帰還抵抗５〜７をそれぞれＯＮ、ＯＦＦする動作を行う。
【００２１】
なお、半導体集積回路１の電源電圧の変動（高い、低い）を検出する手段としては、半導体集積回路１の電源電圧（値）を検出し、その検出した電源電圧をＣＰＵ２へ出力する電源電圧検出手段を設け、ＣＰＵ２が電源電圧検出手段による検出電圧値を予め定めた所定の基準電圧値と比較し、検出電圧値が基準電圧値を超えれば電源電圧は高いと判断し、基準電圧値以下であれば電源電圧は低いと判断するようにすればよい。あるいは、半導体集積回路１の電源電圧が高いか低いかを検出する電源電圧変動検出手段を設け、この電源電圧変動検出手段が、半導体集積回路１の電源電圧（値）を検出し、その検出電圧値を予め定めた所定の基準電圧値と比較し、検出電圧値が基準電圧値を超えれば電源電圧が高いことを示す第１の信号をＣＰＵ２へ出力し、基準電圧値以下であれば電源電圧が低いことを示す第２の信号をＣＰＵ２へ出力するようにしてもよい。
【００２２】
以上のように本実施の形態によれば、複数の帰還抵抗５〜７を並列に接続し、ＣＰＵ２が制御レジスタ３に任意にデータを書き込むことにより、複数の帰還抵抗５〜７それぞれのＯＮ、ＯＦＦを任意に制御し、電源電圧が変動しても一定の帰還抵抗値を設定でき、発振周波数の精度の安定化を図ることができる。
【００２３】
なお、本実施の形態では、並列に接続される帰還抵抗は３個としたが、２個以上であればよく、その数を増加させる事により、より多くの抵抗値を選択できる。また、並列に接続される帰還抵抗の抵抗値はそれぞれ同一としたが、重み付けをすることにより、より高精度に帰還抵抗値を設定できる。
【００２４】
（第２の実施の形態）
図２は、本発明の第２の実施の形態の発振回路内蔵半導体集積回路の内部の概略構成図である。図２において、１７は反転増幅器４からの発振信号１５の発振回数をカウントするカウンタ、１６はカウンタ１７をリセットするリセット信号、１８は所定のカウント値をカウントしたことを示すオーバーフロー信号である。
【００２５】
本実施の形態では、カウンタ１７を設け、そのオーバーフロー信号１８により制御レジスタ１７にデータを書き込むようにしたこと以外は、第１の実施の形態の構成と同様であり、ＣＰＵ２による制御レジスタ３へのデータの書き込みも第１の実施の形態と同様に行われる。
【００２６】
次に本実施の形態の動作について第１の実施の形態とは異なる点を説明する。発振停止時は、リセット信号１６により、カウンタ１７は初期化されておりカウント動作を起こさない。リセット信号１６が解除された後、発振が開始されると、反転増幅器４からの発振信号１５はカウンタ１７に入力され、その発振回数がカウントされる。カウンタ１７はあらかじめ決められた所定のカウント値をカウントすると、オーバーフロー信号１８を発生し、制御レジスタ３へ出力することで制御レジスタ３にデータを書き込む。制御レジスタ３の少なくとも１ビット以上をオーバーフロー信号１８の出力に割り当てており、これに対応する帰還抵抗（５〜７）のＯＮ、ＯＦＦが制御される。
【００２７】
例えば、発振開始時はすべての帰還抵抗５〜７をＯＮするように、ＣＰＵ２により制御レジスタ３にデータが書き込まれる。その後、オーバーフロー信号１８が発生すると、帰還抵抗値を最大にするように、帰還抵抗５のみがＯＮのままで、その他の帰還抵抗６，７をＯＦＦさせる。この場合、帰還抵抗６と７に対応している制御レジスタ３の２ビットにオーバーフロー信号１８の出力を割り当てており、オーバーフロー信号１８により上記２ビットのデータが書き換えられる。
【００２８】
カウンタ１７がオーバーフロー信号１８を発生する所定のカウント値は、発振開始から発振が安定するまでの発振回数に設定されており、オーバーフロー信号１８の発生は発振開始時から定常的な発振時へ移行したことを示す。すなわち、発振開始から定常的な発振に移行すると、制御レジスタ３のデータがオーバーフロー信号１８により書き換えられ、それにより帰還抵抗値が変更され、消費電流の削減を図る事ができる。
【００２９】
また、この第２の実施の形態では、定常的な発振に移行した後で、すなわちオーバーフロー信号１８により制御レジスタ３のデータが書き換えられた後で、第１の実施の形態で説明したように半導体集積回路１の電源電圧の高い・低いによって、ＣＰＵ２が制御レジスタ３のデータを書き換えることになる。したがって、ＣＰＵ２はオーバーフロー信号１８の発生を検知している（図２では示していないが、オーバーフロー信号１８はＣＰＵ２にも入力されている。）
【００３０】
【発明の効果】
以上で説明したように、本発明によれば、電源電圧の変動に対しても、最適な一定の帰還抵抗値を設定でき、発振周波数の精度の安定化を図る事ができる。
【００３１】
また、発振開始時と、定常的な発振時で自動的に帰還抵抗値を変更できるため、消費電流の削減を図る事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の発振回路内蔵半導体集積回路の概略構成図
【図２】本発明の第２の実施の形態の発振回路内蔵半導体集積回路の概略構成図
【図３】従来の発振回路内蔵半導体集積回路の概略構成図
【符号の説明】
１ 発振回路内蔵半導体集積回路
２ ＣＰＵ
３ 制御レジスタ
４ 反転増幅器
５〜７ 帰還抵抗
８〜１０ 制御信号
１１ 発振入力端子
１２ 発振出力端子
１３ 周波数精度調整用キャパシタ
１４ 水晶またはセラミック振動子
１５ 発振信号
１６ カウンタリセット信号
１７ カウンタ
１８ カウンタオーバーフロー信号
【発明の属する技術分野】
本発明は、発振回路内蔵半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来の発振回路を内蔵した半導体集積回路を図３に示す。図３において、１は発振回路内蔵半導体集積回路、４は反転増幅器、５はＭＯＳトランジスタからなる帰還抵抗、８は帰還抵抗５を制御する帰還抵抗制御信号、１１は発振入力端子、１２は発振出力端子、１３は発振周波数調整用キャパシタ、１４は水晶またはセラミック振動子、１５は反転増幅器４から出力された発振信号である。
【０００３】
この従来の発振回路では、帰還抵抗５がＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるトランスミッションゲートで構成されており、制御信号８により、トランジスタのＯＮ（オン）、ＯＦＦ（オフ）が制御され、ＯＮの場合は帰還抵抗が接続され、発振する。ＯＦＦの場合は帰還抵抗が接続されないため発振しない。
【０００４】
【特許文献１】
特開平８−０３２３４９号公報
【０００５】
【発明が解決しようとする課題】
上記従来の発振回路内蔵半導体集積回路では、トランスミッションゲートで構成された帰還抵抗５を１つ備えているだけで、その帰還抵抗５の抵抗値（帰還抵抗値）は、電源電圧の変動により変わるため、発振周波数の精度はある一定の電源電圧でしか調整できず、電源電圧が変動すると精度が悪化するという問題を抱えている。
【０００６】
また、上記帰還抵抗値は、特に発振利得を必要とする発振開始時の特性にあわせて設定する必要があり、定常的に発振している場合でも発振開始時に必要な小さな抵抗値になり、消費電流が多くなるという問題も併せ持っていた。
【０００７】
本発明の目的は、前記課題を解決することにより、電源電圧が変動しても一定した帰還抵抗値を設定でき、発振周波数の精度の安定化を図ることができる発振回路内蔵半導体集積回路を提供することであり、さらには消費電流の削減をも図ることができる発振回路内蔵半導体集積回路を提供することである。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の発振回路内蔵半導体集積回路は、外部の水晶またはセラミック振動子を接続する一対の入出力端子と、一対の入出力端子間に接続された反転増幅器と、一対の入出力端子間に並列に接続された複数のトランスミッションゲートからなる帰還抵抗部と、複数のトランスミッションゲートのオン、オフを個別に制御するデータを保持するレジスタと、レジスタにデータを書き込むＣＰＵとを備え、ＣＰＵは、帰還抵抗部の抵抗値が一定となるように電源電圧の変動に応じてレジスタのデータを書き換えるようにしている。
【０００９】
この構成によれば、電源電圧が変動しても一定の帰還抵抗値を設定でき、発振周波数の精度の安定化を図ることができる。
【００１０】
また、請求項２記載の発振回路内蔵半導体集積回路は、請求項１記載の発振回路内蔵半導体集積回路において、反転増幅器の出力信号の発振回数をカウントするカウンタを設け、カウンタは、反転増幅器の出力信号が発振を開始してから所定のカウント値をカウント後に、レジスタに少なくとも１つ以上のトランスミッションゲートに対応するデータを書き込むことを特徴とする。
【００１１】
この構成によれば、請求項１の効果に加え、発振開始時と、定常的な発振時で自動的に帰還抵抗値を変更できるため、消費電流の削減を図ることができる。
【００１２】
【発明の実施の形態】
以下、本発明の発振回路内蔵半導体集積回路を具体的な実施の形態に基づいて説明する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の発振回路内蔵半導体集積回路の内部の概略構成図である。図１において、１は発振回路内蔵半導体集積回路、２はＣＰＵ、３は制御レジスタ、４は反転増幅器、５〜７はそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるトランスミッションゲートで構成された帰還抵抗、８〜１０は帰還抵抗５〜７の制御信号、１１は発振入力端子、１２は発振出力端子、１３は発振周波数調整用キャパシタ、１４は水晶またはセラミック振動子、１５は反転増幅器４から出力された発振信号である。
【００１４】
本実施の形態では、複数の帰還抵抗５〜７を並列接続し、ＣＰＵ２が書き込む制御レジスタ３のデータにより、帰還抵抗５〜７のそれぞれを独立にＯＮ、ＯＦＦ制御できる構成である。なお、帰還抵抗５をＯＮ（ＯＦＦ）するということは、帰還抵抗５を構成する２つのＭＯＳトランジスタをＯＮ（ＯＦＦ）するということであり、帰還抵抗６，７についても同様である。
【００１５】
帰還抵抗５〜７及び発振周波数調整用キャパシタ１３は安定した発振と発振周波数の精度を向上させるために用いられる。基本的な周波数は水晶またはセラミック振動子１４により決定される。また、反転増幅器４は帰還抵抗５〜７とともに、水晶またはセラミック振動子１４により生成された微少な振幅を持つ発振信号を、半導体集積回路内のトランジスタ（図示せず）によりｈｉｇｈ（ハイ）とｌｏｗ（ロー）が認識できる振幅まで増幅させる。制御信号８〜１０は制御レジスタ３に設定されたデータによりＭＯＳトランジスタからなる帰還抵抗５〜７をそれぞれ独立にＯＮ、ＯＦＦする。
【００１６】
制御レジスタ３は複数のビットをもつレジスタであり、それぞれのビットが帰還抵抗５〜７のゲートを独立に制御できる。帰還抵抗５〜７は並列に接続されているため、ＯＮされたＭＯＳトランジスタの数が多いほど抵抗を小さくでき、少ないほど抵抗を大きくできる。
【００１７】
制御レジスタ３のデータはＣＰＵ２が書き込む事により設定される。そのため帰還抵抗５〜７の総抵抗値を任意に変更ができる。
【００１８】
以上のように構成される本実施の形態の発振回路内蔵半導体集積回路１の動作を説明する。ここでは、ＭＯＳトランジスタからなる帰還抵抗５〜７の抵抗値は、半導体集積回路１の電源電圧が高い場合にそれぞれＲ、半導体集積回路１の電源電圧が低い場合はそれぞれ２倍の２Ｒとする。
【００１９】
発振する上で最適な抵抗値がＲとした場合、電源電圧が高い場合には、ＣＰＵ２が制御レジスタ３に、帰還抵抗５がＯＮ、帰還抵抗６，７がＯＦＦになるデータを書き込む事により、発振に使用される帰還抵抗値は帰還抵抗５のＲだけになる。次に電源電圧が低くなった場合、ＣＰＵ２が制御レジスタ３に，帰還抵抗５，６がＯＮ、帰還抵抗７がＯＦＦになるというデータを書き込む事により、発振に使用される帰還抵抗値は帰還抵抗５の２Ｒと帰還抵抗６の２Ｒの合成抵抗値になり、Ｒになる。
【００２０】
すなわち本半導体集積回路１の電源電圧の変動に対しても、総抵抗値を一定にするように帰還抵抗５〜７をそれぞれＯＮ、ＯＦＦする動作を行う。
【００２１】
なお、半導体集積回路１の電源電圧の変動（高い、低い）を検出する手段としては、半導体集積回路１の電源電圧（値）を検出し、その検出した電源電圧をＣＰＵ２へ出力する電源電圧検出手段を設け、ＣＰＵ２が電源電圧検出手段による検出電圧値を予め定めた所定の基準電圧値と比較し、検出電圧値が基準電圧値を超えれば電源電圧は高いと判断し、基準電圧値以下であれば電源電圧は低いと判断するようにすればよい。あるいは、半導体集積回路１の電源電圧が高いか低いかを検出する電源電圧変動検出手段を設け、この電源電圧変動検出手段が、半導体集積回路１の電源電圧（値）を検出し、その検出電圧値を予め定めた所定の基準電圧値と比較し、検出電圧値が基準電圧値を超えれば電源電圧が高いことを示す第１の信号をＣＰＵ２へ出力し、基準電圧値以下であれば電源電圧が低いことを示す第２の信号をＣＰＵ２へ出力するようにしてもよい。
【００２２】
以上のように本実施の形態によれば、複数の帰還抵抗５〜７を並列に接続し、ＣＰＵ２が制御レジスタ３に任意にデータを書き込むことにより、複数の帰還抵抗５〜７それぞれのＯＮ、ＯＦＦを任意に制御し、電源電圧が変動しても一定の帰還抵抗値を設定でき、発振周波数の精度の安定化を図ることができる。
【００２３】
なお、本実施の形態では、並列に接続される帰還抵抗は３個としたが、２個以上であればよく、その数を増加させる事により、より多くの抵抗値を選択できる。また、並列に接続される帰還抵抗の抵抗値はそれぞれ同一としたが、重み付けをすることにより、より高精度に帰還抵抗値を設定できる。
【００２４】
（第２の実施の形態）
図２は、本発明の第２の実施の形態の発振回路内蔵半導体集積回路の内部の概略構成図である。図２において、１７は反転増幅器４からの発振信号１５の発振回数をカウントするカウンタ、１６はカウンタ１７をリセットするリセット信号、１８は所定のカウント値をカウントしたことを示すオーバーフロー信号である。
【００２５】
本実施の形態では、カウンタ１７を設け、そのオーバーフロー信号１８により制御レジスタ１７にデータを書き込むようにしたこと以外は、第１の実施の形態の構成と同様であり、ＣＰＵ２による制御レジスタ３へのデータの書き込みも第１の実施の形態と同様に行われる。
【００２６】
次に本実施の形態の動作について第１の実施の形態とは異なる点を説明する。発振停止時は、リセット信号１６により、カウンタ１７は初期化されておりカウント動作を起こさない。リセット信号１６が解除された後、発振が開始されると、反転増幅器４からの発振信号１５はカウンタ１７に入力され、その発振回数がカウントされる。カウンタ１７はあらかじめ決められた所定のカウント値をカウントすると、オーバーフロー信号１８を発生し、制御レジスタ３へ出力することで制御レジスタ３にデータを書き込む。制御レジスタ３の少なくとも１ビット以上をオーバーフロー信号１８の出力に割り当てており、これに対応する帰還抵抗（５〜７）のＯＮ、ＯＦＦが制御される。
【００２７】
例えば、発振開始時はすべての帰還抵抗５〜７をＯＮするように、ＣＰＵ２により制御レジスタ３にデータが書き込まれる。その後、オーバーフロー信号１８が発生すると、帰還抵抗値を最大にするように、帰還抵抗５のみがＯＮのままで、その他の帰還抵抗６，７をＯＦＦさせる。この場合、帰還抵抗６と７に対応している制御レジスタ３の２ビットにオーバーフロー信号１８の出力を割り当てており、オーバーフロー信号１８により上記２ビットのデータが書き換えられる。
【００２８】
カウンタ１７がオーバーフロー信号１８を発生する所定のカウント値は、発振開始から発振が安定するまでの発振回数に設定されており、オーバーフロー信号１８の発生は発振開始時から定常的な発振時へ移行したことを示す。すなわち、発振開始から定常的な発振に移行すると、制御レジスタ３のデータがオーバーフロー信号１８により書き換えられ、それにより帰還抵抗値が変更され、消費電流の削減を図る事ができる。
【００２９】
また、この第２の実施の形態では、定常的な発振に移行した後で、すなわちオーバーフロー信号１８により制御レジスタ３のデータが書き換えられた後で、第１の実施の形態で説明したように半導体集積回路１の電源電圧の高い・低いによって、ＣＰＵ２が制御レジスタ３のデータを書き換えることになる。したがって、ＣＰＵ２はオーバーフロー信号１８の発生を検知している（図２では示していないが、オーバーフロー信号１８はＣＰＵ２にも入力されている。）
【００３０】
【発明の効果】
以上で説明したように、本発明によれば、電源電圧の変動に対しても、最適な一定の帰還抵抗値を設定でき、発振周波数の精度の安定化を図る事ができる。
【００３１】
また、発振開始時と、定常的な発振時で自動的に帰還抵抗値を変更できるため、消費電流の削減を図る事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の発振回路内蔵半導体集積回路の概略構成図
【図２】本発明の第２の実施の形態の発振回路内蔵半導体集積回路の概略構成図
【図３】従来の発振回路内蔵半導体集積回路の概略構成図
【符号の説明】
１ 発振回路内蔵半導体集積回路
２ ＣＰＵ
３ 制御レジスタ
４ 反転増幅器
５〜７ 帰還抵抗
８〜１０ 制御信号
１１ 発振入力端子
１２ 発振出力端子
１３ 周波数精度調整用キャパシタ
１４ 水晶またはセラミック振動子
１５ 発振信号
１６ カウンタリセット信号
１７ カウンタ
１８ カウンタオーバーフロー信号
Claims (2)
- 外部の水晶またはセラミック振動子を接続する一対の入出力端子と、前記一対の入出力端子間に接続された反転増幅器と、前記一対の入出力端子間に並列に接続された複数のトランスミッションゲートからなる帰還抵抗部と、前記複数のトランスミッションゲートのオン、オフを個別に制御するデータを保持するレジスタと、前記レジスタに前記データを書き込むＣＰＵとを備え、
前記ＣＰＵは、前記帰還抵抗部の抵抗値が一定となるように電源電圧の変動に応じて前記レジスタのデータを書き換えるようにした発振回路内蔵半導体集積回路。 - 反転増幅器の出力信号の発振回数をカウントするカウンタを設け、前記カウンタは、前記反転増幅器の出力信号が発振を開始してから所定のカウント値をカウント後に、前記レジスタに少なくとも１つ以上のトランスミッションゲートに対応するデータを書き込むことを特徴とする請求項１記載の発振回路内蔵半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003147614A JP2004350203A (ja) | 2003-05-26 | 2003-05-26 | 発振回路内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003147614A JP2004350203A (ja) | 2003-05-26 | 2003-05-26 | 発振回路内蔵半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004350203A true JP2004350203A (ja) | 2004-12-09 |
Family
ID=33534099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003147614A Pending JP2004350203A (ja) | 2003-05-26 | 2003-05-26 | 発振回路内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004350203A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010004684A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 半導体集積回路 |
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| CN107112983A (zh) * | 2014-12-24 | 2017-08-29 | 德克萨斯仪器股份有限公司 | 通用振荡器 |
| JP2017158138A (ja) * | 2016-03-04 | 2017-09-07 | セイコーエプソン株式会社 | 発振装置および温度補償機能付き時計 |
-
2003
- 2003-05-26 JP JP2003147614A patent/JP2004350203A/ja active Pending
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