JPS59175218A - Ｃｍｏｓインバ−タ - Google Patents
Ｃｍｏｓインバ−タInfo
- Publication number
- JPS59175218A JPS59175218A JP58049592A JP4959283A JPS59175218A JP S59175218 A JPS59175218 A JP S59175218A JP 58049592 A JP58049592 A JP 58049592A JP 4959283 A JP4959283 A JP 4959283A JP S59175218 A JPS59175218 A JP S59175218A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- turns
- current
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ＰチャネルＭＯ３）ランジスタとＮチャネル
ＭＯＳ）ランジスタを用いるＣＭに）Ｓインバータに関
し、特にそのＰ、ＮチャネルＭＯＳ）ランジスタを通っ
て電源からグランドへ流れるトランジェント電流をなく
して低消費電流化を図ろうとするものである。
ＭＯＳ）ランジスタを用いるＣＭに）Ｓインバータに関
し、特にそのＰ、ＮチャネルＭＯＳ）ランジスタを通っ
て電源からグランドへ流れるトランジェント電流をなく
して低消費電流化を図ろうとするものである。
従来技術と問題点
第１図に示すように、ＣＭＯＳインバータはＰチャネル
ＭＯ３）ランジスタＴｐとＮチャネルＭＯＳトランジス
タＴＮとを組合せたもので、定常状態ではいずれか一方
がオンで他方はオフであり、電源Ｖｃｃからグランドへ
流れる定常電流はない。
ＭＯ３）ランジスタＴｐとＮチャネルＭＯＳトランジス
タＴＮとを組合せたもので、定常状態ではいずれか一方
がオンで他方はオフであり、電源Ｖｃｃからグランドへ
流れる定常電流はない。
例えば入力ＶＩＮｔＪ（Ｌ（ロー）レベルであればトラ
ンジスタＴｐがオンして負荷容量Ｃを充電し、出力Ｖｏ
ｕｒはＨ（ハイ）レベル、逆に入力ＶＩＮがＨレベルで
あればトランジスタＴＮがオンして容量Ｃの電荷を放電
し、出力ｖＯＩＪＴはＬレベルである。
ンジスタＴｐがオンして負荷容量Ｃを充電し、出力Ｖｏ
ｕｒはＨ（ハイ）レベル、逆に入力ＶＩＮがＨレベルで
あればトランジスタＴＮがオンして容量Ｃの電荷を放電
し、出力ｖＯＩＪＴはＬレベルである。
Ｉｃはこのときインバータを流れ−る充、放電電流であ
る。充放電がすめば電流Ｉｃはなくなる。
る。充放電がすめば電流Ｉｃはなくなる。
ＣＭＯＳインバータが他のインバータに比べて低消費電
流であるのは、上述したように電流が流れるのは入、出
力がＨ，Ｌに変るときだけで、定常状態では電流は流れ
ないからである。しかしながら細かに見るとＣＭＯＳイ
ンバータでは入力ＶＩＮの変化時に流れる電流は充放電
電流Ｉｃだけではなく、電源ＶｃｃからＰチャネルトラ
ンジスタＴｐとＮチャネルトランジスタＴＮを通ってグ
ランドへ流れる電流があり、これはいわば無効電流であ
るから消費電流は更に節減可能なはずである。即ち入力
ＶＩＮがＨ，Ｌに変化するときトランジスタＴＩ）、Ｔ
Ｎが共にオンとなる期間があり、この期間にこれらのト
ランジスタ’ｒｐ、”ｒＮを通って電［Ｖｃｃからグラ
ンドへ流れるトランジェント電流７ｔが生じる。第２図
は入力ＶＩＮがＬからＨに立上る場合の説明図で、ＶＩ
ＮがｖＮになるとＴＮばオン、ＴｐはＶｐになってオフ
であるからＶＮ＜ＶＩＮ＜Ｖｐなる期間ｔでは’ｒｐ、
”ｒＮ共にオフ”？？あって電流Ｖｃｃからグランドへ
電流Ｉｔが流れる。
流であるのは、上述したように電流が流れるのは入、出
力がＨ，Ｌに変るときだけで、定常状態では電流は流れ
ないからである。しかしながら細かに見るとＣＭＯＳイ
ンバータでは入力ＶＩＮの変化時に流れる電流は充放電
電流Ｉｃだけではなく、電源ＶｃｃからＰチャネルトラ
ンジスタＴｐとＮチャネルトランジスタＴＮを通ってグ
ランドへ流れる電流があり、これはいわば無効電流であ
るから消費電流は更に節減可能なはずである。即ち入力
ＶＩＮがＨ，Ｌに変化するときトランジスタＴＩ）、Ｔ
Ｎが共にオンとなる期間があり、この期間にこれらのト
ランジスタ’ｒｐ、”ｒＮを通って電［Ｖｃｃからグラ
ンドへ流れるトランジェント電流７ｔが生じる。第２図
は入力ＶＩＮがＬからＨに立上る場合の説明図で、ＶＩ
ＮがｖＮになるとＴＮばオン、ＴｐはＶｐになってオフ
であるからＶＮ＜ＶＩＮ＜Ｖｐなる期間ｔでは’ｒｐ、
”ｒＮ共にオフ”？？あって電流Ｖｃｃからグランドへ
電流Ｉｔが流れる。
ここで、Ｖ、、ＶｐはそれぞれトランジスタＴＮ。
Ｔｐのスレッショルド電圧（Ｖｔｈ）である。このトラ
ンジェント電流Ｉｔはトランジスタ’ｒｐ、Ｔ。
ンジェント電流Ｉｔはトランジスタ’ｒｐ、Ｔ。
のオン抵抗が高ければさほど問題とはならない。
しかし、発振器或いは出力段に用いるインバータとしで
は駆動能力を大とするために、上記のオン抵抗を小さく
する傾向にあるのでトランジェント電流Ｉｔが大となり
、期間ｔは短いといえども低消費電流化の妨げとなる。
は駆動能力を大とするために、上記のオン抵抗を小さく
する傾向にあるのでトランジェント電流Ｉｔが大となり
、期間ｔは短いといえども低消費電流化の妨げとなる。
発明の目的
本発明は、簡単な回路を追加するだけでＣＭＯＳインバ
ータのトランジェント電流ｒｔを零にし、一層の低消費
電流化を図ろうとするものである。
ータのトランジェント電流ｒｔを零にし、一層の低消費
電流化を図ろうとするものである。
発明の構成
本発明のＣＭＯ’ｓインバータは、２１１１ｉ１のＰチ
ャネルＭＯ３）ランジスタと２個のＮチャネルＭＯＳト
ランジスタを直列に接続すると共に中央のＰチャネルＭ
Ｏ３）ランジスタとＮチャネルＭＯ３Ｉ−ランシスタの
接続点を出力端子とし、さらに入力を遅延させる遅延回
路を設けて一方のＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯ３）ランジスタの組を該遅延回路の出方で駆
動し、且つ他方のＰチャネルＭＯ５Ｉ−ランジスタとＮ
チャネルＭＯＳトランジスタの組を前記入力で直接駆動
するようにしてなることを特徴とするが、以下図示の実
施例を説明しながらこれを詳細に説明する。
ャネルＭＯ３）ランジスタと２個のＮチャネルＭＯＳト
ランジスタを直列に接続すると共に中央のＰチャネルＭ
Ｏ３）ランジスタとＮチャネルＭＯ３Ｉ−ランシスタの
接続点を出力端子とし、さらに入力を遅延させる遅延回
路を設けて一方のＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯ３）ランジスタの組を該遅延回路の出方で駆
動し、且つ他方のＰチャネルＭＯ５Ｉ−ランジスタとＮ
チャネルＭＯＳトランジスタの組を前記入力で直接駆動
するようにしてなることを特徴とするが、以下図示の実
施例を説明しながらこれを詳細に説明する。
発明の実施例
第３図は本発明の一実施例で、ＴＩ、Ｔ２はＰチャネル
ＭＯ３Ｉ−ランジスタ、Ｔ３’、Ｔ４はＮチャネルＭＯ
３）ランジスタ、ＤＬＹは遅延回路である。トランジス
タＴ ＋ −Ｔ ａ’は電源Ｖｃｃとアース間に直列に
接続され、且っＴ１とＴ４が対となって直接人力ＶＩＮ
によって駆動されるのに対し、出力ｖｃ＋ｕ’ｒを取り
出すＴ２，７３対はＶＩＮを適量遅延させた遅延回路Ｄ
ＬＹの出力ａで駆動される。
ＭＯ３Ｉ−ランジスタ、Ｔ３’、Ｔ４はＮチャネルＭＯ
３）ランジスタ、ＤＬＹは遅延回路である。トランジス
タＴ ＋ −Ｔ ａ’は電源Ｖｃｃとアース間に直列に
接続され、且っＴ１とＴ４が対となって直接人力ＶＩＮ
によって駆動されるのに対し、出力ｖｃ＋ｕ’ｒを取り
出すＴ２，７３対はＶＩＮを適量遅延させた遅延回路Ｄ
ＬＹの出力ａで駆動される。
本例の遅延回路ＤＬＹは通常のＣＭＯＳインバータＴ
Ｎ Ｖ Ｉ、 Ｉ Ｎ Ｖ ｔを２段縦続接続したも
のであるが、これは遅延線等の他の遅延素子を用いたも
のでもよい。
Ｎ Ｖ Ｉ、 Ｉ Ｎ Ｖ ｔを２段縦続接続したも
のであるが、これは遅延線等の他の遅延素子を用いたも
のでもよい。
第４図は各部の信号波形図で、■１〜Ｖ４はトランジス
タＴ１〜Ｔ４の各ｖｔｈである。同図は入力ｖＩＮがＬ
からＨへ立上る場合を示したものであるが、この変化の
過程で最初に状態を変化させるのはトランジスタＴ４で
ある。っまりＶＩＮがＶ４まで上昇するとトランジスタ
Ｔ４がオンする。更にｖｒＮが上昇してＶｌに達すると
トランジスタＴ１がオフになるが、ここまでの期間ｔ１
はトランジスタＴ２もオンであるから出力ｖｏｕ’ｒは
Ｈレベルである。この間遅延出力ａはしてあるからトラ
ンジスタＴ２はオン、Ｔ３はオフであるが、やがてａ＞
Ｖ３になるとトランジスタＴ３がオンになる。
タＴ１〜Ｔ４の各ｖｔｈである。同図は入力ｖＩＮがＬ
からＨへ立上る場合を示したものであるが、この変化の
過程で最初に状態を変化させるのはトランジスタＴ４で
ある。っまりＶＩＮがＶ４まで上昇するとトランジスタ
Ｔ４がオンする。更にｖｒＮが上昇してＶｌに達すると
トランジスタＴ１がオフになるが、ここまでの期間ｔ１
はトランジスタＴ２もオンであるから出力ｖｏｕ’ｒは
Ｈレベルである。この間遅延出力ａはしてあるからトラ
ンジスタＴ２はオン、Ｔ３はオフであるが、やがてａ＞
Ｖ３になるとトランジスタＴ３がオンになる。
トランジスタＴ３がオンになると、既にトランジスタＴ
４はオン、そしてＴＩはオフであるがら出力■ＯＵＴは
Ｌとなる。これが期間ｔ３である。この後遅延出力ａが
更に上昇してａ−〉Ｖ２になるとトランジスタＴ−２が
オフになるが、既にトランジスタＴ１がオフとなってい
るのでＶ（ＸＪ↑＝Ｌの状態に変化は住じない。
４はオン、そしてＴＩはオフであるがら出力■ＯＵＴは
Ｌとなる。これが期間ｔ３である。この後遅延出力ａが
更に上昇してａ−〉Ｖ２になるとトランジスタＴ−２が
オフになるが、既にトランジスタＴ１がオフとなってい
るのでＶ（ＸＪ↑＝Ｌの状態に変化は住じない。
本例のインバータにおけるトランジェント期間ｔ２は、
ＶＩＮ＞Ｖ、でトランジスタＴ＋がオフ、且つａ＜’Ｊ
３でトランジスタＴ３がオフであるから出力ｖｏｕＴは
フローティング状態になる。従って、全期間ｔ１〜ｔ３
を通してトランジスタＴ＋〜Ｔ４が同時にオンすること
はないので、トランジェント期間ｔ２といえども第１図
のＩｔＯような電源、グランド間を流れる直流的な電流
は生じない。
ＶＩＮ＞Ｖ、でトランジスタＴ＋がオフ、且つａ＜’Ｊ
３でトランジスタＴ３がオフであるから出力ｖｏｕＴは
フローティング状態になる。従って、全期間ｔ１〜ｔ３
を通してトランジスタＴ＋〜Ｔ４が同時にオンすること
はないので、トランジェント期間ｔ２といえども第１図
のＩｔＯような電源、グランド間を流れる直流的な電流
は生じない。
遅延回路ＤＬＹを２段のＣＭＯＳインバータＩＮＶｉ、
ＩＮＶ２で構成する場合、その回路形式は第１図と同様
になる。このため、これらのインバータＩＮＶ１．ＴＮ
Ｖ２には各々トランジエン］・電流（１ｔ′ とする）
が流れる。従って、これらのトランジェント電流の和２
Ｉｔ′が、第１図のトランジェント電流Ｉｔより小さい
場合に本発明の構成は有効となる。遅延用のインバータ
ＩＮＶ１．ＩＮＶ２の出力インピダンスは高くてもよい
ので、トランジェント電流Ｉｔ′は小さくできる。これ
に対し発振回路等に利用する際はトランジスタＴ Ｉ−
Ｔ ａのオン抵抗を小さくして負荷電流（第１図のＩｃ
）を大とするので、上記の条件に見合う。尚、遅延回路
ＤＬＹを受動素子で構成すればトランジェント電流は全
く流れない。
ＩＮＶ２で構成する場合、その回路形式は第１図と同様
になる。このため、これらのインバータＩＮＶ１．ＴＮ
Ｖ２には各々トランジエン］・電流（１ｔ′ とする）
が流れる。従って、これらのトランジェント電流の和２
Ｉｔ′が、第１図のトランジェント電流Ｉｔより小さい
場合に本発明の構成は有効となる。遅延用のインバータ
ＩＮＶ１．ＩＮＶ２の出力インピダンスは高くてもよい
ので、トランジェント電流Ｉｔ′は小さくできる。これ
に対し発振回路等に利用する際はトランジスタＴ Ｉ−
Ｔ ａのオン抵抗を小さくして負荷電流（第１図のＩｃ
）を大とするので、上記の条件に見合う。尚、遅延回路
ＤＬＹを受動素子で構成すればトランジェント電流は全
く流れない。
第５図は本発明のＣＭＯＳインバータを適用した発振回
路の一例で、１は外付けの水晶振動子、２．３はＩｃの
端子ピン、４は第３図の構成のＣＭＯＳインハーク、５
ば起動用の高抵抗である。
路の一例で、１は外付けの水晶振動子、２．３はＩｃの
端子ピン、４は第３図の構成のＣＭＯＳインハーク、５
ば起動用の高抵抗である。
この回路はインバータ４についてみると入力がＨのとき
出力ば■７、このＬ出力が帰還されて入力となるので矛
盾している。入力がＬのときも同様で出力はＨｌこれが
帰還されて入力となるのでやはり矛盾している。この矛
盾が発振条件となる。発振周波数は水晶振動子１により
規制されて一定となる。水晶振動子を備えるこの発振回
路の出力波形は正弦波に近くこのためインバータとして
第１図の回路を用いるとトランジスタ’ｒｐ、’ｒＮが
共にオンになって電流ｒｔが流れる期間ｔが大になり（
矩形波出力ならｔ＃Ｏ）、消費電流増加が無視できない
。
出力ば■７、このＬ出力が帰還されて入力となるので矛
盾している。入力がＬのときも同様で出力はＨｌこれが
帰還されて入力となるのでやはり矛盾している。この矛
盾が発振条件となる。発振周波数は水晶振動子１により
規制されて一定となる。水晶振動子を備えるこの発振回
路の出力波形は正弦波に近くこのためインバータとして
第１図の回路を用いるとトランジスタ’ｒｐ、’ｒＮが
共にオンになって電流ｒｔが流れる期間ｔが大になり（
矩形波出力ならｔ＃Ｏ）、消費電流増加が無視できない
。
期間ｔを減少させる又は零にするにはスレッショルド電
圧Ｖｐ、ＶＮを調整することも考えられる。例えばｖＮ
、ｖｐを逆にして第１図のｖＮの位置にＶｐを、Ｖｐの
位置にｖＮを持ってくるとｔはいわば負になりこの期間
の間は両トランジスタがオフになるが、この種のインバ
ータ又は発振回路は集積回路に組込まれ、他のトランジ
スタと共に作られるので、このようにスレッショルド電
圧を変えると他の１−ランジスタのマージンが小になっ
て動作が不安定になり、また製造上の困難も伴なう。こ
の点本発明のようにＶｐ、ｖＮには手を加えず、回路的
にＴｐ、ＴＰＩの同時オンを回避することは有効である
。なお第５図の発振回路は集積回路のクロック源などと
して用いられる。
圧Ｖｐ、ＶＮを調整することも考えられる。例えばｖＮ
、ｖｐを逆にして第１図のｖＮの位置にＶｐを、Ｖｐの
位置にｖＮを持ってくるとｔはいわば負になりこの期間
の間は両トランジスタがオフになるが、この種のインバ
ータ又は発振回路は集積回路に組込まれ、他のトランジ
スタと共に作られるので、このようにスレッショルド電
圧を変えると他の１−ランジスタのマージンが小になっ
て動作が不安定になり、また製造上の困難も伴なう。こ
の点本発明のようにＶｐ、ｖＮには手を加えず、回路的
にＴｐ、ＴＰＩの同時オンを回避することは有効である
。なお第５図の発振回路は集積回路のクロック源などと
して用いられる。
発明の効果
以上述べたように本発明によれば、ＣＭＯＳインバータ
のトランジェント電流Ｉｔを低減できるので、一層の低
消費電流化が図れる。
のトランジェント電流Ｉｔを低減できるので、一層の低
消費電流化が図れる。
第１図は従来のＣＭＯＳインバータの回路図、第２図は
その動作特性図、第３図は本発明の一実施例を示す回路
図、第４図はその動作特性図、第５図は本発明の応用例
を示す発振回路の構成図である。 図中、Ｔ１．Ｔ２はＰチャネルＭｏｓトランジスタ、Ｔ
３．Ｔ４ばＮチャネルＭＯ３Ｉ−ランジスタ、ＤＬＹは
遅延回路である。
その動作特性図、第３図は本発明の一実施例を示す回路
図、第４図はその動作特性図、第５図は本発明の応用例
を示す発振回路の構成図である。 図中、Ｔ１．Ｔ２はＰチャネルＭｏｓトランジスタ、Ｔ
３．Ｔ４ばＮチャネルＭＯ３Ｉ−ランジスタ、ＤＬＹは
遅延回路である。
Claims (1)
- ２個のＰチャネルＭＯＳトランジスタと２個のＮチャネ
ルＭＯＳ）ランジスタを直列に接続すると共に中央のＰ
チャネルＭＯ３）ランジスタとＮチャネルＭＯＳ）ラン
ジスタの接続点を出力端子とし、さらに入力を遅延させ
る遅延回路を設けて一方のＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳ）ランジスタの組を該遅延回路の
出力で駆動し、且つ他方のＰチャネルＭＯ３）ランジス
タとＮチャネルＭＯＳ）ランジスタの組を前記入力で直
接駆動するようにしてなることを特徴とするＣＭＯＳイ
ンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049592A JPS59175218A (ja) | 1983-03-24 | 1983-03-24 | Ｃｍｏｓインバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049592A JPS59175218A (ja) | 1983-03-24 | 1983-03-24 | Ｃｍｏｓインバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175218A true JPS59175218A (ja) | 1984-10-04 |
| JPH0254698B2 JPH0254698B2 (ja) | 1990-11-22 |
Family
ID=12835501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049592A Granted JPS59175218A (ja) | 1983-03-24 | 1983-03-24 | Ｃｍｏｓインバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175218A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141020A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | Ｃｍｏｓ論理回路 |
| JPS6196823A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 出力回路 |
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
| JPS6310913A (ja) * | 1986-07-02 | 1988-01-18 | Toshiba Corp | 雑音除去回路 |
| EP0310232A2 (en) * | 1987-09-30 | 1989-04-05 | Kabushiki Kaisha Toshiba | Complementary signal output circuit |
| JPH0257012A (ja) * | 1988-08-23 | 1990-02-26 | Mitsubishi Electric Corp | 同期型ドライバ回路 |
| WO2007090261A1 (en) | 2006-02-06 | 2007-08-16 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103489A (ja) * | 1990-08-22 | 1992-04-06 | Kunihiro Hayashida | ウオータホールカバー |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1983
- 1983-03-24 JP JP58049592A patent/JPS59175218A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141020A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | Ｃｍｏｓ論理回路 |
| JPS6196823A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 出力回路 |
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
| JPS6310913A (ja) * | 1986-07-02 | 1988-01-18 | Toshiba Corp | 雑音除去回路 |
| EP0310232A2 (en) * | 1987-09-30 | 1989-04-05 | Kabushiki Kaisha Toshiba | Complementary signal output circuit |
| JP2569750B2 (ja) * | 1988-08-23 | 1997-01-08 | 三菱電機株式会社 | 同期型ドライバ回路 |
| JPH0257012A (ja) * | 1988-08-23 | 1990-02-26 | Mitsubishi Electric Corp | 同期型ドライバ回路 |
| WO2007090261A1 (en) | 2006-02-06 | 2007-08-16 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| EP1982413A1 (en) * | 2006-02-06 | 2008-10-22 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| JP2009526423A (ja) * | 2006-02-06 | 2009-07-16 | モサイド・テクノロジーズ・インコーポレーテッド | 電圧レベルシフト回路 |
| EP1982413A4 (en) * | 2006-02-06 | 2010-05-26 | Mosaid Technologies Inc | VOLTAGE LEVEL CONVERTER CIRCUIT |
| TWI426525B (zh) * | 2006-02-06 | 2014-02-11 | Mosaid Technologies Inc | 電壓位準偏移器電路 |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254698B2 (ja) | 1990-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4891609A (en) | Ring oscillator | |
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| JPH06153493A (ja) | チャージポンプ回路 | |
| US5545941A (en) | Crystal oscillator circuit | |
| JPH10173511A (ja) | 電圧レベルシフチング回路 | |
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| JPH01161906A (ja) | 発振回路 | |
| US4063114A (en) | Dynamic divider circuit | |
| US7525394B2 (en) | Ultra low power CMOS oscillator for low frequency clock generation | |
| JPH0258806B2 (ja) | ||
| JPS59178014A (ja) | 発振回路 | |
| JPH04152711A (ja) | 電圧制御発振回路 | |
| JPS63260316A (ja) | 発振回路 | |
| JP3242441B2 (ja) | チャージポンプ回路 | |
| JPS6049365B2 (ja) | 低消費電力水晶発振回路 | |
| JPH05268002A (ja) | 電圧制御発振器 | |
| KR100236963B1 (ko) | 캐패시터를 사용한 씨모스 클럭 버퍼회로 | |
| JPH0697732A (ja) | 発振回路 | |
| JPS5812763B2 (ja) | ハツシンカイロ | |
| JPH0818339A (ja) | 水晶発振回路 | |
| JPH0353705A (ja) | 半導体集積回路 | |
| JPH06120732A (ja) | 発振回路 | |
| JP2885670B2 (ja) | Ｃｒ発振回路 | |
| JP3156323B2 (ja) | 発振回路 | |
| JPH019269Y2 (ja) |