JPS60141020A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPS60141020A JPS60141020A JP58247017A JP24701783A JPS60141020A JP S60141020 A JPS60141020 A JP S60141020A JP 58247017 A JP58247017 A JP 58247017A JP 24701783 A JP24701783 A JP 24701783A JP S60141020 A JPS60141020 A JP S60141020A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- trs
- transistor
- source
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発明はＣＭＯ８論理回路に関する。
（従来技術）
近年、ｃＭｏｓ構造の集積回路は、低消費電力、広ノイ
ズ・マージン、広電源電圧動作範囲等の有利な特徴を有
しているため、様々な分野で多用されている。
ズ・マージン、広電源電圧動作範囲等の有利な特徴を有
しているため、様々な分野で多用されている。
４１図は従来のＣＭＯ８論理回路の一例の回路図である
。
。
この回路は通常のインバータ回路であって、１は一万の
電源端子、２はＰチャンネルＭＯ８（以下ＰＭＯ８と肥
すクトランジメタ、３はＮｆキャンル（以下ＮＭＯ８と
記す）トランジスタ、４は他方の電源端子（接地端子）
、ＩＮは入力端子、ＯＵＴは出方端子である。
電源端子、２はＰチャンネルＭＯ８（以下ＰＭＯ８と肥
すクトランジメタ、３はＮｆキャンル（以下ＮＭＯ８と
記す）トランジスタ、４は他方の電源端子（接地端子）
、ＩＮは入力端子、ＯＵＴは出方端子である。
このインバータ回路では５反転動作をするために必要な
出力の容量を充放電する電流だけでなく、入力端子ｌＮ
ＩＣ入力する入力信号が高レベル（以下”Ｈ”と記す）
から化レベル（以下“Ｌ＃＆ｍｌす）に（以下′Ｈ”→
“Ｌ″と記す）、または”Ｌ”→＠Ｈ＃に遷移するとき
、ＰＭＯ８トランジスタｚ とＲＭＯ８トランジスタ３
が同時Ｖこオン状態にな９１その結果、反転動作に寄与
しない無駄な貫通電流が流れる。
出力の容量を充放電する電流だけでなく、入力端子ｌＮ
ＩＣ入力する入力信号が高レベル（以下”Ｈ”と記す）
から化レベル（以下“Ｌ＃＆ｍｌす）に（以下′Ｈ”→
“Ｌ″と記す）、または”Ｌ”→＠Ｈ＃に遷移するとき
、ＰＭＯ８トランジスタｚ とＲＭＯ８トランジスタ３
が同時Ｖこオン状態にな９１その結果、反転動作に寄与
しない無駄な貫通電流が流れる。
第２図は第１図に示す回路の動作時の信号の波形図で必
る。
る。
第２図しこおいて、１Ｎｍ ２ｍ ３１ ＩＤＤはそれ
ぞれ入力端子ＩＮＫ入力される入力信号電圧波形。
ぞれ入力端子ＩＮＫ入力される入力信号電圧波形。
２ｕＰＭＯ８トランジスタのオンまたはオフ状態、３は
ＮＭＯＳトランジスタ３のオンまたはオフの状態ｂＩＤ
Ｄは電源電流波形を示す。電源電流ＩＤＤのピークが前
述の無駄な貫通電流である。
ＮＭＯＳトランジスタ３のオンまたはオフの状態ｂＩＤ
Ｄは電源電流波形を示す。電源電流ＩＤＤのピークが前
述の無駄な貫通電流である。
このように、従来のＣＭＯ８論理回路では無駄な貫通電
流が流１するため消費電力が大きくなるという欠点があ
っ１ζ。
流が流１するため消費電力が大きくなるという欠点があ
っ１ζ。
（元朋の目的）
不発明の目的は、上記欠点を除去し、無駄な貫通電流が
流れるのｔ防ぎ、消費亀カの囲域を図ったＣＭＯ８論理
回路で提供することＩｃある。
流れるのｔ防ぎ、消費亀カの囲域を図ったＣＭＯ８論理
回路で提供することＩｃある。
（発明の構成）
本発明のＣＭＯ８論理回路は、ゲートが入力端子に接続
しドレインが出力端子に接続するＰチャンネルＭＯＳト
ランジスタと、ゲートが前記入力端子に接続しドレイ／
が前記出力端子に接続するＮチャンネルＭＯ８）ランジ
メタと、ソースが電源の一万の端子に接続しドレイｙが
前記Ｐ ｆ−ｒンネルＭＯ８）ランジメタのソースに接
続しゲートが抵抗をヅｒして前記ＰチャンネルＭＯ８Ｉ
−ランジスタのゲートに接続する付加のＰチャンネルＭ
ＯＳトランジスタと、ソースが前記電源の他方の電源端
子に接続しドレイ／が前記ＮチャンネルＭＯＳトランジ
スタのソースに接続しゲートが抵抗を介して前記Ｎチャ
ンネルＭＯ８トランジスタのゲートに接続する付加のＮ
チャンネルＭＯ８）、７ンジスタとを含んで構成される
。
しドレインが出力端子に接続するＰチャンネルＭＯＳト
ランジスタと、ゲートが前記入力端子に接続しドレイ／
が前記出力端子に接続するＮチャンネルＭＯ８）ランジ
メタと、ソースが電源の一万の端子に接続しドレイｙが
前記Ｐ ｆ−ｒンネルＭＯ８）ランジメタのソースに接
続しゲートが抵抗をヅｒして前記ＰチャンネルＭＯ８Ｉ
−ランジスタのゲートに接続する付加のＰチャンネルＭ
ＯＳトランジスタと、ソースが前記電源の他方の電源端
子に接続しドレイ／が前記ＮチャンネルＭＯＳトランジ
スタのソースに接続しゲートが抵抗を介して前記Ｎチャ
ンネルＭＯ８トランジスタのゲートに接続する付加のＮ
チャンネルＭＯ８）、７ンジスタとを含んで構成される
。
（実施例〉
次ＶＣ，不発明の実施例について図面を用いて説明する
。
。
第３図ｔま本発明の一実施例の回路図である。
この実施例は、ゲートが入力端子ＩＮに接続しドレイン
が出力端子ＯＵＴに接続するＰＭＯＳトランジスタ２と
、ゲートが入力端子ＩＮに接続しドレインが出力端子Ｏ
Ｕ Ｔに接続するＮＭＯＳトランジスタ２と、ソースが
電源の一万の端子ｌに接続しドレインがＰＭＯＳトラン
ジスタ２のソースに接続しゲートが抵抗几１を介し゛［
ＰＭＯＳトランジスタ２のゲートに接続する付加のＰＭ
ＯＳトランジスタ５と、ソースが′電源の他方の電源端
子４に接続しドレインがＮＭＯ８）ランラスタ３０ンー
スに接続しゲートが抵抗Ｒ２τ介してＮＭＯＳトランジ
スタ３のゲートに接続する付加のＮＭＯＳトランジスタ
６とを含んで構成される。伺、Ｃ１〜Ｃ４はそ才りぞれ
のＭＯＳ）ランジメタｉ、２，５゜６に副次的ＩＣ発生
するゲート容量でめる。
が出力端子ＯＵＴに接続するＰＭＯＳトランジスタ２と
、ゲートが入力端子ＩＮに接続しドレインが出力端子Ｏ
Ｕ Ｔに接続するＮＭＯＳトランジスタ２と、ソースが
電源の一万の端子ｌに接続しドレインがＰＭＯＳトラン
ジスタ２のソースに接続しゲートが抵抗几１を介し゛［
ＰＭＯＳトランジスタ２のゲートに接続する付加のＰＭ
ＯＳトランジスタ５と、ソースが′電源の他方の電源端
子４に接続しドレインがＮＭＯ８）ランラスタ３０ンー
スに接続しゲートが抵抗Ｒ２τ介してＮＭＯＳトランジ
スタ３のゲートに接続する付加のＮＭＯＳトランジスタ
６とを含んで構成される。伺、Ｃ１〜Ｃ４はそ才りぞれ
のＭＯＳ）ランジメタｉ、２，５゜６に副次的ＩＣ発生
するゲート容量でめる。
仄に、この実施例の回路の動作について説明する。
第４図は第３図に示す実施例の動作時の信号の波形図で
ある。
ある。
第４図ｉｃ、ｓ”イテ、 ２＋５はＰＭ０８ト２７ジス
タ２と５とを合わせたときのオンまｆｃはオフの状態を
、３十６はＮＭＯ８）ランジメタ３と６とを付ゎせたと
きのオンまたはオフの状態を示す。
タ２と５とを合わせたときのオンまｆｃはオフの状態を
、３十６はＮＭＯ８）ランジメタ３と６とを付ゎせたと
きのオンまたはオフの状態を示す。
この実施例の回路において％ＰＭＯ８１−ランジメタ２
とＮＭＯＢトランジス／２とはゲートが入力端子ＩＮと
直接４こ接続されているので、そのオンまたはオフの動
作は、第４図の２と３ｉＣ示すように２入力端子ＩＮ＆
Ｃ人カされる入力信号とほぼ同時に行われる。
とＮＭＯＢトランジス／２とはゲートが入力端子ＩＮと
直接４こ接続されているので、そのオンまたはオフの動
作は、第４図の２と３ｉＣ示すように２入力端子ＩＮ＆
Ｃ人カされる入力信号とほぼ同時に行われる。
しかし、ＰＭＯ８）ランジメタ５のゲートは抵抗Ｒｔ會
介して入力端子ｌＮＩＣ接続さｇているため、入力信号
はｌ”ＭＯ８トランジスタ５のゲート容置Ｃｚと抵抗Ｒ
，の時定数で決まる遅れ金持って。
介して入力端子ｌＮＩＣ接続さｇているため、入力信号
はｌ”ＭＯ８トランジスタ５のゲート容置Ｃｚと抵抗Ｒ
，の時定数で決まる遅れ金持って。
ＰＭＯＳトランジスタ５のゲートに伝わり、そのオンま
たはオフの動作も第４図の５に示すように遅れる。また
ＮＭＯ８）ランジスタロも同様にＮＭＯＳトランジスタ
６のゲート各１ｊｋＣ４と抵抗几２の時定数で決まる遅
れを持って第４図の６Ｖｃ示すように、オンまたはオフ
の動作をする。そしてＰ＋ＪＯ８トランジスタ５と２は
直列に接続されているので、第４図の２＋５に示すよう
に、両方がオン状態の時のみ醒源醒位を出力端子ＯＵＴ
に出力する。また、Ｎ１ＪＵＳ）ランジメタ３と６も同
様に第４図の３＋６で示す工うに両方がオン状態の時の
み接地電位を出力端子０ＬＩＴＫ出力する。
たはオフの動作も第４図の５に示すように遅れる。また
ＮＭＯ８）ランジスタロも同様にＮＭＯＳトランジスタ
６のゲート各１ｊｋＣ４と抵抗几２の時定数で決まる遅
れを持って第４図の６Ｖｃ示すように、オンまたはオフ
の動作をする。そしてＰ＋ＪＯ８トランジスタ５と２は
直列に接続されているので、第４図の２＋５に示すよう
に、両方がオン状態の時のみ醒源醒位を出力端子ＯＵＴ
に出力する。また、Ｎ１ＪＵＳ）ランジメタ３と６も同
様に第４図の３＋６で示す工うに両方がオン状態の時の
み接地電位を出力端子０ＬＩＴＫ出力する。
これより抵抗几１とＲ２を４切な大きさにすれば、十分
な遅れが得られ、ＰＭＯＳトランジスタ２十５とＩ’Ｊ
ＭＵＳ）ランジメタ３＋６は同時にオン状態になる事は
なくなり、貝通心流も流れなくなる。
な遅れが得られ、ＰＭＯＳトランジスタ２十５とＩ’Ｊ
ＭＵＳ）ランジメタ３＋６は同時にオン状態になる事は
なくなり、貝通心流も流れなくなる。
（発明の効果）
以上詳細に説明したように、本発明は、付加のＰ及びＮ
チャンネルＭＯ’８ｉランジスタと抵抗とケ接続するこ
とによりＰチャンネルＭＯ８）？ンジメタとＮチャンネ
ルＭＯＳトランジスタのオン−オフ切換え時の過渡゛電
流の流れている時間の息な９ヶ避けるようにして貫通電
流が流７’Ｌる合無くしｌこので、吐消費電力のＣＭＯ
ｆ９＠理回路が得られるという効果を有する。
チャンネルＭＯ’８ｉランジスタと抵抗とケ接続するこ
とによりＰチャンネルＭＯ８）？ンジメタとＮチャンネ
ルＭＯＳトランジスタのオン−オフ切換え時の過渡゛電
流の流れている時間の息な９ヶ避けるようにして貫通電
流が流７’Ｌる合無くしｌこので、吐消費電力のＣＭＯ
ｆ９＠理回路が得られるという効果を有する。
Ｍ１図は従来のＣＭ ０８ ＠理回路の一例の回路図、
第２図は第１図に示す回路の動作時の１ぎ号の波形図、
第３図は本発明の一実施例の回路図、第４図は第３図の
実施例の動作時の信号の波形図である。 ｌ・・・・・・電諒端子、２・・・・・・ＰＭＯＳトラ
ンジスタ、３・・・・、−ＮＭＯ８）ランジメタ、４・
・・・・・４源端子（接地端子）、５・・・・・・ＰＭ
ＯＳトランジスタ、６・・・・・・ＮＭＯ８）ランジメ
タ、Ｃ１〜Ｃ４・・・・・・ゲート容量。 ■ＤＤＬ・・・・・電源電流、ＩＮ・・−・・・入力端
子、ＯＵＴ・・・・・・出力端子、几１．Ｒ２・・・・
・・抵抗。
第２図は第１図に示す回路の動作時の１ぎ号の波形図、
第３図は本発明の一実施例の回路図、第４図は第３図の
実施例の動作時の信号の波形図である。 ｌ・・・・・・電諒端子、２・・・・・・ＰＭＯＳトラ
ンジスタ、３・・・・、−ＮＭＯ８）ランジメタ、４・
・・・・・４源端子（接地端子）、５・・・・・・ＰＭ
ＯＳトランジスタ、６・・・・・・ＮＭＯ８）ランジメ
タ、Ｃ１〜Ｃ４・・・・・・ゲート容量。 ■ＤＤＬ・・・・・電源電流、ＩＮ・・−・・・入力端
子、ＯＵＴ・・・・・・出力端子、几１．Ｒ２・・・・
・・抵抗。
Claims (1)
- 【特許請求の範囲】 ゲートが入力端子に接続しドレインが出力端子に接続す
るＰチャンネルＭＯＢ）ランジメタと。 ゲートが前記入力端子に接続しドレインが前記出力端子
に接続するＮチャンネルＭＯ８）ランジメタと、ソース
が畦源の一万の端子に接続しドレインが前記Ｐチャンネ
ルＭＯＳトランジスタのソースに接続しゲートが抵抗を
介して前記ＰチャンネルＭＯ８）ランジメタのゲートに
接続する付加のＰチャンネルＭ０．８トランジスタと、
ソースが前記電源の他方の＠源端子に接続しドレインが
前記ＮチャンネルＭＯＳトランジスタのソースに接続し
ゲートが抵抗を介して前記ＮチャンネルＭＯＳトランジ
スタのゲートに接続する付加のＮチャンネルＭＯＳトラ
ンジスタとを含むことを特徴とするＣＭＯ８論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247017A JPS60141020A (ja) | 1983-12-28 | 1983-12-28 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247017A JPS60141020A (ja) | 1983-12-28 | 1983-12-28 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60141020A true JPS60141020A (ja) | 1985-07-26 |
Family
ID=17157155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247017A Pending JPS60141020A (ja) | 1983-12-28 | 1983-12-28 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141020A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| FR2657476A1 (ja) * | 1990-01-25 | 1991-07-26 | Samsung Electronics Co Ltd | |
| EP1394945A3 (en) * | 2002-08-07 | 2004-03-10 | Nippon Telegraph and Telephone Corporation | Driver circuit |
| JP2008182559A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | インバータ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
-
1983
- 1983-12-28 JP JP58247017A patent/JPS60141020A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| FR2657476A1 (ja) * | 1990-01-25 | 1991-07-26 | Samsung Electronics Co Ltd | |
| EP1394945A3 (en) * | 2002-08-07 | 2004-03-10 | Nippon Telegraph and Telephone Corporation | Driver circuit |
| US7187227B2 (en) | 2002-08-07 | 2007-03-06 | Nippon Telegraph And Telephone Corporation | Driver circuit |
| US7511539B2 (en) | 2002-08-07 | 2009-03-31 | Nippon Telegraph And Telephone Corporation | Driver circuit |
| JP2008182559A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | インバータ回路 |
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