JPH0818339A - 水晶発振回路 - Google Patents
水晶発振回路Info
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- JPH0818339A JPH0818339A JP15005494A JP15005494A JPH0818339A JP H0818339 A JPH0818339 A JP H0818339A JP 15005494 A JP15005494 A JP 15005494A JP 15005494 A JP15005494 A JP 15005494A JP H0818339 A JPH0818339 A JP H0818339A
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- voltage
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Abstract
(57)【要約】
【目的】発振用インバータ回路の貫通電流を低減でき、
低消費電力化を図れる水晶発振回路を実現する。 【構成】水晶振動子Ｘ１が並列に接続された電圧増幅器
用ＣＭＯＳインバータ１およびその出力段に接続された
波形整形用ＣＭＯＳインバータ２に、電源電圧Ｖ CCを所
定電圧（しきい値電圧Ｖth分）だけ降圧させた電圧ＤＶ
CCを供給するダイオード接続されたＭＯＳトランジスタ
からなる降圧回路５，６を設け、さらに、降圧電圧に基
づく振幅のＤＶCC（＝ＶCC−Ｖth）の発振パルスをＶCC
レベルに論理レベル変換するレベルシフタ３を設ける。
これにより、インバータ１，２の貫通電流を低減し、低
消費電力化を図る。
低消費電力化を図れる水晶発振回路を実現する。 【構成】水晶振動子Ｘ１が並列に接続された電圧増幅器
用ＣＭＯＳインバータ１およびその出力段に接続された
波形整形用ＣＭＯＳインバータ２に、電源電圧Ｖ CCを所
定電圧（しきい値電圧Ｖth分）だけ降圧させた電圧ＤＶ
CCを供給するダイオード接続されたＭＯＳトランジスタ
からなる降圧回路５，６を設け、さらに、降圧電圧に基
づく振幅のＤＶCC（＝ＶCC−Ｖth）の発振パルスをＶCC
レベルに論理レベル変換するレベルシフタ３を設ける。
これにより、インバータ１，２の貫通電流を低減し、低
消費電力化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、水晶振動子とインバー
タを用いた水晶発振回路に関するものである。
タを用いた水晶発振回路に関するものである。
【０００２】
【従来の技術】図８は、水晶振動子とＣＭＯＳインバー
タを用いた水晶発振回路の基本的な回路構成を示す図で
ある。
タを用いた水晶発振回路の基本的な回路構成を示す図で
ある。
【０００３】この回路は、水晶振動子Ｘ１の両端と接地
との間に２つのキャパシタＣ１およびＣ２が設けられ、
また、水晶振動子Ｘ１に対して並列に電圧増幅用ＣＭＯ
Ｓインバータ１が接続されている。電圧増幅用ＣＭＯＳ
インバータ１の出力側ノードＮ２から入力側ノード１間
には、ＣＭＯＳインバータ１に対して並列に帰還抵抗素
子Ｒ１が接続され、出力ノードＮ２と水晶振動子Ｘ１お
よびキャパシタＣ２の接続点との間に安定発振動作のた
めの安定抵抗素子Ｒ２が接続されている。そして、電圧
増幅用ＣＭＯＳインバータ１の出力側ノードＮ２に波形
整形用ＣＭＯＳインバータ２の入力が接続されている。
また、帰還抵抗素子Ｒ１の抵抗値としては、安定抵抗素
子の抵抗値より大きな値が選定されている。
との間に２つのキャパシタＣ１およびＣ２が設けられ、
また、水晶振動子Ｘ１に対して並列に電圧増幅用ＣＭＯ
Ｓインバータ１が接続されている。電圧増幅用ＣＭＯＳ
インバータ１の出力側ノードＮ２から入力側ノード１間
には、ＣＭＯＳインバータ１に対して並列に帰還抵抗素
子Ｒ１が接続され、出力ノードＮ２と水晶振動子Ｘ１お
よびキャパシタＣ２の接続点との間に安定発振動作のた
めの安定抵抗素子Ｒ２が接続されている。そして、電圧
増幅用ＣＭＯＳインバータ１の出力側ノードＮ２に波形
整形用ＣＭＯＳインバータ２の入力が接続されている。
また、帰還抵抗素子Ｒ１の抵抗値としては、安定抵抗素
子の抵抗値より大きな値が選定されている。
【０００４】この水晶発振回路においては、水晶振動子
Ｘ１と２つのキャパシタＣ１，Ｃ２の共振により正弦波
が発振され、この正弦波がＣＭＯＳインバータ１で増幅
され、続いてＣＭＯＳインバータ２で波形整形されて出
力される。このように、水晶振動子とＣＭＯＳインバー
タとを用いた水晶発振回路は、周囲温度や電源電圧の変
化に対して周波数安定度の高い発振器として広く用いら
れている。
Ｘ１と２つのキャパシタＣ１，Ｃ２の共振により正弦波
が発振され、この正弦波がＣＭＯＳインバータ１で増幅
され、続いてＣＭＯＳインバータ２で波形整形されて出
力される。このように、水晶振動子とＣＭＯＳインバー
タとを用いた水晶発振回路は、周囲温度や電源電圧の変
化に対して周波数安定度の高い発振器として広く用いら
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た発振回路の発振波形、すなわちノードＮ１およびＮ２
の波形は正弦波となるために、その正弦波が入力される
電圧増幅用ＣＭＯＳインバータ１と波形整形用ＣＭＯＳ
インバータ２には、論理しきい値付近で大きな貫通電流
が流れ、低消費電力で動作させる場合に大きな問題とな
っていた。
た発振回路の発振波形、すなわちノードＮ１およびＮ２
の波形は正弦波となるために、その正弦波が入力される
電圧増幅用ＣＭＯＳインバータ１と波形整形用ＣＭＯＳ
インバータ２には、論理しきい値付近で大きな貫通電流
が流れ、低消費電力で動作させる場合に大きな問題とな
っていた。
【０００６】この貫通電流による消費電力を低減するた
めに、図９に示すように、電圧増幅用ＣＭＯＳインバー
タ１の電源と接地側に電流制限用抵抗素子Ｒ３，Ｒ４を
それぞれ挿入する方法も用いられているが、バッテリー
駆動等での動作を考える場合には、より低消費電力の水
晶発振回路が求められていることから、好適な方法とは
いえない。
めに、図９に示すように、電圧増幅用ＣＭＯＳインバー
タ１の電源と接地側に電流制限用抵抗素子Ｒ３，Ｒ４を
それぞれ挿入する方法も用いられているが、バッテリー
駆動等での動作を考える場合には、より低消費電力の水
晶発振回路が求められていることから、好適な方法とは
いえない。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、貫通電流を低減でき、低消費電
力化を図れる水晶発振回路を提供することにある。
のであり、その目的は、貫通電流を低減でき、低消費電
力化を図れる水晶発振回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の水晶発振回路は、水晶振動子と、第１の電
源電位をあらかじめ設定した電圧だけ降下させる降圧回
路と、入力端および出力端に対し上記水晶振動子が並列
に接続され、入力端に現れたレベルに応じて、出力端を
上記降圧回路の出力または上記降圧回路により降圧され
た第１の電源電位より低い第２の電源電位に接続する少
なくとも２つのトランジスタからなるインバータ回路と
を有する。また、上記降圧回路は、抵抗素子ではなく、
ダイオード接続されたＭＯＳトランジスタから構成され
る。
め、本発明の水晶発振回路は、水晶振動子と、第１の電
源電位をあらかじめ設定した電圧だけ降下させる降圧回
路と、入力端および出力端に対し上記水晶振動子が並列
に接続され、入力端に現れたレベルに応じて、出力端を
上記降圧回路の出力または上記降圧回路により降圧され
た第１の電源電位より低い第２の電源電位に接続する少
なくとも２つのトランジスタからなるインバータ回路と
を有する。また、上記降圧回路は、抵抗素子ではなく、
ダイオード接続されたＭＯＳトランジスタから構成され
る。
【０００９】また、本発明の水晶発振回路は、上記イン
バータ回路から出力された降圧電圧に基づく振幅の発振
パルスを第１の電源電位レベルに論理レベル変換するレ
ベルシフタを有する。
バータ回路から出力された降圧電圧に基づく振幅の発振
パルスを第１の電源電位レベルに論理レベル変換するレ
ベルシフタを有する。
【００１０】また、本発明の水晶発振回路のレベルシフ
タは、第１の電源電位をあらかじめ設定した電圧だけ降
下させる降圧回路と、入力端が上記インバータ回路に接
続され、出力端を入力レベルに応じて上記降圧回路の出
力または第２の電源電位に接続するインバータ回路と、
２つの電流入出力端を有し、一の電流入出力端が上記降
圧回路の出力ラインに接続され、他の電流入出力端が上
記インバータ回路の出力端に接続され、上記インバータ
回路の出力端が上記降圧回路の出力に接続されていると
きに一の電流入出力端に電流が流れるとともに、他の電
流入出力端に電流が流れ、当該インバータ回路の出力端
レベルを第１の電源電位レベルに昇圧させるカレントミ
ラー回路とを有する。
タは、第１の電源電位をあらかじめ設定した電圧だけ降
下させる降圧回路と、入力端が上記インバータ回路に接
続され、出力端を入力レベルに応じて上記降圧回路の出
力または第２の電源電位に接続するインバータ回路と、
２つの電流入出力端を有し、一の電流入出力端が上記降
圧回路の出力ラインに接続され、他の電流入出力端が上
記インバータ回路の出力端に接続され、上記インバータ
回路の出力端が上記降圧回路の出力に接続されていると
きに一の電流入出力端に電流が流れるとともに、他の電
流入出力端に電流が流れ、当該インバータ回路の出力端
レベルを第１の電源電位レベルに昇圧させるカレントミ
ラー回路とを有する。
【００１１】
【作用】本発明の水晶発振回路によれば、第１の電源電
位（たとえば３．３Ｖ）を降圧させた低い電圧（たとえ
ば２．０Ｖ）で発振動作が行われる。その結果、発振さ
れた正弦波によるインバータ回路の貫通電流が低減され
る。
位（たとえば３．３Ｖ）を降圧させた低い電圧（たとえ
ば２．０Ｖ）で発振動作が行われる。その結果、発振さ
れた正弦波によるインバータ回路の貫通電流が低減され
る。
【００１２】また、インバータ回路から出力された降圧
電圧に基づく振幅の発振パルスは、レベルシフタにより
第１の電源電位レベルに論理レベル変換されて出力され
る。具体的には、たとえばインバータ回路の出力がロー
レベル（第２の電源電位レベル）でレベルシフタのイン
バータ回路に入力されると、レベルシフタのインバータ
回路の出力端は降圧回路の出力に接続され、出力端は降
圧された電源電位レベルに充電される。このとき、カレ
ントミラー回路には電流が流れ、出力端は第１の電源電
位レベルに昇圧される。これに対して、たとえばインバ
ータ回路の出力がハイレベル（降圧された電源電位レベ
ル）でレベルシフタのインバータ回路に入力されると、
レベルシフタのインバータ回路の出力端は第２の電源電
位に接続され、出力端は第２の電源電位レベルに引き込
まれる。このとき、カレントミラー回路には電流が流れ
ないことから、、出力端は第２の電源電位レベルに安定
に保持される。
電圧に基づく振幅の発振パルスは、レベルシフタにより
第１の電源電位レベルに論理レベル変換されて出力され
る。具体的には、たとえばインバータ回路の出力がロー
レベル（第２の電源電位レベル）でレベルシフタのイン
バータ回路に入力されると、レベルシフタのインバータ
回路の出力端は降圧回路の出力に接続され、出力端は降
圧された電源電位レベルに充電される。このとき、カレ
ントミラー回路には電流が流れ、出力端は第１の電源電
位レベルに昇圧される。これに対して、たとえばインバ
ータ回路の出力がハイレベル（降圧された電源電位レベ
ル）でレベルシフタのインバータ回路に入力されると、
レベルシフタのインバータ回路の出力端は第２の電源電
位に接続され、出力端は第２の電源電位レベルに引き込
まれる。このとき、カレントミラー回路には電流が流れ
ないことから、、出力端は第２の電源電位レベルに安定
に保持される。
【００１３】
【実施例】図１は、本発明に係る水晶発振回路の第１の
実施例を示す回路図であって、従来例を示す図８と同一
構成部分は同一符号をもって表す。すなわち、ＶCCは電
源電圧、Ｘ１は水晶振動子、Ｃ１，Ｃ２はキャパシタ、
Ｒ１は帰還抵抗素子、Ｒ２は安定抵抗素子、１は電圧増
幅用ＣＭＯＳインバータ、２は波形整形用ＣＭＯＳイン
バータ、３はレベルシフタ、４は出力用ＣＭＯＳインバ
ータ、５，６は降圧回路をそれぞれ示している。
実施例を示す回路図であって、従来例を示す図８と同一
構成部分は同一符号をもって表す。すなわち、ＶCCは電
源電圧、Ｘ１は水晶振動子、Ｃ１，Ｃ２はキャパシタ、
Ｒ１は帰還抵抗素子、Ｒ２は安定抵抗素子、１は電圧増
幅用ＣＭＯＳインバータ、２は波形整形用ＣＭＯＳイン
バータ、３はレベルシフタ、４は出力用ＣＭＯＳインバ
ータ、５，６は降圧回路をそれぞれ示している。
【００１４】電圧増幅用ＣＭＯＳインバータ１は、ＰＭ
ＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２
のドレイン同士、並びにゲート同士が接続され、ＰＭＯ
Ｓトランジスタ１１のソースが降圧回路５の出力に接続
され、ＮＭＯＳトランジスタ１２のソースが接地されて
構成されている。ＰＭＯＳトランジスタ１１およびＮＭ
ＯＳトランジスタ１２のゲート同士の接続点によりノー
ドＮ１が構成され、ドレイン同士の接続点によりノード
Ｎ２が構成されている。ノードＮ１は帰還抵抗素子Ｒ１
の一端、水晶振動子Ｘ１の一端、およびキャパシタＣ１
の一方の電極にそれぞれ接続されている。ノードＮ２は
帰還抵抗素子Ｒ１の他端および安定抵抗素子Ｒ２の一端
にそれぞれ接続され、安定抵抗素子Ｒ２の他端が水晶振
動子Ｘ１の他端およびキャパシタＣ２の一方の電極にそ
れぞれ接続されている。そして、キャパシタＣ１および
Ｃ２の他方の電極は接地されている。電圧増幅用ＣＭＯ
Ｓインバータ１は、このように接続された水晶振動子Ｘ
１と２つのキャパシタＣ１、Ｃ２の共振により発振され
た正弦波に対する増幅およびレベル反転作用を行う。
ＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２
のドレイン同士、並びにゲート同士が接続され、ＰＭＯ
Ｓトランジスタ１１のソースが降圧回路５の出力に接続
され、ＮＭＯＳトランジスタ１２のソースが接地されて
構成されている。ＰＭＯＳトランジスタ１１およびＮＭ
ＯＳトランジスタ１２のゲート同士の接続点によりノー
ドＮ１が構成され、ドレイン同士の接続点によりノード
Ｎ２が構成されている。ノードＮ１は帰還抵抗素子Ｒ１
の一端、水晶振動子Ｘ１の一端、およびキャパシタＣ１
の一方の電極にそれぞれ接続されている。ノードＮ２は
帰還抵抗素子Ｒ１の他端および安定抵抗素子Ｒ２の一端
にそれぞれ接続され、安定抵抗素子Ｒ２の他端が水晶振
動子Ｘ１の他端およびキャパシタＣ２の一方の電極にそ
れぞれ接続されている。そして、キャパシタＣ１および
Ｃ２の他方の電極は接地されている。電圧増幅用ＣＭＯ
Ｓインバータ１は、このように接続された水晶振動子Ｘ
１と２つのキャパシタＣ１、Ｃ２の共振により発振され
た正弦波に対する増幅およびレベル反転作用を行う。
【００１５】波形整形用ＣＭＯＳインバータ１は、ＰＭ
ＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２
のドレイン同士、並びにゲート同士が接続され、ＰＭＯ
Ｓトランジスタ２１のソースが降圧回路６の出力に接続
され、ＮＭＯＳトランジスタ２２のソースが接地されて
構成されている。さらに、入力となるＰＭＯＳトランジ
スタ２１およびＮＭＯＳトランジスタ２２のゲート同士
の接続点がノードＮ２に接続され、ドレイン同士の接続
点によりノードＮ３が構成され、ノードＮ３はレベルシ
フタ３の入力に接続されている。この波形整形用ＣＭＯ
Ｓインバータ２は、電圧増幅用ＣＭＯＳインバータ１の
出力信号に対する増幅および波形整形作用を行う。
ＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２
のドレイン同士、並びにゲート同士が接続され、ＰＭＯ
Ｓトランジスタ２１のソースが降圧回路６の出力に接続
され、ＮＭＯＳトランジスタ２２のソースが接地されて
構成されている。さらに、入力となるＰＭＯＳトランジ
スタ２１およびＮＭＯＳトランジスタ２２のゲート同士
の接続点がノードＮ２に接続され、ドレイン同士の接続
点によりノードＮ３が構成され、ノードＮ３はレベルシ
フタ３の入力に接続されている。この波形整形用ＣＭＯ
Ｓインバータ２は、電圧増幅用ＣＭＯＳインバータ１の
出力信号に対する増幅および波形整形作用を行う。
【００１６】レベルシフタ３は、カレントミラー回路３
１、ＣＭＯＳインバータ３２、降圧回路３３、およびト
ランスミッションゲート３４により構成されている。カ
レントミラー回路３１は、ＰＭＯＳトランジスタ３１
１，３１２からなり、両トランジスタ３１１，３１２の
ソースが電源電圧ＶCCの供給ラインに接続され、ＰＭＯ
Ｓトランジスタ３１１のドレインがＰＭＯＳトランジス
タ３１１および３１２の各ゲートに接続されて構成され
ている。また、ＰＭＯＳトランジスタ３１１のドレイン
は降圧回路３３を構成するＮＭＯＳトランジスタ３３１
のドレインに接続されている。
１、ＣＭＯＳインバータ３２、降圧回路３３、およびト
ランスミッションゲート３４により構成されている。カ
レントミラー回路３１は、ＰＭＯＳトランジスタ３１
１，３１２からなり、両トランジスタ３１１，３１２の
ソースが電源電圧ＶCCの供給ラインに接続され、ＰＭＯ
Ｓトランジスタ３１１のドレインがＰＭＯＳトランジス
タ３１１および３１２の各ゲートに接続されて構成され
ている。また、ＰＭＯＳトランジスタ３１１のドレイン
は降圧回路３３を構成するＮＭＯＳトランジスタ３３１
のドレインに接続されている。
【００１７】ＣＭＯＳインバータ３２は、ＰＭＯＳトラ
ンジスタ３２１およびＮＭＯＳトランジスタ３２２のド
レイン同士、並びにゲート同士が接続され、ＰＭＯＳト
ランジスタ３２１のソースが降圧回路３３を構成するＮ
ＭＯＳトランジスタ３３１のソースに接続され、ＮＭＯ
Ｓトランジスタ３２２のソースが接地されて構成されて
いる。さらに、入力となるＰＭＯＳトランジスタ３２１
およびＮＭＯＳトランジスタ３２２のゲート同士の接続
点がノードＮ３に接続され、ドレイン同士の接続点によ
りノードＮ４が構成されている。そして、ノードＮ４と
ＰＭＯＳトランジスタ３１２のドレインとの間にトラン
スミッションゲート３４を構成するＮＭＯＳトランジス
タ３４１が接続され、ＰＭＯＳトランジスタ３１２のド
レインとトランスミッションゲート３４との接続点によ
り、本レベルシフタ３の出力ノードＮ５が構成されてい
る。また、降圧回路３３を構成するＮＭＯＳトランジス
タ３３１のゲートおよびトランスミッションゲート３４
を構成するＮＭＯＳトランジスタ３４１のゲートは電源
電圧ＶCCの供給ラインに接続されている。
ンジスタ３２１およびＮＭＯＳトランジスタ３２２のド
レイン同士、並びにゲート同士が接続され、ＰＭＯＳト
ランジスタ３２１のソースが降圧回路３３を構成するＮ
ＭＯＳトランジスタ３３１のソースに接続され、ＮＭＯ
Ｓトランジスタ３２２のソースが接地されて構成されて
いる。さらに、入力となるＰＭＯＳトランジスタ３２１
およびＮＭＯＳトランジスタ３２２のゲート同士の接続
点がノードＮ３に接続され、ドレイン同士の接続点によ
りノードＮ４が構成されている。そして、ノードＮ４と
ＰＭＯＳトランジスタ３１２のドレインとの間にトラン
スミッションゲート３４を構成するＮＭＯＳトランジス
タ３４１が接続され、ＰＭＯＳトランジスタ３１２のド
レインとトランスミッションゲート３４との接続点によ
り、本レベルシフタ３の出力ノードＮ５が構成されてい
る。また、降圧回路３３を構成するＮＭＯＳトランジス
タ３３１のゲートおよびトランスミッションゲート３４
を構成するＮＭＯＳトランジスタ３４１のゲートは電源
電圧ＶCCの供給ラインに接続されている。
【００１８】出力用ＣＭＯＳインバータ４は、ＰＭＯＳ
トランジスタ４１およびＮＭＯＳトランジスタ４２のド
レイン同士、並びにゲート同士が接続され、ＰＭＯＳト
ランジスタ４１のソースが電源電圧ＶCCの供給ラインに
接続され、ＮＭＯＳトランジスタ４２のソースが接地さ
れて構成されている。さらに、入力となるＰＭＯＳトラ
ンジスタ４１およびＮＭＯＳトランジスタ４２のゲート
同士の接続点がレベルシフタ３の出力ノードＮ５に接続
され、ドレイン同士の接続点により出力ノードＮ６が構
成されている。
トランジスタ４１およびＮＭＯＳトランジスタ４２のド
レイン同士、並びにゲート同士が接続され、ＰＭＯＳト
ランジスタ４１のソースが電源電圧ＶCCの供給ラインに
接続され、ＮＭＯＳトランジスタ４２のソースが接地さ
れて構成されている。さらに、入力となるＰＭＯＳトラ
ンジスタ４１およびＮＭＯＳトランジスタ４２のゲート
同士の接続点がレベルシフタ３の出力ノードＮ５に接続
され、ドレイン同士の接続点により出力ノードＮ６が構
成されている。
【００１９】降圧回路５は、ＮＭＯＳトランジスタ５１
からなり、ＮＭＯＳトランジスタ５１のドレインおよび
ゲートは電源電圧ＶCCの供給ラインに接続され、ソース
が電圧増幅用ＣＭＯＳインバータ１のＰＭＯＳトランジ
スタ１１のソースに接続されている。降圧回路５は、た
とえば３．３Ｖの電源電圧ＶCCからしきい値電圧Ｖth
（基板バイアス効果によるしきい値増加を含む）分、た
とえば１．３Ｖ分だけ降圧させた電圧ＤＶCC（ＶCC−Ｖ
th）、たとえば２Ｖを電圧増幅用ＣＭＯＳインバータ１
に供給する。
からなり、ＮＭＯＳトランジスタ５１のドレインおよび
ゲートは電源電圧ＶCCの供給ラインに接続され、ソース
が電圧増幅用ＣＭＯＳインバータ１のＰＭＯＳトランジ
スタ１１のソースに接続されている。降圧回路５は、た
とえば３．３Ｖの電源電圧ＶCCからしきい値電圧Ｖth
（基板バイアス効果によるしきい値増加を含む）分、た
とえば１．３Ｖ分だけ降圧させた電圧ＤＶCC（ＶCC−Ｖ
th）、たとえば２Ｖを電圧増幅用ＣＭＯＳインバータ１
に供給する。
【００２０】降圧回路６は、ＮＭＯＳトランジスタ６１
からなり、ＮＭＯＳトランジスタ６１のドレインおよび
ゲートは電源電圧ＶCCの供給ラインに接続され、ソース
が波形整形用ＣＭＯＳインバータ２のＰＭＯＳトランジ
スタ２１のソースに接続されている。降圧回路６は、電
源電圧ＶCC（３．３Ｖ）からしきい値電圧Ｖth（基板バ
イアス効果によるしきい値増加を含む１．３Ｖ）分だけ
降圧させた電圧ＤＶCC（ＶCC−Ｖth＝２．０Ｖ）を波形
整形用ＣＭＯＳインバータ２に供給する。
からなり、ＮＭＯＳトランジスタ６１のドレインおよび
ゲートは電源電圧ＶCCの供給ラインに接続され、ソース
が波形整形用ＣＭＯＳインバータ２のＰＭＯＳトランジ
スタ２１のソースに接続されている。降圧回路６は、電
源電圧ＶCC（３．３Ｖ）からしきい値電圧Ｖth（基板バ
イアス効果によるしきい値増加を含む１．３Ｖ）分だけ
降圧させた電圧ＤＶCC（ＶCC−Ｖth＝２．０Ｖ）を波形
整形用ＣＭＯＳインバータ２に供給する。
【００２１】このように、本水晶発振回路は、降圧され
た電圧ＤＶCCが電圧増幅用ＣＭＯＳインバータ１および
波形整形用ＣＭＯＳインバータ２に供給されることか
ら、発振パルスの振幅はＶCCではなく（ＶCC−Ｖth）で
あり、この振幅をレベルシフタ３によりＶCCレベルに論
理レベル変換して出力する。
た電圧ＤＶCCが電圧増幅用ＣＭＯＳインバータ１および
波形整形用ＣＭＯＳインバータ２に供給されることか
ら、発振パルスの振幅はＶCCではなく（ＶCC−Ｖth）で
あり、この振幅をレベルシフタ３によりＶCCレベルに論
理レベル変換して出力する。
【００２２】次に、上記構成による動作を説明する。降
圧回路５により電源電圧ＶCC（３．３Ｖ）からしきい値
電圧Ｖth（１．３Ｖ）分だけ降圧させた電圧ＤＶCC（Ｖ
CC−Ｖth＝２．０Ｖ）が電圧増幅用ＣＭＯＳインバータ
１に供給される。同様に、降圧回路６により電源電圧Ｖ
CC（３．３Ｖ）からしきい値電圧Ｖth（１．３Ｖ）分だ
け降圧させた電圧ＤＶCC（ＶCC−Ｖth＝２．０Ｖ）が波
形整形用ＣＭＯＳインバータ２に供給される。すなわ
ち、ＣＭＯＳインバータ１，２の降圧電圧ＤＶCCに基づ
いて動作する。
圧回路５により電源電圧ＶCC（３．３Ｖ）からしきい値
電圧Ｖth（１．３Ｖ）分だけ降圧させた電圧ＤＶCC（Ｖ
CC−Ｖth＝２．０Ｖ）が電圧増幅用ＣＭＯＳインバータ
１に供給される。同様に、降圧回路６により電源電圧Ｖ
CC（３．３Ｖ）からしきい値電圧Ｖth（１．３Ｖ）分だ
け降圧させた電圧ＤＶCC（ＶCC−Ｖth＝２．０Ｖ）が波
形整形用ＣＭＯＳインバータ２に供給される。すなわ
ち、ＣＭＯＳインバータ１，２の降圧電圧ＤＶCCに基づ
いて動作する。
【００２３】このような状態で、水晶振動子Ｘ１と２つ
のキャパシタＣ１、Ｃ２の共振により正弦波が発振され
る。発振パルスは、電圧増幅用ＣＭＯＳインバータ１で
増幅およびレベル反転作用を受け、ノードＮ２に現れ、
波形整形用ＣＭＯＳインバータ２に入力される。波形整
形用ＣＭＯＳインバータ２では、入力発振パルスに対す
る波形整形が行われ、発振時のパルスと同相のパルスが
ノードＮ３からレベルシフタ３に出力される。この場合
の発振パルスの振幅はＶCCではなく（ＶCC−Ｖth）であ
ることから、ＣＭＯＳインバータ１および２の貫通電流
は大幅に低減される。
のキャパシタＣ１、Ｃ２の共振により正弦波が発振され
る。発振パルスは、電圧増幅用ＣＭＯＳインバータ１で
増幅およびレベル反転作用を受け、ノードＮ２に現れ、
波形整形用ＣＭＯＳインバータ２に入力される。波形整
形用ＣＭＯＳインバータ２では、入力発振パルスに対す
る波形整形が行われ、発振時のパルスと同相のパルスが
ノードＮ３からレベルシフタ３に出力される。この場合
の発振パルスの振幅はＶCCではなく（ＶCC−Ｖth）であ
ることから、ＣＭＯＳインバータ１および２の貫通電流
は大幅に低減される。
【００２４】振幅（ＶCC−Ｖth）のパルスは、レベルシ
フタ３のＣＭＯＳインバータ３２に入力される。このと
き、入力レベルがローレベルの場合、ＣＭＯＳインバー
タ３２のＰＭＯＳトランジスタ３２１がオン状態とな
り、ＮＭＯＳトランジスタ３２２がオフ状態となる。そ
の結果、カレントミラー回路３１のＰＭＯＳトランジス
タ３１１→降圧回路３３のＮＭＯＳトランジスタ３３１
→ＣＭＯＳインバータ３２のＰＭＯＳトランジスタ３２
１のパスで電流が、ノードＮ４が降圧回路３３で電源電
圧Ｖ CCからしきい値電圧Ｖth分だけ降圧された電圧ＤＶ
CC（ＶCC−Ｖth）に充電される。
フタ３のＣＭＯＳインバータ３２に入力される。このと
き、入力レベルがローレベルの場合、ＣＭＯＳインバー
タ３２のＰＭＯＳトランジスタ３２１がオン状態とな
り、ＮＭＯＳトランジスタ３２２がオフ状態となる。そ
の結果、カレントミラー回路３１のＰＭＯＳトランジス
タ３１１→降圧回路３３のＮＭＯＳトランジスタ３３１
→ＣＭＯＳインバータ３２のＰＭＯＳトランジスタ３２
１のパスで電流が、ノードＮ４が降圧回路３３で電源電
圧Ｖ CCからしきい値電圧Ｖth分だけ降圧された電圧ＤＶ
CC（ＶCC−Ｖth）に充電される。
【００２５】このとき、カレントミラー回路３１によっ
てＰＭＯＳトランジスタ３１１に流れた電流と同じ電流
がＰＭＯＳトランジスタ３１２にも流れる。これによ
り、ノードＮ５は電源電圧ＶCCに充電され、ＶCCレベル
の信号がレベルシフタ３から出力用ＣＭＯＳインバータ
４に出力される。すなわち、レベルシフタ３の入力され
たローレベル（接地レベル）の信号は、ＶCCレベルに変
換されて出力される。出力用ＣＭＯＳインバータ４で
は、ＶCCレベルの信号の入力に伴い、ＰＭＯＳトランジ
スタ４１がオフ状態となり、ＮＭＯＳトランジスタ４２
がオン状態となる。その結果、出力ノードＮ６が接地レ
ベルに引き込まれ、出力はローレベルとなる。
てＰＭＯＳトランジスタ３１１に流れた電流と同じ電流
がＰＭＯＳトランジスタ３１２にも流れる。これによ
り、ノードＮ５は電源電圧ＶCCに充電され、ＶCCレベル
の信号がレベルシフタ３から出力用ＣＭＯＳインバータ
４に出力される。すなわち、レベルシフタ３の入力され
たローレベル（接地レベル）の信号は、ＶCCレベルに変
換されて出力される。出力用ＣＭＯＳインバータ４で
は、ＶCCレベルの信号の入力に伴い、ＰＭＯＳトランジ
スタ４１がオフ状態となり、ＮＭＯＳトランジスタ４２
がオン状態となる。その結果、出力ノードＮ６が接地レ
ベルに引き込まれ、出力はローレベルとなる。
【００２６】これに対して、レベルシフタ３の入力レベ
ルがハイレベルの場合、ＣＭＯＳインバータ３２のＰＭ
ＯＳトランジスタ３２１がオフ状態となり、ＮＭＯＳト
ランジスタ３２２がオン状態となる。この場合、カレン
トミラー回路３１のＰＭＯＳトランジスタ３１１には電
流が流れないことから、ＰＭＯＳトランジスタ３１２に
も電流が流れない。このとき、トランスミッションゲー
ト３４のＮＭＯＳトランジスタ３４１は常時オン状態に
なっていることから、ＣＭＯＳインバータ３２のノード
Ｎ４のみならず、レベルシフタ３の出力ノードＮ５も、
電源から接地への貫通電流なしに接地レベルに引き込ま
れ、ローレベルの信号がレベルシフタ３から出力用ＣＭ
ＯＳインバータ４に出力される。すなわち、レベルシフ
タ３の入力されたハイレベル（ＤＶCCレベル）の信号
は、ローレベルに変換されて出力される。出力用ＣＭＯ
Ｓインバータ４では、ローレベルの信号の入力に伴い、
ＰＭＯＳトランジスタ４１がオン状態となり、ＮＭＯＳ
トランジスタ４２がオフ状態となる。その結果、出力ノ
ードＮ６がＶCCレベルに充電され、出力はＶCCレベルと
なる。
ルがハイレベルの場合、ＣＭＯＳインバータ３２のＰＭ
ＯＳトランジスタ３２１がオフ状態となり、ＮＭＯＳト
ランジスタ３２２がオン状態となる。この場合、カレン
トミラー回路３１のＰＭＯＳトランジスタ３１１には電
流が流れないことから、ＰＭＯＳトランジスタ３１２に
も電流が流れない。このとき、トランスミッションゲー
ト３４のＮＭＯＳトランジスタ３４１は常時オン状態に
なっていることから、ＣＭＯＳインバータ３２のノード
Ｎ４のみならず、レベルシフタ３の出力ノードＮ５も、
電源から接地への貫通電流なしに接地レベルに引き込ま
れ、ローレベルの信号がレベルシフタ３から出力用ＣＭ
ＯＳインバータ４に出力される。すなわち、レベルシフ
タ３の入力されたハイレベル（ＤＶCCレベル）の信号
は、ローレベルに変換されて出力される。出力用ＣＭＯ
Ｓインバータ４では、ローレベルの信号の入力に伴い、
ＰＭＯＳトランジスタ４１がオン状態となり、ＮＭＯＳ
トランジスタ４２がオフ状態となる。その結果、出力ノ
ードＮ６がＶCCレベルに充電され、出力はＶCCレベルと
なる。
【００２７】図２〜図５は、図１の回路に基づくシミュ
レーション結果を示す図である。図２は、図１の回路
（本発明品）および図７に示す従来回路（従来品）の電
圧振幅用ＣＭＯＳインバータ１の入力ノードＮ１および
出力ノードＮ２におけるパルス波形を示す図である。図
２において、横軸は時間を、縦軸は電圧をそれぞれ表し
ている。また、図３は、図１の回路（本発明品）および
図７に示す従来回路（従来品）の電圧振幅用ＣＭＯＳイ
ンバータ１に流れる電流波形を示し、横軸は時間を、縦
軸は電流をそれぞれ表している。
レーション結果を示す図である。図２は、図１の回路
（本発明品）および図７に示す従来回路（従来品）の電
圧振幅用ＣＭＯＳインバータ１の入力ノードＮ１および
出力ノードＮ２におけるパルス波形を示す図である。図
２において、横軸は時間を、縦軸は電圧をそれぞれ表し
ている。また、図３は、図１の回路（本発明品）および
図７に示す従来回路（従来品）の電圧振幅用ＣＭＯＳイ
ンバータ１に流れる電流波形を示し、横軸は時間を、縦
軸は電流をそれぞれ表している。
【００２８】図２に示すように、降圧されていない電源
電圧ＶCCで動作する従来回路のＣＭＯＳインバータ１の
出力振幅は３．３Ｖ程度であるのに対し、降圧された電
圧ＤＶCCで動作する本発明回路の出力振幅は１．９Ｖ程
度であり、この場合のＣＭＯＳインバータ１に流れる電
流を考察すると、図３からわかるように、従来回路では
貫通電流が大きく流れているが、本発明回路ではほとん
ど流れていない。このように、水晶発振回路の電圧増幅
用ＣＭＯＳインバータ１は、降圧された電圧ＤＶCCで動
作されることにより、貫通電流が大幅に低減される。同
様に、波形整形用ＣＭＯＳインバータ２も降圧された電
圧ＤＶCCで動作させることにより、貫通電流を大幅に低
減できることが推察される。
電圧ＶCCで動作する従来回路のＣＭＯＳインバータ１の
出力振幅は３．３Ｖ程度であるのに対し、降圧された電
圧ＤＶCCで動作する本発明回路の出力振幅は１．９Ｖ程
度であり、この場合のＣＭＯＳインバータ１に流れる電
流を考察すると、図３からわかるように、従来回路では
貫通電流が大きく流れているが、本発明回路ではほとん
ど流れていない。このように、水晶発振回路の電圧増幅
用ＣＭＯＳインバータ１は、降圧された電圧ＤＶCCで動
作されることにより、貫通電流が大幅に低減される。同
様に、波形整形用ＣＭＯＳインバータ２も降圧された電
圧ＤＶCCで動作させることにより、貫通電流を大幅に低
減できることが推察される。
【００２９】また、図４は、図１の回路全体（本発明
品）および図７に示す従来回路全体（従来品）に流れる
電流波形を示し、横軸は時間を、縦軸は電流をそれぞれ
表している。図４に示すように、回路全体のおける消費
電流においても、本発明回路は従来回路に比べて大幅に
低減されている。
品）および図７に示す従来回路全体（従来品）に流れる
電流波形を示し、横軸は時間を、縦軸は電流をそれぞれ
表している。図４に示すように、回路全体のおける消費
電流においても、本発明回路は従来回路に比べて大幅に
低減されている。
【００３０】また、図５は、図１の回路全体の各ノード
Ｎ１，Ｎ２，Ｎ３およびＮ５におけるパルス波形を示し
ており、横軸は時間を、縦軸は電圧をそれぞれ表してい
る。本発明回路によれば、図５に示すように、１．９Ｖ
程度の小振幅で発振されたパルスは、レベルシフタ３に
より３．３Ｖの電源電圧ＶCCレベルにレベルに変換され
ている。
Ｎ１，Ｎ２，Ｎ３およびＮ５におけるパルス波形を示し
ており、横軸は時間を、縦軸は電圧をそれぞれ表してい
る。本発明回路によれば、図５に示すように、１．９Ｖ
程度の小振幅で発振されたパルスは、レベルシフタ３に
より３．３Ｖの電源電圧ＶCCレベルにレベルに変換され
ている。
【００３１】以上説明したように、本実施例によれば、
水晶振動子Ｘ１が並列に接続された電圧増幅器用ＣＭＯ
Ｓインバータ１およびその出力段に接続された波形整形
用ＣＭＯＳインバータ２に、電源電圧ＶCCを所定電圧
（しきい値電圧Ｖth分）だけ降圧させた電圧ＤＶCCを供
給するダイオード接続されたＭＯＳトランジスタからな
る降圧回路５，６を設け、さらに、降圧電圧に基づく振
幅のＤＶCC（＝ＶCC−Ｖth）の発振パルスをＶCCレベル
に論理レベル変換するレベルシフタ３を設けたので、正
弦波の劣化した入力波形によるインバータの貫通電流を
低減でき、低消費電力化が可能である。また、レベルシ
フタ３を有することから、内部を電源電圧よりも低い電
圧で駆動しつつ、外部にはＶCCレベルのパルスを出力で
き、貫通電流無しに論理レベル変換ができるため、高速
化、低消費電力化を実現できる利点がある。
水晶振動子Ｘ１が並列に接続された電圧増幅器用ＣＭＯ
Ｓインバータ１およびその出力段に接続された波形整形
用ＣＭＯＳインバータ２に、電源電圧ＶCCを所定電圧
（しきい値電圧Ｖth分）だけ降圧させた電圧ＤＶCCを供
給するダイオード接続されたＭＯＳトランジスタからな
る降圧回路５，６を設け、さらに、降圧電圧に基づく振
幅のＤＶCC（＝ＶCC−Ｖth）の発振パルスをＶCCレベル
に論理レベル変換するレベルシフタ３を設けたので、正
弦波の劣化した入力波形によるインバータの貫通電流を
低減でき、低消費電力化が可能である。また、レベルシ
フタ３を有することから、内部を電源電圧よりも低い電
圧で駆動しつつ、外部にはＶCCレベルのパルスを出力で
き、貫通電流無しに論理レベル変換ができるため、高速
化、低消費電力化を実現できる利点がある。
【００３２】なお、発振された正弦波の振幅はダイオー
ド接続されたトランジスタの段数によって変えることが
できるので、たとえば（ＶCC−Ｖth）≦（Ｖthn ＋Ｖth
p ）（Ｖthn はＮＭＯＳトランジスタのしきい値、Ｖth
p はＰＭＯＳトランジスタのしきい値）とすれば、正弦
波の劣化した入力波形によるＣＭＯＳインバータ１、２
の貫通電流を低減することができ、極めて低消費な発振
回路を構成することができる。
ド接続されたトランジスタの段数によって変えることが
できるので、たとえば（ＶCC−Ｖth）≦（Ｖthn ＋Ｖth
p ）（Ｖthn はＮＭＯＳトランジスタのしきい値、Ｖth
p はＰＭＯＳトランジスタのしきい値）とすれば、正弦
波の劣化した入力波形によるＣＭＯＳインバータ１、２
の貫通電流を低減することができ、極めて低消費な発振
回路を構成することができる。
【００３３】図６は、本発明に係る水晶発振回路の第２
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、レベルシフタ３における降圧レ
ベルＤＶCCと電源電圧ＶCCレベルとを分離するトランス
ミッションゲート３４を省略したことにある。このよう
な構成においても、上述した第１の実施例の効果と同様
の効果を得ることができる。
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、レベルシフタ３における降圧レ
ベルＤＶCCと電源電圧ＶCCレベルとを分離するトランス
ミッションゲート３４を省略したことにある。このよう
な構成においても、上述した第１の実施例の効果と同様
の効果を得ることができる。
【００３４】図７は、本発明に係る水晶発振回路の第３
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、波型整形用ＣＭＯＳインバータ
２の代わりに、インバータ型シュミットトリガ回路７を
用いたことにある。
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、波型整形用ＣＭＯＳインバータ
２の代わりに、インバータ型シュミットトリガ回路７を
用いたことにある。
【００３５】このシュミットトリガ回路７は、ＰＭＯＳ
トランジスタ７１〜７３およびＮＭＯＳトランジスタ７
４〜７６により構成されている。ＰＭＯＳトランジスタ
７１，７２、並びにＮＭＯＳトランジスタ７４，７５が
降圧回路６と接地との間に直列に接続され、これらトラ
ンジスタ７１，７２，７４，７５のゲートがノードＮ２
に接続され、ＰＭＯＳトランジスタ７２のドレインとＮ
ＭＯＳトランジスタ７４のドレインとの接続点によりノ
ードＮ３が構成されている。さらに、ＰＭＯＳトランジ
スタ７１，７２の接続点と接地との間にＰＭＯＳトラン
ジスタ７３が接続され、降圧回路６の出力とＮＭＯＳト
ランジスタ７４，７５の接続点との間にＮＭＯＳトラン
ジスタ７６が接続され、これらＰＭＯＳトランジスタ７
３およびＮＭＯＳトランジスタ７６のゲートがノードＮ
３に接続され、これらの接続点がレベルシフタ３の入力
に接続されている。
トランジスタ７１〜７３およびＮＭＯＳトランジスタ７
４〜７６により構成されている。ＰＭＯＳトランジスタ
７１，７２、並びにＮＭＯＳトランジスタ７４，７５が
降圧回路６と接地との間に直列に接続され、これらトラ
ンジスタ７１，７２，７４，７５のゲートがノードＮ２
に接続され、ＰＭＯＳトランジスタ７２のドレインとＮ
ＭＯＳトランジスタ７４のドレインとの接続点によりノ
ードＮ３が構成されている。さらに、ＰＭＯＳトランジ
スタ７１，７２の接続点と接地との間にＰＭＯＳトラン
ジスタ７３が接続され、降圧回路６の出力とＮＭＯＳト
ランジスタ７４，７５の接続点との間にＮＭＯＳトラン
ジスタ７６が接続され、これらＰＭＯＳトランジスタ７
３およびＮＭＯＳトランジスタ７６のゲートがノードＮ
３に接続され、これらの接続点がレベルシフタ３の入力
に接続されている。
【００３６】このようにシュミットトリガ回路を用いる
ことにより、論理しきい値付近での正弦波のノイズによ
る不要なパルスの発生を抑制することができ、ノイズ耐
性を向上させることができる。この場合においても、レ
ベルシフタ３のトランスミッションゲート３４は、第２
の実施例と同様に省略可能である。
ことにより、論理しきい値付近での正弦波のノイズによ
る不要なパルスの発生を抑制することができ、ノイズ耐
性を向上させることができる。この場合においても、レ
ベルシフタ３のトランスミッションゲート３４は、第２
の実施例と同様に省略可能である。
【００３７】
【発明の効果】以上説明したように、本発明の水晶発振
回路によれば、正弦波の劣化した入力波形によるインバ
ータの貫通電流を低減でき、低消費電力化が可能であ
る。また、レベルシフタを有することから、内部を電源
電圧よりも低い電圧で駆動しつつ、外部にはＶCCレベル
のパルスを出力できる。このように、貫通電流無しに論
理レベル変換ができるため、高速化、低消費電力化を実
現できる。
回路によれば、正弦波の劣化した入力波形によるインバ
ータの貫通電流を低減でき、低消費電力化が可能であ
る。また、レベルシフタを有することから、内部を電源
電圧よりも低い電圧で駆動しつつ、外部にはＶCCレベル
のパルスを出力できる。このように、貫通電流無しに論
理レベル変換ができるため、高速化、低消費電力化を実
現できる。
【図１】本発明に係る水晶発振回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】シミュレーションによる図１の回路（本発明
品）および図７に示す従来回路（従来品）の電圧振幅用
ＣＭＯＳインバータの入力ノードおよび出力ノードにお
けるパルス波形を示す図である。
品）および図７に示す従来回路（従来品）の電圧振幅用
ＣＭＯＳインバータの入力ノードおよび出力ノードにお
けるパルス波形を示す図である。
【図３】シミュレーションによる図１の回路（本発明
品）および図７に示す従来回路（従来品）の電圧振幅用
ＣＭＯＳインバータに流れる電流波形を示す図である。
品）および図７に示す従来回路（従来品）の電圧振幅用
ＣＭＯＳインバータに流れる電流波形を示す図である。
【図４】シミュレーションによる図１の回路全体（本発
明品）および図７に示す従来回路全体（従来品）に流れ
る電流波形を示す図である。
明品）および図７に示す従来回路全体（従来品）に流れ
る電流波形を示す図である。
【図５】シミュレーションによる図１の回路全体の各ノ
ードＮ１，Ｎ２，Ｎ３およびＮ５におけるパルス波形を
示す図である。
ードＮ１，Ｎ２，Ｎ３およびＮ５におけるパルス波形を
示す図である。
【図６】本発明に係る水晶発振回路の第２の実施例を示
す回路図である。
す回路図である。
【図７】本発明に係る水晶発振回路の第３の実施例を示
す回路図である。
す回路図である。
【図８】従来の一般的な水晶発振回路を示す回路図であ
る。
る。
【図９】電圧増幅用ＣＭＯＳインバータの電源と接地側
に電流制限用抵抗素子を挿入した水晶発振回路を示す回
路図である。
に電流制限用抵抗素子を挿入した水晶発振回路を示す回
路図である。
ＶCC…電源電圧 Ｘ１…水晶振動子 Ｃ１，Ｃ２…キャパシタ Ｒ１…帰還抵抗素子 Ｒ２…安定抵抗素子 １…電圧増幅用ＣＭＯＳインバータ ２…波形整形用ＣＭＯＳインバータ ３…レベルシフタ ４…出力用ＣＭＯＳインバータ ５，６…降圧回路 ７…シュミットトリガ回路
Claims (4)
- 【請求項１】 水晶振動子と、 第１の電源電位をあらかじめ設定した電圧だけ降下させ
る降圧回路と、 入力端および出力端に対し上記水晶振動子が並列に接続
され、入力端に現れたレベルに応じて、出力端を上記降
圧回路の出力または上記降圧回路により降圧された第１
の電源電位より低い第２の電源電位に接続する少なくと
も２つのトランジスタからなるインバータ回路とを有す
る水晶発振回路。 - 【請求項２】 上記降圧回路は、ダイオード接続された
ＭＯＳトランジスタからなる請求項１記載の水晶発振回
路。 - 【請求項３】 上記インバータ回路から出力された降圧
電圧に基づく振幅の発振パルスを第１の電源電位レベル
に論理レベル変換するレベルシフタを有する請求項１ま
たは請求項２記載の水晶発振回路。 - 【請求項４】 上記レベルシフタは、第１の電源電位を
あらかじめ設定した電圧だけ降下させる降圧回路と、 入力端が上記インバータ回路に接続され、出力端を入力
レベルに応じて上記降圧回路の出力または第２の電源電
位に接続するインバータ回路と、 ２つの電流入出力端を有し、一の電流入出力端が上記降
圧回路の出力ラインに接続され、他の電流入出力端が上
記インバータ回路の出力端に接続され、上記インバータ
回路の出力端が上記降圧回路の出力に接続されていると
きに一の電流入出力端に電流が流れるとともに、他の電
流入出力端に電流が流れ、当該インバータ回路の出力端
レベルを第１の電源電位レベルに昇圧させるカレントミ
ラー回路とを有する請求項３記載の水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005494A JP3259528B2 (ja) | 1994-06-30 | 1994-06-30 | 水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005494A JP3259528B2 (ja) | 1994-06-30 | 1994-06-30 | 水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818339A true JPH0818339A (ja) | 1996-01-19 |
| JP3259528B2 JP3259528B2 (ja) | 2002-02-25 |
Family
ID=15488504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15005494A Expired - Fee Related JP3259528B2 (ja) | 1994-06-30 | 1994-06-30 | 水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259528B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012175238A (ja) * | 2011-02-18 | 2012-09-10 | Kyocera Crystal Device Corp | 電子回路 |
| US8384470B2 (en) | 2010-03-29 | 2013-02-26 | Seiko Instruments Inc. | Internal power supply voltage generation circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9263988B1 (en) | 2014-07-30 | 2016-02-16 | Cypress Semiconductor Corporation | Crystal oscillation circuit |
-
1994
- 1994-06-30 JP JP15005494A patent/JP3259528B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8384470B2 (en) | 2010-03-29 | 2013-02-26 | Seiko Instruments Inc. | Internal power supply voltage generation circuit |
| TWI493318B (zh) * | 2010-03-29 | 2015-07-21 | Seiko Instr Inc | Internal supply voltage generation circuit |
| JP2012175238A (ja) * | 2011-02-18 | 2012-09-10 | Kyocera Crystal Device Corp | 電子回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3259528B2 (ja) | 2002-02-25 |
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