JPH1028044A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH1028044A JPH1028044A JP8182117A JP18211796A JPH1028044A JP H1028044 A JPH1028044 A JP H1028044A JP 8182117 A JP8182117 A JP 8182117A JP 18211796 A JP18211796 A JP 18211796A JP H1028044 A JPH1028044 A JP H1028044A
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Abstract
(57)【要約】
【課題】 出力電圧がＭＯＳトランジスタのスレッショ
ルド電圧以上とする際のＲ１／Ｒ２比の設定が容易なレ
ベルシフト回路の回路形式を提供する。 【解決手段】 入力端子１と出力端子２間にＮチャネル
型ＭＯＳトランジスタＴＲ１が介在し、電源電圧ＶDDと
接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によって
抵抗分割して、前記出力端子２に接続することにより入
力端子１に印加される入力電圧のレベルシフトを行うレ
ベルシフト回路において、前記抵抗Ｒ２と接地電位ＶSS
間にドレインとゲートを接続したＮチャネル型ＭＯＳト
ランジスタＴＲ２を挿入し、出力電圧を前記Ｎチャネル
型ＭＯＳトランジスタＴＲ２のスレッショルド電圧分レ
ベルシフトさせるものである。
ルド電圧以上とする際のＲ１／Ｒ２比の設定が容易なレ
ベルシフト回路の回路形式を提供する。 【解決手段】 入力端子１と出力端子２間にＮチャネル
型ＭＯＳトランジスタＴＲ１が介在し、電源電圧ＶDDと
接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によって
抵抗分割して、前記出力端子２に接続することにより入
力端子１に印加される入力電圧のレベルシフトを行うレ
ベルシフト回路において、前記抵抗Ｒ２と接地電位ＶSS
間にドレインとゲートを接続したＮチャネル型ＭＯＳト
ランジスタＴＲ２を挿入し、出力電圧を前記Ｎチャネル
型ＭＯＳトランジスタＴＲ２のスレッショルド電圧分レ
ベルシフトさせるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
に関するものであり、特にＶＣＯ（電圧制御発振器）に
供給する電圧をレベルシフトするのに適したレベルシフ
ト回路で、本発明のレベルシフト回路と定電流回路によ
りゲート電圧を作成し、そのゲート電圧でリングオシレ
ータの発振周波数を制御するものである。
に関するものであり、特にＶＣＯ（電圧制御発振器）に
供給する電圧をレベルシフトするのに適したレベルシフ
ト回路で、本発明のレベルシフト回路と定電流回路によ
りゲート電圧を作成し、そのゲート電圧でリングオシレ
ータの発振周波数を制御するものである。
【０００２】
【従来の技術】図６は従来のレベルシフト回路の構成を
示す回路図である。同図において、１は入力端子、２は
出力端子、Ｒ１、Ｒ２、Ｒ３は抵抗、Ｔｒ１はＮチャネ
ル型ＭＯＳトランジスタである。ＶDDは電源電圧、ＶSS
は接地電圧である。図７はこのレベルシフト回路の電流
源への適用例を示す回路図で、該レベルシフト回路と定
電流回路とでＶＣＯ（電圧制御発振器）を制御している
（尚、抵抗Ｒ３＝０Ωとしてある。）。同図において、
Ｔｒ３は前記レベルシフト回路でレベルシフトされたレ
ベルシフト出力電圧がゲートに供給されるＮチャネル型
ＭＯＳトランジスタで、ＶＲは抵抗Ｒ４に発生する電圧
で、Ｔｒ４はＰチャネル型ＭＯＳトランジスタである。
示す回路図である。同図において、１は入力端子、２は
出力端子、Ｒ１、Ｒ２、Ｒ３は抵抗、Ｔｒ１はＮチャネ
ル型ＭＯＳトランジスタである。ＶDDは電源電圧、ＶSS
は接地電圧である。図７はこのレベルシフト回路の電流
源への適用例を示す回路図で、該レベルシフト回路と定
電流回路とでＶＣＯ（電圧制御発振器）を制御している
（尚、抵抗Ｒ３＝０Ωとしてある。）。同図において、
Ｔｒ３は前記レベルシフト回路でレベルシフトされたレ
ベルシフト出力電圧がゲートに供給されるＮチャネル型
ＭＯＳトランジスタで、ＶＲは抵抗Ｒ４に発生する電圧
で、Ｔｒ４はＰチャネル型ＭＯＳトランジスタである。
【０００３】そして、前記レベルシフト回路とこの定電
流回路により所望のゲート電圧を作成し、そのゲート電
圧で前記Ｐチャネル型ＭＯＳトランジスタＴＲ４のゲー
トに接続される図示しないリングオシレータの発振周波
数を制御する。ここで、レベルシフト回路の入力端子１
に印加される直流のアナログ電圧ＶｉｎがＭＯＳトラン
ジスタＴｒ１をオフさせる電圧の場合、レベルシフト回
路の出力電圧Ｖｏｕｔは、次式で表される。
流回路により所望のゲート電圧を作成し、そのゲート電
圧で前記Ｐチャネル型ＭＯＳトランジスタＴＲ４のゲー
トに接続される図示しないリングオシレータの発振周波
数を制御する。ここで、レベルシフト回路の入力端子１
に印加される直流のアナログ電圧ＶｉｎがＭＯＳトラン
ジスタＴｒ１をオフさせる電圧の場合、レベルシフト回
路の出力電圧Ｖｏｕｔは、次式で表される。
【０００４】
【数１】
【０００５】この出力電圧で電流源を制御する場合、電
流源をオフさせないためには、ＭＯＳトランジスタ（Ｔ
ｒ３）のしきい値電圧以上の出力電圧を保たなければな
らず、レベルシフト回路内の抵抗比率Ｒ１／Ｒ２を注意
深く設定する必要があった。即ち、例えば電源電圧ＶDD
が高い（電源電圧ＶDDとＭＯＳトランジスタ（Ｔｒ３）
のスレッショルド電圧Ｖｔｎ3 との差が大きい）場合に
は、図７のレベルシフト回路の入出力特性を示す特性図
で表されるようにレベルシフト回路の出力電圧（ＯＵ
Ｔ）がＭＯＳトランジスタ（Ｔｒ３）のスレッショルド
電圧Ｖｔｎ3 以上を発生させることは比較的容易であ
る。従って、Ｒ２、Ｒ１比の設定の自由度が高い。
流源をオフさせないためには、ＭＯＳトランジスタ（Ｔ
ｒ３）のしきい値電圧以上の出力電圧を保たなければな
らず、レベルシフト回路内の抵抗比率Ｒ１／Ｒ２を注意
深く設定する必要があった。即ち、例えば電源電圧ＶDD
が高い（電源電圧ＶDDとＭＯＳトランジスタ（Ｔｒ３）
のスレッショルド電圧Ｖｔｎ3 との差が大きい）場合に
は、図７のレベルシフト回路の入出力特性を示す特性図
で表されるようにレベルシフト回路の出力電圧（ＯＵ
Ｔ）がＭＯＳトランジスタ（Ｔｒ３）のスレッショルド
電圧Ｖｔｎ3 以上を発生させることは比較的容易であ
る。従って、Ｒ２、Ｒ１比の設定の自由度が高い。
【０００６】しかし、電源電圧ＶDDが低い（電源電圧Ｖ
DDとＭＯＳトランジスタ（Ｔｒ３）のスレッショルド電
圧Ｖｔｎ3 との差が小さい）場合には、図８のレベルシ
フト回路の入出力特性を示す特性図で表されるようにレ
ベルシフト出力電圧（ＯＵＴ）がＭＯＳトランジスタ
（Ｔｒ３）のスレッショルド電圧Ｖｔｎ3 以上を発生さ
せることが難しくなる。従って、それを発生させるため
のＲ２、Ｒ１比の設定の自由度が制限されてしまう。
DDとＭＯＳトランジスタ（Ｔｒ３）のスレッショルド電
圧Ｖｔｎ3 との差が小さい）場合には、図８のレベルシ
フト回路の入出力特性を示す特性図で表されるようにレ
ベルシフト出力電圧（ＯＵＴ）がＭＯＳトランジスタ
（Ｔｒ３）のスレッショルド電圧Ｖｔｎ3 以上を発生さ
せることが難しくなる。従って、それを発生させるため
のＲ２、Ｒ１比の設定の自由度が制限されてしまう。
【０００７】以上説明したように、従来のレベルシフト
回路では、
回路では、
【０００８】
【数２】
【０００９】に示すようにレベルシフト出力電圧（ＯＵ
Ｔ）は、電源電圧（ＶDD）に直接かかわるため、電源電
圧が低い場合、抵抗比率Ｒ１／Ｒ２を注意深く設定しな
ければならず、また、ＭＯＳトランジスタ（Ｔｒ３）の
バラツキを考慮すると、更にＲ１／Ｒ２比を小さく設定
する必要があり、設計が非常に難しかった。
Ｔ）は、電源電圧（ＶDD）に直接かかわるため、電源電
圧が低い場合、抵抗比率Ｒ１／Ｒ２を注意深く設定しな
ければならず、また、ＭＯＳトランジスタ（Ｔｒ３）の
バラツキを考慮すると、更にＲ１／Ｒ２比を小さく設定
する必要があり、設計が非常に難しかった。
【００１０】
【発明が解決しようとする課題】そこで、本発明は出力
電圧がＭＯＳトランジスタ（Ｔｒ３）のスレッショルド
電圧以上とする際のＲ１／Ｒ２比の設定が容易なレベル
シフト回路の回路形式を提供し、このレベルシフト回路
と定電流回路を介して接続されるリングオシレータの作
動が停止することのないようにすることを目的とする。
電圧がＭＯＳトランジスタ（Ｔｒ３）のスレッショルド
電圧以上とする際のＲ１／Ｒ２比の設定が容易なレベル
シフト回路の回路形式を提供し、このレベルシフト回路
と定電流回路を介して接続されるリングオシレータの作
動が停止することのないようにすることを目的とする。
【００１１】
【課題を解決するための手段】そこで、本発明のレベル
シフト回路は、入力端子１と出力端子２間にＮチャネル
型ＭＯＳトランジスタＴＲ１が介在し、電源電圧ＶDDと
接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によって
抵抗分割して、前記出力端子２に接続することにより入
力端子１に印加される入力電圧のレベルシフトを行うレ
ベルシフト回路において、前記抵抗Ｒ２と接地電位ＶSS
間にドレインとゲートを接続したＮチャネル型ＭＯＳト
ランジスタＴＲ２を挿入し、出力電圧を前記Ｎチャネル
型ＭＯＳトランジスタＴＲ２のスレッショルド電圧分レ
ベルシフトさせるものである。
シフト回路は、入力端子１と出力端子２間にＮチャネル
型ＭＯＳトランジスタＴＲ１が介在し、電源電圧ＶDDと
接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によって
抵抗分割して、前記出力端子２に接続することにより入
力端子１に印加される入力電圧のレベルシフトを行うレ
ベルシフト回路において、前記抵抗Ｒ２と接地電位ＶSS
間にドレインとゲートを接続したＮチャネル型ＭＯＳト
ランジスタＴＲ２を挿入し、出力電圧を前記Ｎチャネル
型ＭＯＳトランジスタＴＲ２のスレッショルド電圧分レ
ベルシフトさせるものである。
【００１２】また、入力端子１と出力端子２間にＰチャ
ネル型ＭＯＳトランジスタＴＲ５が介在し、電源電圧Ｖ
DDと接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によ
って抵抗分割して、前記出力端子２に接続することによ
り入力端子１に印加される入力電圧のレベルシフトを行
うレベルシフト回路において、前記抵抗Ｒ１と電源電位
ＶDD間にドレインとゲートを接続したＰチャネル型ＭＯ
ＳトランジスタＴＲ６を挿入し、出力電圧をレベルシフ
トさせるものである。
ネル型ＭＯＳトランジスタＴＲ５が介在し、電源電圧Ｖ
DDと接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によ
って抵抗分割して、前記出力端子２に接続することによ
り入力端子１に印加される入力電圧のレベルシフトを行
うレベルシフト回路において、前記抵抗Ｒ１と電源電位
ＶDD間にドレインとゲートを接続したＰチャネル型ＭＯ
ＳトランジスタＴＲ６を挿入し、出力電圧をレベルシフ
トさせるものである。
【００１３】
【発明の実施の形態】以下、本発明のレベルシフト回路
の一実施の形態を図面に基づき説明する。図１は本発明
の一実施の形態のレベルシフト回路の構成を示す回路図
である。同図において、１は入力端子、２は出力端子、
Ｒ１、Ｒ２、Ｒ３は抵抗、Ｔｒ１、Ｔｒ２はＮチャネル
型ＭＯＳトランジスタである。ＶDDは電源電圧、ＶSSは
接地電圧である。
の一実施の形態を図面に基づき説明する。図１は本発明
の一実施の形態のレベルシフト回路の構成を示す回路図
である。同図において、１は入力端子、２は出力端子、
Ｒ１、Ｒ２、Ｒ３は抵抗、Ｔｒ１、Ｔｒ２はＮチャネル
型ＭＯＳトランジスタである。ＶDDは電源電圧、ＶSSは
接地電圧である。
【００１４】以上のように本発明のレベルシフト回路の
構成は、従来のレベルシフト回路に対して、抵抗Ｒ２と
接地電圧ＶSS間の固定電位側にそのドレインとゲートを
接続したＮチャネル型ＭＯＳトランジスタ（Ｔｒ２）を
新たに接続したものである。図２はこのレベルシフト回
路の電流源への適用例を示す回路図で、該レベルシフト
回路と定電流回路とでＶＣＯ（電圧制御発振器）を制御
している（尚、抵抗Ｒ３＝０Ωとしてある。）。同図に
おいて、Ｔｒ３は前記レベルシフト回路でレベルシフト
されたレベルシフト出力電圧がゲートに供給されるＮチ
ャネル型ＭＯＳトランジスタで、ＶＲは抵抗Ｒ４に発生
する電圧で、Ｔｒ４はＰチャネル型ＭＯＳトランジスタ
である。
構成は、従来のレベルシフト回路に対して、抵抗Ｒ２と
接地電圧ＶSS間の固定電位側にそのドレインとゲートを
接続したＮチャネル型ＭＯＳトランジスタ（Ｔｒ２）を
新たに接続したものである。図２はこのレベルシフト回
路の電流源への適用例を示す回路図で、該レベルシフト
回路と定電流回路とでＶＣＯ（電圧制御発振器）を制御
している（尚、抵抗Ｒ３＝０Ωとしてある。）。同図に
おいて、Ｔｒ３は前記レベルシフト回路でレベルシフト
されたレベルシフト出力電圧がゲートに供給されるＮチ
ャネル型ＭＯＳトランジスタで、ＶＲは抵抗Ｒ４に発生
する電圧で、Ｔｒ４はＰチャネル型ＭＯＳトランジスタ
である。
【００１５】そして、前記レベルシフト回路とこの定電
流回路により所望のゲート電圧を作成し、そのゲート電
圧で前記Ｐチャネル型ＭＯＳトランジスタＴＲ４のゲー
トに接続される図示しないリングオシレータの発振周波
数を制御する。ここで、レベルシフト回路の入力端子１
に印加される直流のアナログ電圧ＶｉｎがＭＯＳトラン
ジスタＴｒ１をオフさせる電圧の場合、レベルシフト回
路の出力電圧Ｖｏｕｔは、次式で表される。
流回路により所望のゲート電圧を作成し、そのゲート電
圧で前記Ｐチャネル型ＭＯＳトランジスタＴＲ４のゲー
トに接続される図示しないリングオシレータの発振周波
数を制御する。ここで、レベルシフト回路の入力端子１
に印加される直流のアナログ電圧ＶｉｎがＭＯＳトラン
ジスタＴｒ１をオフさせる電圧の場合、レベルシフト回
路の出力電圧Ｖｏｕｔは、次式で表される。
【００１６】
【数３】
【００１７】通常、ＶDD＞Ｖｔｎ2 であるから、本発明
のレベルシフト回路では、
のレベルシフト回路では、
【００１８】
【数４】
【００１９】に示すようにＲ２、Ｒ１の値に関係なく、
この値はＶｔｎ2 以上となる。また、ＭＯＳトランジス
タ（Ｔｒ２）とＭＯＳトランジスタ（Ｔｒ３）を同タイ
プのＭＯＳトランジスタで構成すれば、出力電圧Ｖｏｕ
ｔはＭＯＳトランジスタ（Ｔｒ３）のスレッショルド電
圧以上となる。従って、従来技術で説明したように出力
電圧で電流源を制御する場合、電流源をオフさせないた
めには、ＭＯＳトランジスタ（Ｔｒ３）のスレッショル
ド電圧以上に保たなければならず、抵抗比率Ｒ１／Ｒ２
を注意深く設定する必要があったが、本発明によればＭ
ＯＳトランジスタ（Ｔｒ１）のオフ時には、図３、図４
のレベルシフト回路の入出力特性図に示すようにレベル
シフト出力電圧（ＯＵＴ）はＶｔｎ2 以上の電圧になる
ため、Ｒ１、Ｒ２の設定自由度が高くなるという利点が
ある。特に、電源電圧ＶDDが低い場合、ＭＯＳトランジ
スタ（Ｔｒ３）のバラツキを考慮すると、更に効果が期
待できる。
この値はＶｔｎ2 以上となる。また、ＭＯＳトランジス
タ（Ｔｒ２）とＭＯＳトランジスタ（Ｔｒ３）を同タイ
プのＭＯＳトランジスタで構成すれば、出力電圧Ｖｏｕ
ｔはＭＯＳトランジスタ（Ｔｒ３）のスレッショルド電
圧以上となる。従って、従来技術で説明したように出力
電圧で電流源を制御する場合、電流源をオフさせないた
めには、ＭＯＳトランジスタ（Ｔｒ３）のスレッショル
ド電圧以上に保たなければならず、抵抗比率Ｒ１／Ｒ２
を注意深く設定する必要があったが、本発明によればＭ
ＯＳトランジスタ（Ｔｒ１）のオフ時には、図３、図４
のレベルシフト回路の入出力特性図に示すようにレベル
シフト出力電圧（ＯＵＴ）はＶｔｎ2 以上の電圧になる
ため、Ｒ１、Ｒ２の設定自由度が高くなるという利点が
ある。特に、電源電圧ＶDDが低い場合、ＭＯＳトランジ
スタ（Ｔｒ３）のバラツキを考慮すると、更に効果が期
待できる。
【００２０】以上説明したように本発明のレベルシフト
回路は、ＶＣＯ（電圧制御発振器）に供給する電圧をレ
ベルシフトするのに適したレベルシフト回路で、本発明
のレベルシフト回路と定電流回路によりゲート電圧を作
成し、そのゲート電圧でリングオシレータの発振を停止
することなく発振周波数を制御するものである。尚、本
発明ではレベルシフト信号を直接定電流制御に用いる方
式としたが、当該レベルシフト回路に定電流制御のため
のオペアンプを接続しても構わない。
回路は、ＶＣＯ（電圧制御発振器）に供給する電圧をレ
ベルシフトするのに適したレベルシフト回路で、本発明
のレベルシフト回路と定電流回路によりゲート電圧を作
成し、そのゲート電圧でリングオシレータの発振を停止
することなく発振周波数を制御するものである。尚、本
発明ではレベルシフト信号を直接定電流制御に用いる方
式としたが、当該レベルシフト回路に定電流制御のため
のオペアンプを接続しても構わない。
【００２１】また、ＭＯＳトランジスタ（Ｔｒ２）とＭ
ＯＳトランジスタ（Ｔｒ３）が同タイプ、同サイズで、
かつ各ＭＯＳトランジスタのソースとボディ電位を接続
できる場合には、工程におけるスレッショルド電圧バラ
ツキを補正することができる。更に、Ｒ１、Ｒ２、Ｒ３
の設定により、出力可変開始の入力電圧Ｖｉｎを電源電
圧ＶDDに関係なく、ほぼＶｔｎ1＋Ｖｔｎ2とすることが
できる。
ＯＳトランジスタ（Ｔｒ３）が同タイプ、同サイズで、
かつ各ＭＯＳトランジスタのソースとボディ電位を接続
できる場合には、工程におけるスレッショルド電圧バラ
ツキを補正することができる。更に、Ｒ１、Ｒ２、Ｒ３
の設定により、出力可変開始の入力電圧Ｖｉｎを電源電
圧ＶDDに関係なく、ほぼＶｔｎ1＋Ｖｔｎ2とすることが
できる。
【００２２】また、前述した実施の形態では、回路形式
としてＮチャネル型ＭＯＳトランジスタを用いている
が、本発明はＰチャネル型ＭＯＳトランジスタ形式でも
同様に成立するものであり、このＰチャネル型ＭＯＳト
ランジスタを用いた回路形式を図５に示す。同図におい
て、１は入力端子、２は出力端子、Ｒ１、Ｒ２、Ｒ３は
抵抗、Ｔｒ５、Ｔｒ６はＰチャネル型ＭＯＳトランジス
タである。ＶDDは電源電圧、ＶSSは接地電圧である。
としてＮチャネル型ＭＯＳトランジスタを用いている
が、本発明はＰチャネル型ＭＯＳトランジスタ形式でも
同様に成立するものであり、このＰチャネル型ＭＯＳト
ランジスタを用いた回路形式を図５に示す。同図におい
て、１は入力端子、２は出力端子、Ｒ１、Ｒ２、Ｒ３は
抵抗、Ｔｒ５、Ｔｒ６はＰチャネル型ＭＯＳトランジス
タである。ＶDDは電源電圧、ＶSSは接地電圧である。
【００２３】このように、本実施の形態のレベルシフト
回路は、抵抗Ｒ１と電源電圧ＶDD間の固定電位側にその
ドレインとゲートを接続したＰチャネル型ＭＯＳトラン
ジスタ（Ｔｒ６）を接続したものである。
回路は、抵抗Ｒ１と電源電圧ＶDD間の固定電位側にその
ドレインとゲートを接続したＰチャネル型ＭＯＳトラン
ジスタ（Ｔｒ６）を接続したものである。
【００２４】
【発明の効果】以上、本発明のレベルシフト回路は、固
定電位側にドレインとゲートを接続したＭＯＳトランジ
スタを挿入し、出力レベルをしきい値電圧分シフトさせ
たことにより、低電圧での設計自由度が増し、工程のバ
ラツキに対応できる。
定電位側にドレインとゲートを接続したＭＯＳトランジ
スタを挿入し、出力レベルをしきい値電圧分シフトさせ
たことにより、低電圧での設計自由度が増し、工程のバ
ラツキに対応できる。
【図１】本発明のレベルシフト回路の一実施の形態を示
す回路図である。
す回路図である。
【図２】本発明のレベルシフト回路の電流源への適用例
を示す回路図である。
を示す回路図である。
【図３】レベルシフト回路の入出力特性を示す特性図で
ある。
ある。
【図４】レベルシフト回路の入出力特性を示す特性図で
ある。
ある。
【図５】本発明のレベルシフト回路の他の実施の形態を
示す回路図である。
示す回路図である。
【図６】従来のレベルシフト回路を示す回路図である。
【図７】従来のレベルシフト回路の電流源への適用例を
示す回路図である。
示す回路図である。
【図８】レベルシフト回路の入出力特性を示す特性図で
ある。
ある。
【図９】レベルシフト回路の入出力特性を示す特性図で
ある。
ある。
Claims (4)
- 【請求項１】 入力端子に印加される入力電圧のレベル
シフトを行うレベルシフト回路において、固定電位側に
ドレインとゲートを接続したＭＯＳトランジスタを挿入
し、出力電圧をレベルシフトさせることを特徴とするレ
ベルシフト回路。 - 【請求項２】 前記ＭＯＳトランジスタは、Ｐチャネル
型ＭＯＳトランジスタあるいはＮチャネル型ＭＯＳトラ
ンジスタであることを特徴とする請求項第１項に記載の
レベルシフト回路。 - 【請求項３】 入力端子１と出力端子２間にＮチャネル
型ＭＯＳトランジスタＴＲ１が介在し、電源電圧ＶDDと
接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によって
抵抗分割して、前記出力端子２に接続することにより入
力端子１に印加される入力電圧のレベルシフトを行うレ
ベルシフト回路において、前記抵抗Ｒ２と接地電位ＶSS
間にドレインとゲートを接続したＮチャネル型ＭＯＳト
ランジスタＴＲ２を挿入し、出力電圧をレベルシフトさ
せることを特徴とするレベルシフト回路。 - 【請求項４】 入力端子１と出力端子２間にＰチャネル
型ＭＯＳトランジスタＴＲ５が介在し、電源電圧ＶDDと
接地電圧ＶSS間の電圧を抵抗Ｒ１及び抵抗Ｒ２によって
抵抗分割して、前記出力端子２に接続することにより入
力端子１に印加される入力電圧のレベルシフトを行うレ
ベルシフト回路において、前記抵抗Ｒ１と電源電位ＶDD
間にドレインとゲートを接続したＰチャネル型ＭＯＳト
ランジスタＴＲ６を挿入し、出力電圧をレベルシフトさ
せることを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18211796A JP3338295B2 (ja) | 1996-07-11 | 1996-07-11 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18211796A JP3338295B2 (ja) | 1996-07-11 | 1996-07-11 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1028044A true JPH1028044A (ja) | 1998-01-27 |
| JP3338295B2 JP3338295B2 (ja) | 2002-10-28 |
Family
ID=16112637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18211796A Expired - Fee Related JP3338295B2 (ja) | 1996-07-11 | 1996-07-11 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338295B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725486A (en) * | 1984-03-15 | 1988-02-16 | Corbiere, S.A. | Fabric having three dimensional relief |
| CN103716037A (zh) * | 2013-12-17 | 2014-04-09 | 深圳市新国都技术股份有限公司 | 一种双向电平转换电路 |
-
1996
- 1996-07-11 JP JP18211796A patent/JP3338295B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725486A (en) * | 1984-03-15 | 1988-02-16 | Corbiere, S.A. | Fabric having three dimensional relief |
| CN103716037A (zh) * | 2013-12-17 | 2014-04-09 | 深圳市新国都技术股份有限公司 | 一种双向电平转换电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3338295B2 (ja) | 2002-10-28 |
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