CN106209101B - 一种模数转换器 - Google Patents

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Abstract

本发明提供一种模数转换器。该模数转换器包括多个前置放大器、耦接至前置放大器的动态比较器、内插器和编码器。各前置放大器根据一对差分模拟信号和第一参考电压和不同于第一参考电压的第二参考电压提供一对差分输出。各动态比较器根据相应的前置放大器的一对差分输出提供第一比较信号和第二比较信号。各内插器根据两个动态比较器的第一和第二比较信号提供内插信号。编码器根据内插信号提供数字输出。第一和第二比较信号在重置阶段是相等的，而在评估阶段第一第二比较信号是根据相应的前置放大器的一对差分输出而互补的。本发明通过以上技术方案可以有效地减少比较器的数量，从而减少占用芯片的面积。

Description

一种模数转换器
技术领域
本发明涉及闪存模数转换器(ADC)，更具体地涉及具有多个内插器的闪存模数转换器。
背景技术
当前，模数转换器(ADC)广泛地使用于各种各样的应用中，例如医疗系统、音频系统、测试和测量仪器、通信系统、以及图片和视频系统、等。最常见的ADC结构包括：闪存ADC、管道ADC和逐次逼近寄存器(SAR)ADC，其中闪存ADC和管道ADC比SAR类型的ADC更快。
高速和低分辨率闪存ADC被广泛应用于电流电路系统中，例如磁盘驱动器读取通路、DVD回放和通信接收系统。通常，构建普通的闪存ADCs所需要的比较器的数量与普通的闪存ADC的位数指数相关。例如，普通的具有N-位的分辨率的闪存ADC需要2N-1个比较器。因此，N-位的闪存ADC具有2N-1个比较器，所述比较器按照主要顺序(in cardinal order to)设定以用于将相同的输入信号与2N-1个等间隔的参考电压的各自的主要顺序进行比较。然而，每个比较器都会占据较大的芯片面积。
由此，具有多个内插器的闪存ADC试图去减少所需的比较器的数量。
发明内容
有鉴于此，本发明提供一种模数转换器。
本发明提供一种模数转换器的实施例。模数转换器包括多个前置放大器、多个耦接到前置放大器上的动态比较器、多个内插器和一个编码器。每个前置放大器根据一对差动模拟信号和第一参考电压和第二参考电压提供一对差分输出，其中，对应于差分模拟信号其中之一的第一参考电压不同于对应于另一个差分模拟信号的第二参考电压。每个动态比较器根据一对对应于前置放大器的差分输出而提供第一比较信号和第二比较信号。各内插器根据动态比较器的第一和第二比较信号提供内插信号。编码器根据内插信号提供数字输出。第一和第二比较信号在一个重置阶段中是相同的，且第一和第二比较信号是根据相应的前置放大器在评估阶段中的一对差分输出而互补的。
此外，本发明还提供了数模转换器的另一个实施例。该数模转换器包括多个前置放大器、多个耦接到前置放大器上的动态比较器、多个内插器和一个编码器。各前置放大器根据一对差分模拟信号和第一参考电压和第二参考电压提供一对差分输出，其中对应于差分模拟信号之一的第一参考电压不同于对应于其他差动模拟信号的第二参考电压。各动态比较器根据对应于前置放大器的一对差分输出提供第一比较信号和第二比较信号。各内插器根据两个动态比较器的第一和第二比较信号提供内插信号。编码器根据内插信号提供数字输出。当差分模拟信号之一在对应于两个相邻的前置放大器的第一参考电压之间，对应于两个动态前置放大器的动态比较器的第一比较信号是互补的，且两个动态前置放大器分别耦接到电阻链的一个电阻器的两个端上。当各差分模拟信号不在对应于两个动态前置放大器的第一参考电压之间，则对应于两个动态前置放大器的动态比较器的第一比较信号是相等的。
本发明通过以上技术方案可以有效地减少比较器的数量，从而减少占用芯片的面积。
附图说明
通过阅读之后的详细说明和根据相应附图给出的例子能够更充分地理解本发明，其中：
图1示出根据本发明的一实施例的模数转换器；
图2A和2B示出根据本发明的一实施例的6-位模数转换器；
图3示出根据本发明的一实施例的动态比较器；
图4示出用于表明图3中的动态比较器在输出端out+和out-的电压的波形图；
图5示出根据本发明的另一实施例的动态比较器；
图6示出根据本发明的另一实施例的内插器；
图7示出根据本发明的另一实施例的内插器；
图8示出用于表明对称与非门的示意图；
图9示出用于表明图7的与非门的信号的波形图；
图10A示出用于表明SR锁存器的示意图；和
图10B示出用于表明SR锁存器的示意图。
具体实施方式
以下描述本发明预期最佳的实施方式。该描述适合于表明本发明总的原则并且不应作为限制性的描述。本发明的范围是参考附加的权利要求而定。
图1示出根据本发明的一实施例的模数转换器(ADC)100。该模数转换器100包括电阻链110、放大器电路120、比较器电路130、内插器电路140和编码器150。在该实施例中，数模转换器100能够将一对差分模拟信号vip/vin转化为n-位数字信号D。电阻链110由多个电阻R构成。电阻R以串联方式耦接在电压VR1和VR2之间，其中电阻链110能够为放大器电路120提供不同的在VR1和VR2之间的分压。此外，所述放大器电路120放大一对差分模拟信号vip/vin，根据来自于电阻链110的分压用于提供多对差分输出outp[k:0]/outn[k:0]，其中放大器电路120包括多个前置放大器125_0至125-k。前置放大器125_0至125-k的数量等于2(n-1)+1，其中k＝2(n-1)。例如，前置放大器125_0根据相应的分压和一对差分模拟信号vip/vin提供一对差分输出outp[0]/outn[0]。应当注意到，该前置放大器125_0至125-k的数量少于常规模数转换器的数量，即，(2(n-1)+1)<(2n-1)。此外，比较器电路130包括多个动态比较器135_0至135-k，其中动态比较器的数量也等于2(n-1)+1，其中k＝2(n-1)。各动态比较器135_0至135-k耦接至相应的前置放大器，并且比较相应的前置放大器的一对差分输出从而提供一对比较信号。例如，动态比较器135_0耦接至前置比较器125_0，并且动态比较器135_0比较一对前置比较器125_0的差分输出outp[0]/outn[0]，从而提供一对比较信号vop[0]/von[0]。应当注意到，动态比较器135_0至135-k的数量少于传统模数转换器的数量，例如，(2(n-1)+1)<(2n-1)。此外，内插入器电路140包括多个内插入器145_0至145_h，其中，内插入器145_0至145_h的数量等于2(n-1)，其中h＝2(n-1)-1。各内插器145_0至145_h耦接至两个相应的动态比较器，并且根据两个相应的动态比较器的比较信号生成内插信号。例如，内插器145_0根据动态比较器135_0的一对比较信号vop[0]/von[0]和动态比较器135_1的一对比较信号vop[1]/von[1]提供内插信号qi[0]。然后，编码器150根据内插信号qi[h:0]提供数字输出D[m:0]，其中m＝n-1。
图2A和2B示出根据本发明一实施例的6-位模数转换器200。该模数转换器200包括电阻链210，放大器电路220，比较器电路230，内插器电路240和编码器250。电阻链210包括多个用于为放大器电路220提供阈值参考电压的电阻器，其中电阻器被分为两个组。第一组电阻器包括以串联方式连接在电压VR1和共同节点Ncom之间的电阻器R1至R16，而第二组电阻器包括以串联方式连接在电压VR2和公共节点Ncom之间的电阻器RR1至RR16。在该实施例中，电阻链210的电阻器具有相同的电阻。此外，在共同节点Ncom处的电压Vcom是电压VR1和VR2的平均值。放大器电路220包括前置放大器225_0至225_16。在该实施例中，每个前置放大器225_#从电阻链210接收一对差分模拟信号vip/vin和一对参考电压vrp_#/vrn_#。例如，前置放大器225_0经由输入端ip和in接收一对差分模拟信号vip/vin，并且从电阻链210经由输入端rp和rn接收参考电压vrp_0/vrn_0，以提供一对差分输出outp[0]/outn[0]，其中一对参考电压vrp_0和vrn_0的平均值等于电压Vcom。应当注意到，对应于前置放大器225_0的电压VR1和VR2不同于对应于前置放大器225_32的电压VR1和VR2。此外，前置放大器225_1经由输入端ip和in接收一对差分模拟信号vip/vin，并且从电阻链210经由输入端rp和rn接收一对差分电压vrp_1/vrn_1，以提供一对差分输出outp[1]/outn[1]，其中，一对参考电压vrp_1h和vrn_1的平均值等于电压Vcom。应当注意到，对应于前置放大器225_0的参考电压vrn_0和对应于前置放大器225_1的参考电压vrn_1，分别由电阻链210的电阻R1的两端提供。类似的，对应于前置放大器225_0的参考电压vrp_0和对应于前置放大器225_1的参考电压vrp_1分别由电阻链210的电阻RR1的两端提供。此外，比较器电路230包括多个动态比较器235_0至235_32，其各自耦接至相应的前置放大器。在该实施例中，各动态比较器235_#比较来自于相应的前置放大器225_#的差分输出outp[#]/outn[#]以提供一对比较信号vop[#]/von[#]。例如，动态比较器235_0耦接至前置放大器225_0，且动态比较器235_0比较对应于前置放大器225_0的差分输出outp[0]/outn[0]，以获得一对比较信号vop[0]/von[0]。应当注意到，一对比较信号vop[0]和von[0]不是差分的。此外，内插器电路240包括多个内插器245_0至245_31。在该实施例中，各内插器245_#根据一对比较信号vop[#]/von[#]和一对比较信号vop[#+1]/von[#+1]提供内插信号qi[#]。例如，内插器245_0根据动态比较器235_0的一对比较信号vop[0]/von[0]和动态比较器235_1的一对比较信号vop[1]/von[1]提供内插信号qi[0]，内插器245_1根据动态比较器235_1的一对比较信号vop[1]/von[1]和动态比较器235_2的一对比较信号vop[2]/von[2]提供内插信号qi[1]，以此类推。由上所述，在放大器电路220中的前置放大器的数量等于比较器电路230中的动态比较器的数量，且内插器电路240中的内插器的数量比比较器电路240中的动态比较器的数量少1。获得内插信号qi[0]至qi[31]之后，编码器250提供数字输出D[5:0]。由此，处理器能够获得对应于差分模拟信号vip/vin的数字值。在另一实施例中，对于各前置放大电路225_#，其参考电压vrp_#和vrn_#不是由外部设备提供的，即，所述参考电压vrp_#和vrn_#是在前置放大器225_#中生成的。特别的，各前置放大器能够放大一对差动模拟信号vip/vin和相应的参考电压之间的差值，从而生成相应的差动输出。
图3示出根据本发明的一实施例的动态比较器300。该动态比较器300包括两个反相器310和320，三个开关330、340和350，以及跨导(Gm)级单元360。反相器310的输入端耦接至Gm级单元360的输出端outn和动态比较器330的输出端out-，并且反相器310的输出端耦接至Gm级单元360的输出端outp和动态比较器300的输出端out+。反相器320的输入端耦接至反相器310的输出端，并且反相器320的输出端耦接至反相器310的输出端。开关330耦接在预设电压VP和Gm级单元360的输出端outn之间，其中开关330由信号SW控制。开关340耦接在预设电压VP和Gm级单元360的输出端outp之间，其中开关340也由信号SW控制。此外，开关350耦接至评估电压VS和Gm级单元360的端点com之间，其中开关350由信号SWB控制。应当注意到，信号SW和SWB是相反/互补的，且预设电压VP和评估电压VS是相反/互补的。例如，如果预设电压VP是电源电压(例如，VDD)，评估电压VS是接地电压(例如，GND)。相反的，如果预设电压VP是接地电压，评估电压VS是电源电压。此外，重置(或预设)阶段Pr，开关330和340由信号SW接通，且开关350由信号SWB断开，由此动态比较器300的输出端的电压会被设定为预设电压VP。相反的，在评估阶段Pe，开关330和340由信号SW断开，且开关350由信号SWB接通，由此，动态比较器300的输出端out+和out-的电压由在Gm级单元360的输出端outp和outn处的输出信号决定。
图4示出用于表明图3中的动态比较器300在输出端out+和out-的电压的波形图。如果动态比较器300是N-型比较器，则Gm级单元360使用N-型晶体管作为输入设备，在动态比较器300的输出端out+和out-的电压在重置阶段Pr中设定为高电平(逻辑高“H”)。此外，在评估阶段Pe中，动态比较器300的输出端out-的电压由高电平转变为低电平(逻辑低“L”)，且在动态比较器300的输出端out+的电压最终保持在高电平。相反的，如果动态比较器300是P-型比较器，则Gm级单元360使用P-型晶体管作为输入设备，在动态比较器300的输出端out+和out-的电压在重置阶段Pr中设定为低电平。此外，在评估阶段Pr中，在动态比较器300的输出端out-的电压由低电平转变为高电平，且在动态比较器300的输出端out+的电压最终保持在低电平。特别的，在动态比较器300的输出端out+和out-的电压在评估阶段Pe中是互补的，且在动态比较器300的输出端out+和out-的电压在重置阶段Pr中是相同的。
图5示出根据本发明的另一实施例的动态比较器500。动态比较器500包括反相器510，反相器520，三个开关530、540和550，Gm级单元560和两个P通道金属氧化物半导体(PMOS)晶体管M8和M10。反相器510是由PMOS晶体管M6和PMOS晶体管M3构成的，且反相器520是由PMOS晶体管M5和PMOS晶体管M4构成的。开关530包括耦接在电源VDD和N通道金属氧化物半导体(NMOS)晶体管M3之间的PMOS晶体管M9，其中PMOS晶体管M9的栅极由信号ck控制。在该实施例中，信号ck是用于切换重置阶段Pr和评估阶段Pe的周期脉冲信号。而且，开关540包括耦接在电源VDD和NMOS晶体管M4之间的PMOS晶体管M7，其中PMOS晶体管M7的栅极也由信号ck控制。此外，开关550包括耦接在接地GND和Gm级单元560之间的NMOS晶体管M11，其中NMOS晶体管M11的栅极也由信号ck控制。所述Gm级单元560包括耦接在NMOS晶体管M11和M3之间的NMOS晶体管M1，和耦接在NMOS晶体管M11和M4之间的NMOS晶体管M2。特别的，NMOS晶体管M1和M2是输入晶体管的差分对，因此动态比较器500是N-型比较器。此外，PMOS晶体管M10耦接在电源VDD和NMOS晶体管M1之间，且PMOS晶体管M10的栅极由信号ck控制。PMOS晶体管M8耦接在电源VDD和NMOS晶体管M2之间，且PMOS晶体管M10的栅极由信号ck控制。类似的，重置阶段Pr中，PMOS晶体管M9和M7由信号ck接通，且NMOS晶体管M11由信号ck断开。因此，动态比较器500的输出端out+和out-耦接至电源VDD，且在动态比较器500的输出端out+和out-的电压等于电源电压VDD。相反的，评估阶段Pe中，PMOS晶体管M9和M7由信号ck断开，且NMOS晶体管M11由信号ck接通。因此，动态比较器500能够比较其输入端in+和in-的信号，以提供在其输出端out+和out-处的输出信号。
图6示出根据本发明的另一实施例的内插器600。该内插器600包括处理单元610、620和630，以及锁存器640。处理单元610从相应的动态比较器CMPn接收一对比较信号vop[n]/von[n]，并且提供信号COMP[n]用于指示动态比较器CMPn的比较是否已经完成。类似的，处理单元620从相应的动态比较器CMPn+1接收一对比较信号vop[n+1]/von[n+1]，并且提供信号COMP[n+1]用于指示动态比较器CMP(n+1)的比较是否已经完成。此外，锁存器640将会分别锁存来自于动态比较器CMPn的比较信号vop[n]和来自于动态比较器CMPn+1的比较信号vop[n+1]，以提供锁存信号q[n]和q[n+1]。在另一实施例中，锁存器640将会分别锁存来自于动态比较器CMPn的比较信号和来自于动态比较器CMPn+1的比较信号，以提供锁存信号q[n]和q[n+1]。在该实施例中，各处理单元610和620是异或(XOR)门。通常XOR门只有在其输入之一为真时，它的输出才为真(即，逻辑高“H”)。由前所述，各动态比较器的一对比较信号在评估极端Pe中是互补的。因此，一旦比较信号vop[n]/von[n]由相同逻辑电平转变为互补电平，处理单元610将提供逻辑高“H”的信号COMP[n]直至动态比较器CMPn进入重置阶段Pr。类似的，一旦比较信号vop[n+1]/von[n+1]由相同逻辑电平转变为互补电平，处理单元620将会提供逻辑高“H”的信号COMP[n+1]直至动态比较器CMPn进入重置阶段Pr。之后，根据信号COMP[n]、COMP[n+1]、q[n]和q[n+1]，加工单元630提供内插信号qi[n]，以指出哪个动态比较器的比较先于另一比较。此外，由于由相应的动态比较器所提供的一对比较信号被设定为固定的预设值(即，“H”或“L”)，XOR门可以进一步被简化为与非(NAND)门(预设为“H”)或或(OR)门(预设为“L”)。
图7示出根据本发明的另一实施例的内插器700。该内插器700包括处理单元710、720和730，以及锁存器740。在该实施例中，因为比较信号vop[n]、von[n]、vop[n+1]和von[n+1]设定为高逻辑电平“H”，处理单元710和720分别包括对称的NAND门715和725。参考附图8，附图8示出用于表明对称与非门的示意图。如图8所示，晶体管M2、M3和M5和晶体管M1、M4和M6在尺寸和布局上是对称的。图7中，NAND门715根据来自于动态比较器CMPn的一对比较信号vop[n]/von[n]提供信号COMP[n]，且NAND门715根据来自于动态比较器CMPn的一对比较信号vop[n+1]/von[n+1]提供信号COMP[n+1]。如图9所示，图9示出用于表明图7的与非(NAND)门715和725的信号的波形图。在该实施例中，由于模拟信号vip信号在参考电压vrp_n a和vrp_n+1之间并且接近参考电压vrp_n，COMP[n]的传输比评估阶段Pe中信号COMP[n+1]的传输慢。相反的，如果模拟信号vip在参考电压vrp_n和vrp_n+1之间并且接近参考电压vrp_n+1，信号COMP[n+1]的传输比评估阶段Pe中的信号COMP[n]的传输慢。此外，如果模拟信号vip在参考电压vrp_n和vrp_n+1之间，动态比较器CMPn的比较信号vop[n]和动态比较器CMPn+1的比较信号vop[n+1]是互补的。相反的，如果模拟信号vip不在参考电压vrp_n和vrp_n+1之间，动态比较器CMPn的比较信号vop[n]和动态比较器CMPn+1的比较信号vop[n+1]是相同的。
图7中，锁存器740将会分别锁存比较信号vop[n]和比较信号vop[n+1]以提供锁存信号q[n]和q[n+1]。此外，处理单元730包括SR锁存器750和两个NAND门760和770。该SR锁存器750根据信号COMP[n]和COMP[n+1]提供信号SR[n]，用于指示变换中NAND门715和725的输出中的哪一个输出先于其他的输出。之后，根据信号SR[n]、q[n]和q[n+1]，NAND门760和770提供内插信号，用于指示动态比较器(CMPn或CMPn+1)中的哪一个更早完成其比较。由此，随后的处理能够根据全部内插信号来执行。此外，内插信号qi[n]能够根据以下方程式来确定：qi[n]＝SR[n]*q[n]+q[n+1]。应当注意到，SR锁存器的类型是根据评估阶段Pe中动态比较器的比较信号的固定的预设值来确定的。例如，如果动态比较器的比较信号设置为低逻辑“L”，采用由一对交叉耦合的或非(NOR)门1010和1020设计而成的SR锁存器1000，如图10A所示。相反的，如果动态比较器的比较信号设置为高逻辑“H”，采用由一对交叉耦合的NAND门1060和1070设计而成的SR锁存器1050，如图10B所示。
当通过例子和以优选实施例的方式来描述本发明时，其不应被理解为将本发明限定为所公开的实施例。而相反的，其恰恰是为了覆盖各种各样的变形和相似的结构(其对于本领域技术人员来说是显而易见的)。因此，附加权利要求的范围应符合宽泛的解释，从而包含所有的变形和类似的结构。

Claims (20)

1.一种模数转换器，其包括：
-多个前置放大器，各前置放大器根据一对差分模拟信号和第一参考电压和第二参考电压提供一对差分输出，其中对应于所述差分模拟信号其中之一的第一参考电压不同于对应于另一个差分模拟信号的参考电压；
-多个耦接至所述前置放大器的动态比较器，各动态比较器根据相应的所述前置放大器的一对差分输出提供第一比较信号和第二比较信号；
-多个内插器，各内插器根据两个动态比较器的所述第一比较信号和所述第二比较信号提供内插信号；和
-编码器，其根据所述内插信号提供数字输出，其中所述第一比较信号和所述第二比较信号在重置阶段是相同的，并且根据相应的所述前置放大器的一对差分输出，所述第一比较信号和所述第二比较信号在评估阶段是互补的；
其中所述动态比较器包括：
-跨导级单元，其具有用于接收相应的所述前置放大器的一对差分输出中的一个输出的第一输入端、用于接收相应的所述前置放大器的一对差分输出中的另一个输出的第二输入端、用于提供所述第一比较信号的第一输出端、用于提供所述第二比较信号的第二输出端和控制端；
-第一反相器，其具有耦接至所述跨导级单元的所述第一输出端的输入端，和耦接至所述跨导级单元的所述第二输出端的输出端；
-第二反相器，其具有耦接至所述跨导级单元的所述第二输出端的输入端，和耦接至所述跨导级单元的所述第一输出端的输出端；
-耦接在第一电压源和所述跨导级单元的所述第一输出端之间的第一开关；
-耦接在所述第一电压源和所述跨导级单元的所述第二输出端之间的第二开关；和
-耦接在第二电压源和所述跨导级单元的所述控制端之间的第三开关。
2.根据权利要求1所述的模数转换器，其特征在于，所述数字输出是N位的信号，并且所述前置放大器的数量和所述动态比较器的数量都为2(N-1)+1，其中所述内插器的数量为2(N -1)。
3.根据权利要求1所述的模数转换器，其特征在于，在重置阶段所述第一开关和所述第二开关是接通的而所述第三开关是断开的，在评估阶段所述第一开关和所述第二开关是断开的而所述第三开关是接通的。
4.根据权利要求1所述的模数转换器，其特征在于，对应于各所述前置放大器的所述第一参考电压和所述第二参考电压的平均值是相同的。
5.根据权利要求1所述的模数转换器，其特征在于，所述内插器包括：
-第一处理单元，其耦接至所述动态比较器中的第一动态比较器，根据所述第一动态比较器的所述第一比较信号和所述第二比较信号，其用于确定所述第一动态比较器的第一动态比较是否完成；
-第二处理单元，其耦接至所述动态比较器中的第二动态比较器，根据所述第二动态比较器的所述第一比较信号和所述第二比较信号，其用于确定所述第二动态比较器的第二动态比较是否完成；
-第三处理单元，其耦接至所述第一处理单元和所述第二处理单元，其用于确定所述第一比较和所述第二比较中的哪一个早于另一个比较，以提供所述内插信号。
6.根据权利要求5所述的模数转换器，其特征在于，所述前置放大器中的第一前置放大器和第二前置放大器分别耦接至所述第一动态比较器和所述第二动态比较器，且对应于所述第一前置放大器和所述第二前置放大器的所述第一参考电压是不同的，对应于所述第一前置放大器和所述第二前置放大器的所述第二参考电压是不同的。
7.根据权利要求6所述的模数转换器，其特征在于，当所述差分模拟信号中的一个在对应于所述第一前置放大器的所述第一参考电压和对应于所述第二前置放大器的所述第一参考电压之间，所述第一动态比较器的所述第一比较信号是与所述第二动态比较器的所述第一比较信号互补的。
8.根据权利要求6所述的模数转换器，其特征在于，当各差分模拟信号不在对应于所述第一前置放大器的所述第一参考电压和对应于所述第二前置放大器的所述第一参考电压之间，所述第一动态比较器的所述第一比较信号与所述第二动态比较器的所述第一比较信号相等。
9.根据权利要求6所述的模数转换器，其特征在于，当所述差分模拟信号中的一个在对应于所述第一前置放大器的所述第一参考电压和对应于所述第二前置放大器的所述第一参考电压之间，且接近于对应于所述第一前置放大器的所述第一参考电压，所述第三处理单元则确定所述第二比较的完成早于所述第一比较的完成，当所述差分模拟信号中的一个在对应于所述第一前置放大器的所述第一参考电压和对应于所述第二前置放大器的所述第一参考电压之间，且接近于对应于所述第二前置放大器的所述第一参考电压，所述第三处理器则确定所述第一比较的完成早于所述第二比较的完成。
10.根据权利要求5所述的模数转换器，其特征在于，所述第一处理单元和所述第二处理单元包括XOR门，并且所述第三处理单元包括SR锁存器。
11.根据权利要求5所述的模数转换器，其特征在于，在所述动态比较器的重置阶段，当所述第一比较信号和所述第二比较信号是高逻辑电平时，各所述第一处理单元和所述第二处理单元包括NAND门，并且所述第三处理单元包括由两个NAND构成的SR锁存器，其中在所述动态比较器的重置阶段，当所述第一比较信号和所述第二比较信号为低逻辑电平时，各所述第一处理单元和所述第二处理单元包括OR门，并且所述第三处理单元包括由两个NOR门构成的SR锁存器。
12.一种模数转换器，其特征在于，包括：
-多个前置放大器，各前置放大器根据一对差分模拟信号和第一参考电压和第二参考电压提供一对差分输出，其中，对应差分模拟信号之一的所述第一参考电压与对应另一差分模拟信号的所述第二参考电压不同；
-耦接至所述前置放大器的多个动态比较器，各所述动态比较器根据对应于所述前置放大器的一对差分输出提供第一比较信号和第二比较信号；
-多个内插器，各所述内插器根据两个动态比较器的所述第一比较信号和所述第二比较信号提供内插信号；和
-编码器，其根据所述内插信号提供数字输出，其中，当差分模拟信号之一在对应于两个相邻的前置放大器的所述第一参考电压之间时，对应于所述两个相邻的前置放大器的所述动态比较器的所述第一比较信号是互补的；
其中，当各所述差分模拟信号不在对应于所述两个相邻的前置放大器的所述第一参考电压之间时，对应于所述两个相邻的前置放大器的所述动态比较器的所述第一比较信号是相等的；
所述动态比较器包括：
-跨导级单元，其具有用于接收对应的所述前置放大器的一对差分输出中的一个输出的第一输入端、用于接收对应的所述前置放大器的一对差分输出中的另一输出的第二输入端、用于提供所述第一比较信号的第一输出端、用于提供所述第二比较信号的第二输出端和控制端；
-第一反相器，其具有耦接至所述跨导级单元的所述第一输出端的输入端和耦接至所述跨导级单元的所述第二输出端的输出端；
-第二反相器，其具有耦接至所述跨导级单元的所述第二输出端的输入端和耦接至所述跨导级单元的所述第一输出端的输出端；
-耦接在第一电压源和所述跨导级单元的所述第一输出端之间的第一开关；
-耦接在所述第一电压源和所述跨导级单元的所述第二输出端之间的第二开关；
-耦接在第二电压源和所述跨导级单元的所述控制端的第三开关。
13.根据权利要求12所述的模数转换器，其特征在于，所述数字输出是N位的信号，且所述前置放大器的数量和所述动态比较器的数量都为2(N-1)+1，其中所述内插器的数量为2(N -1)。
14.根据权利要求12所述的模数转换器，其特征在于，在重置阶段所述第一开关和所述第二开关是接通的而所述第三开关是断开的，在评估阶段所述第一开关和所述第二开关是断开的而所述第三开关是接通的。
15.根据权利要求12所述的模数转换器，其特征在于，对应于各所述前置放大器的所述第一参考电压和所述第二参考电压的平均值是相等的。
16.根据权利要求12所述的模数转换器，其特征在于，所述内插器包括：
-耦接至所述动态比较器中的第一动态比较器的第一处理单元，用于根据所述第一动态比较器的所述第一比较信号和所述第二比较信号确定所述第一动态比较器的第一比较是否完成；
-耦接至所述动态比较器中的第二动态比较器的第二处理单元，用于根据所述第二动态比较器的所述第一比较信号和所述第二比较信号确定所述第二动态比较器的第二比较是否完成；
-耦接至所述第一处理单元和所述第二处理单元的第三处理单元，用于确定所述第一比较或所述第二比较两个之中哪一个完成的更早，以提供所述内插信号。
17.根据权利要求16所述的模数转换器，其特征在于，所述前置放大器之中的第一前置放大器和第二前置放大器分别耦接至所述第一动态比较器和所述第二动态比较器，其中，当所述差分模拟信号之一在对应于所述第一前置放大器和所述第二前置放大器的所述第一参考电压之间，且接近于对应于所述第一前置放大器的所述第一参考电压，所述第三处理单元确定所述第二比较的完成早于所述第一比较的完成。
18.根据权利要求17所述的模数转换器，其特征在于，当所述差分模拟信号之一在对应于所诉第一前置放大器和所述第二前置放大器的所述第一参考电压之间，且接近于对应于所述第二前置放大器的所述第一参考电压，所述第三处理单元确定所述第一比较的完成早于所述第二比较的完成。
19.根据权利要求16所述的模数转换器，其特征在于，所述第一处理单元和所述第二处理单元包括XOR门，并且所述第三处理单元包括SR锁存器。
20.根据权利要求16所述的模数转换器，其特征在于，在所述动态比较器的重置阶段中，当所述第一比较信号和所述第二比较信号为高逻辑电平时，各所述第一处理单元和所述第二处理单元包括NAND门，并且所述第三处理单元包括由两个NAND门构成的SR锁存器，其中，在所述动态比较器的重置阶段中，当所述第一比较信号和所述第二比较信号为逻辑低电平时，各所述第一处理和所述第二处理单元包括OR门，并且所述第三处理单元包括由两个NOR门构成的SR锁存器。
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