JP4941029B2 - Ｄ／ａ変換器 - Google Patents

Description

本発明は、Ｄ／Ａ変換器に係り、詳しくは高電位電源と低電位電源との間の電圧を分圧する抵抗素子を備えたＤ／Ａ変換器に関するものである。
近年、デジタル技術の発展に伴い、オーディオ機器やビデオ機器等を始めとする種々の電気機器のデジタル化が進んでいる。そして、これらの電気機器に使用されるＤ／Ａ変換器の動作速度の高速化が求められている。

従来、Ｄ／Ａ変換器として、抵抗素子を分圧抵抗として用いたＤ／Ａ変換器がある。このＤ／Ａ変換器を図１４に示す。このＤ／Ａ変換器４０の電圧生成回路４１は、１６個の抵抗素子Ｒで構成されている。１６個の抵抗素子Ｒは同じ抵抗値に設定され、高電位電源ＶＲＨと低電位電源ＶＲＬとの間に直列に接続されている。そして、電圧生成回路４１は、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電位差を１６個の抵抗素子Ｒにより等分割した分圧電圧を生成する。つまり、各抵抗素子Ｒ間及び抵抗素子Ｒと低電位電源ＶＲＬとの間の接続点、即ちノードＮ０〜Ｎ１５には、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電圧を等分割した電位Ｖ０〜Ｖ１５がそれぞれ生じる。各抵抗素子Ｒにおいて、低電位電源ＶＲＬ側のノードＮ０〜Ｎ１５には電圧選択回路４２を構成するスイッチ素子ＳＷ０〜ＳＷ１５の第１端子がそれぞれ接続され、各スイッチ素子ＳＷ０〜ＳＷ１５の第２端子は共通に接続されるとともに出力端子４４に接続されている。各スイッチ素子ＳＷ０〜ＳＷ１５は、設定コードとして外部から４ビットのデジタル信号Ｄ０〜Ｄ３が入力される制御回路４３によりオンオフ制御される。制御回路４３は、デジタル信号Ｄ０〜Ｄ３をデコードして生成した制御信号を電圧選択回路４２に出力し、スイッチ素子ＳＷ０〜ＳＷ１５のうちのいずれか１つをオンさせる。

従って、出力端子４４には、オンしたスイッチを介して、電圧生成回路４１のノードＮ０〜Ｎ１５のいずれか１つが接続される。つまり、ノードＮ１６の電位は、接続されたノードＮ０〜Ｎ１５の電位に応じて変化する。このようにして、Ｄ／Ａ変換器４０は、設定コード（デジタル信号Ｄ０〜Ｄ３）に対応する電位のアナログ信号ＡＯＵＴを出力する。

同様に、複数のスイッチにより選択した電圧を出力するＤ／Ａ変換器として、例えば特許文献１に開示されているように、ラダー抵抗を用い、スイッチが出力端子側に接続されたものがある。
特表平４−５０６２８９号公報

ところで、Ｄ／Ａ変換器４０の各箇所には寄生容量が存在する。図１５に示すように、スイッチ素子ＳＷ０〜ＳＷ１５の各第２端子における寄生容量Ｃは、Ｄ／Ａ変換器４０の出力特性に影響を与える。つまり、デジタル信号Ｄ０〜Ｄ３に応じてオンされるスイッチが切り替えられると、オンされたスイッチにより選択された分圧電圧が寄生容量Ｃに加わるため、寄生容量Ｃの端子間電圧が変化し、寄生容量Ｃの充電又は放電が行われる。従って、スイッチの切換の前後におけるアナログ信号ＡＯＵＴの電圧の差が大きい、つまりスイッチを切り換える前の寄生容量Ｃの端子電圧とスイッチにより選択された分圧電圧との差が大きいほど寄生容量Ｃに対する充電又は放電に要する時間が長くなる。このため、Ｄ／Ａ変換器４０の出力応答時間、即ちスイッチを切り替えてからアナログ信号ＡＯＵＴの電圧が安定するまでの時間が長くなるという問題があった。特に、各スイッチ素子ＳＷ０〜ＳＷ１５の第２端子は共通接続されているため、その第２端子における寄生容量は、Ｄ／Ａ変換器４０の出力端子に対して並列に接続されるため、図１６（ａ）に示すように、１６倍の容量値を持つ寄生容量（１６Ｃ）が出力端子に接続されたことと等価となる。そして、この寄生容量に低電位電源ＶＲＬの電位が充電されている状態から、図１６（ｂ）に示すように、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の中間電圧を出力する状態に切り替えると、同状態では回路の時定数ＣＲが高いため寄生容量Ｃへの充電に時間がかかり、この問題が顕著なものとなっていた。

本発明は上記問題点を解決するためになされたものであって、その目的は、出力応答時間の短縮を図ることができるＤ／Ａ変換器を提供することにある。

上記目的を達成するため、請求項１に記載の発明は、第１端子が共通接続されるとともにその第１端子が高電位電源に接続される複数のスイッチ素子からなる第１選択回路と、第１端子が共通接続されるとともにその第１端子が低電位電源に接続される複数のスイッチ素子からなる第２選択回路と、直列接続された複数の抵抗素子からなり、各抵抗素子が前記第１選択回路を構成する複数のスイッチ素子の第２端子間にそれぞれ接続された第１分圧回路と、前記第１分圧回路に接続され、直列接続された複数の抵抗素子からなり、各抵抗素子が前記第２選択回路を構成する複数のスイッチ素子の第２端子間にそれぞれ接続された第２分圧回路と、デジタル信号に基づいて、前記第１選択回路を構成する複数のスイッチ素子のうちの１つをオンするとともに前記第２選択回路を構成する複数のスイッチ素子のうちの１つをオンするように制御信号を生成する制御回路と、前記第１選択回路と前記第２選択回路において同時にオンされる２つのスイッチ素子間にそれぞれ接続され、前記デジタル信号に基づいて生成された制御信号により制御される複数のスイッチ素子からなる第３選択回路とを備え、前記第１選択回路のオンしたスイッチ素子によりそのスイッチ素子の第２端子が接続された第１ノードを前記高電位電源に接続し、前記第２選択回路のオンしたスイッチ素子によりそのスイッチ素子の第２端子が接続された第２ノードを前記低電位電源に接続し、前記第１分圧回路と前記第２分圧回路との間の接続点から、前記第１ノードと前記第２ノードとの間の抵抗素子により前記高電位電源と前記低電位電源との間を分圧した電位のアナログ信号を出力するようにした。

この構成によれば、各スイッチ素子に存在する寄生容量が高電位電源又は低電位電源に対して直接接続されているため、制御回路によってオンされるスイッチ素子が切り替わっても、寄生容量の端子電圧は変化しないので充放電が行われない。従って、寄生容量の充放電を待つことなく所望の電位のアナログ信号が出力されるため、寄生容量が出力端子に直接接続され、寄生容量の充放電が完了した後に所望の電位のアナログ信号が出力されるＤ／Ａ変換器と比べ、出力応答時間の短縮化が図られる。

請求項２に記載の発明は、請求項１に記載のＤ／Ａ変換器において、前記第１分圧回路及び前記第２分圧回路のうちの少なくとも一方と前記接続点との間に接続される抵抗素子を備えたものである。この構成によれば、第１分圧回路又は第２分圧回路と接続点との間に接続された抵抗素子によって、高電位電源の電位と低電位電源の電位とが短絡されることが防止される。

請求項３に記載の発明は、請求項１又は２に記載のＤ／Ａ変換器において、前記制御回路は、前記第１ノードと前記第２ノードとの間の抵抗素子の数を一定とするように前記制御信号を生成するようにした。この構成によれば、第１ノードと第２ノードとの間に接続される抵抗素子の数に応じて、高電位電源と低電位電源との間の電位差を分圧したアナログ信号が出力される。

請求項４に記載の発明は、請求項３記載のＤ／Ａ変換器において、前記制御回路は、前記高電位電源及び前記低電位電源のうちの何れか一方と、前記接続点との間に、前記デジタル信号に応じた数の前記抵抗素子を直列接続するように前記制御信号を生成するようにした。この構成によれば、デジタル信号の設定コードに応じたアナログ信号が出力される。

請求項５に記載の発明は、請求項１乃至４のうちの何れか一項に記載のＤ／Ａ変換器において、前記第１分圧回路を構成する抵抗素子の抵抗値と前記第２分圧回路を構成する抵抗素子の抵抗値は同じ値に設定されてなる。この構成によれば、リニア特性を有するアナログ信号を生成することができる。

請求項６に記載の発明は、請求項１乃至４のうちの何れか一項に記載のＤ／Ａ変換器において、前記第１分圧回路を構成する抵抗素子の抵抗値と前記第２分圧回路を構成する抵抗素子の抵抗値は異なる値に設定されてなる。この構成によれば、２次曲線特性を有するアナログ信号を生成することができる。

請求項７に記載の発明は、請求項１乃至５のうちの何れか一項に記載のＤ／Ａ変換器において、前記第１分圧回路の抵抗素子と前記第２分圧回路の抵抗素子とをリング状に接続する抵抗素子を備えたものである。この構成によれば、第１分圧回路と第２分圧回路において開放端が無くなるため、ノイズの混入によるアナログ信号の変動が抑制される。

請求項８に記載の発明は、請求項１乃至５のうちの何れか一項に記載のＤ／Ａ変換器において、前記第１分圧回路及び前記第２分圧回路のうちの少なくとも一方と前記接続点との間に接続される第１の抵抗素子と、前記第１分圧回路の抵抗素子と前記第１の抵抗素子と前記第２分圧回路の抵抗素子とをリング状に接続する第２の抵抗素子とを備えたものである。この構成によれば、第１分圧回路と第２分圧回路において開放端が無くなるため、ノイズの混入によるアナログ信号の変動が抑制される。

請求項９に記載の発明は、請求項８に記載のＤ／Ａ変換器において、前記第１ノードと前記第２ノードとの間には、前記第１の抵抗素子が介在する第１の電流経路と、前記第２の抵抗素子が介在する第２の電流経路とが形成され、前記第１の電流経路を形成する抵抗素子の数と前記第２の電流経路を形成する抵抗素子の数は同数であり且つ偶数であって、前記制御回路は、前記第３選択回路を構成する複数のスイッチ素子のうち、前記デジタル信号に基づいて生成した制御信号により、前記第１ノードと前記第２ノードとの中間のノードに接続されたスイッチ素子をオンするようにした。この構成によれば、第１の電流経路における中間のノードと第２の電流経路における中間のノードとを互いに接続することで、高電位電源と低電位電源に接続する第１ノード及び第２ノードの位置を変更した場合に、第１の電流経路と第２の電流経路との間で電荷の授受が行われ、中間のノードの電位が速やかに安定する。

請求項１０に記載の発明は、請求項７乃至９のうちの何れか一項に記載のＤ／Ａ変換器において、前記高電位電源との間の電位差が、前記接続点と低電位電源との間の電位差と等しくなるノードの電位を第２のアナログ信号として出力するようにした。この構成によれば、アナログ信号と、そのアナログ信号の特性と逆特性にて変化する第２のアナログ信号を容易にえることができる。

以上説明したように、本発明によれば、出力応答時間の短縮を図ることが可能なＤ／Ａ変換器を提供することができる。

（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図８に従って説明する。
図１に示すように、Ｄ／Ａ変換器１０は、設定コードとして入力される複数ビット（本実施形態では４ビット）のデジタル信号Ｄ０〜Ｄ３をアナログ信号ＡＯＵＴに変換するものであり、高電位電源ＶＲＨと低電位電源ＶＲＬとの間であってデジタル信号Ｄ０〜Ｄ３に対応する電圧のアナログ信号ＡＯＵＴを出力する。

上記高電位電源ＶＲＨには選択回路１１の第１スイッチ回路１１ａが接続され、上記低電位電源ＶＲＬには選択回路１１の第２スイッチ回路１１ｂが接続される。第１選択回路としての第１スイッチ回路１１ａは、設定コードのビット数（４ビット）に対応する１６（＝２^ｎ）個のスイッチ素子ＳＷ０ａ〜ＳＷ１５ａを備えている。各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第１端子は共通接続されるとともに高電位電源ＶＲＨが接続されており、第２端子はそれぞれ電圧生成回路１２に接続されている。第２選択回路としての第２スイッチ回路１１ｂは、設定コードのビット数（４ビット）に対応する１６（＝２^ｎ）個のスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂを備えている。各スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第１端子は共通接続されるとともに低電位電源ＶＲＬが接続されており、第２端子はそれぞれ電圧生成回路１２に接続されている。

電圧生成回路１２は、第１スイッチ回路１１ａに接続された第１分圧回路１２ａと、第２スイッチ回路１１ｂに接続された第２分圧回路１２ｂとを備えている。第１分圧回路１２ａは、第１スイッチ回路１１ａを構成するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間にそれぞれ接続される複数の抵抗素子Ｒａにより構成されている。即ち、第１分圧回路１２ａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａより１つ少ない数（２^ｎ−１）個の抵抗素子Ｒａを備え、それらの抵抗素子Ｒａは直列接続されている。従って、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａをオンすることにより、そのオンしたスイッチを介して高電位電源ＶＲＨに抵抗素子Ｒａが接続される。

第２分圧回路１２ｂは、第２スイッチ回路１１ｂを構成するスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間にそれぞれ接続される複数の抵抗素子Ｒｂにより構成されている。即ち、第２分圧回路１２ｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂより１つ少ない数（２^ｎ−１）個の抵抗素子Ｒｂを備え、それらの抵抗素子Ｒｂは直列接続されている。従って、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂをオンすることにより、そのオンしたスイッチを介して低電位電源ＶＲＬに抵抗素子Ｒｂが接続される。

第１分圧回路１２ａと第２分圧回路１２ｂとの間には抵抗素子Ｒ１が接続されている。従って、第１分圧回路１２ａを構成する複数の抵抗素子Ｒａ、抵抗素子Ｒ１、及び第２分圧回路１２ｂを構成する抵抗素子Ｒｂは直列接続されている。そして、各抵抗素子Ｒ１，Ｒａ，Ｒｂは、それぞれ同じ抵抗値に設定されている。

抵抗素子Ｒ１と第２分圧回路１２ｂとの間の出力ノードＮ０ｂはアンプ１４の入力端子に接続され、そのアンプ１４の出力端子はＤ／Ａ変換器４０の出力端子１５に接続されている。アンプ１４は例えば出力端子と非反転入力端子が互いに接続されて増幅率が１に設定されたオペアンプからなり、抵抗素子Ｒ１と第２分圧回路１２ｂとの間の出力ノードＮ０ｂの電圧と等しい電圧のアナログ信号ＡＯＵＴを出力する。

上記デジタル信号Ｄ０〜Ｄ３は制御回路１３に入力される。制御回路１３は、デジタル信号Ｄ０〜Ｄ３をデコードし、第１スイッチ回路１１ａを構成する複数のスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちのいずれか１つと、第２スイッチ回路１１ｂを構成するスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの何れか１つと、をオンするように制御信号Ｓｃを生成する。

オンするスイッチ素子は、図３（ａ）及び図３（ｂ）に示すように、デジタル信号Ｄ０〜Ｄ３、つまり設定コードに対応する。尚、図３（ａ），（ｂ）において、０ａ〜１５ａ及び０ｂ〜１５ｂは、それぞれスイッチ素子ＳＷ０ａ〜ＳＷ１５ａ及びスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂを示す。

詳述すると、制御回路１３には、図２に示すように、１０進数（ＤＥＣ）の設定コードに応じてＨレベル又はＬレベル、つまり２進数（ＢＩＮ）のデジタル信号Ｄ０〜Ｄ３が入力される。制御回路１３は、入力されるデジタル信号Ｄ０〜Ｄ３をデコードし、設定コードに対応するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂをオンするように制御信号Ｓｃを生成する。

一例として、各デジタル信号Ｄ０〜Ｄ３がそれぞれＨレベルである場合、即ち設定コード「１５」（図２参照）である場合には、図３（ａ）及び図３（ｂ）に示すように、スイッチ素子ＳＷ１５ａ及びスイッチ素子ＳＷ１５ｂがオンされる。すると、オンしたスイッチ素子ＳＷ１５ａとスイッチ素子ＳＷ１５ｂとの間には、直列接続された１６個の抵抗素子（抵抗素子Ｒ１及び１５個の抵抗素子Ｒｂ）が介在する。そして、オンされたスイッチ素子ＳＷ１５ａを介して抵抗素子Ｒ１が高電位電源ＶＲＨに接続され、オンされたスイッチ素子ＳＷ１５ｂを介して抵抗素子Ｒｂが低電位電源ＶＲＬに接続される。従って、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には、直列接続された１６個の抵抗素子が介在されるとともに、出力ノードＮ０ｂと低電位電源ＶＲＬとの間には１５個の抵抗素子Ｒｂが介在される。各抵抗素子Ｒａ，Ｒｂ，Ｒ１の抵抗値は同じであるため、これらの抵抗素子により、高電位電源ＶＲＨと低電位電源ＶＲＬとの間を分圧するとともに、出力ノードＮ０ｂと低電位電源ＶＲＬとの間の抵抗素子Ｒｂの数に応じた分圧電圧（＝１５／１６・（ＶＲＨ−ＶＲＬ）＋ＶＲＬ）がその出力ノードＮ０ｂに発生する。

別の例として、各デジタル信号Ｄ０〜Ｄ３がそれぞれＬレベルである場合、即ち設定コード「０」である場合には、スイッチ素子ＳＷ０ａ及びスイッチ素子ＳＷ０ｂがオンされる。すると、オンしたスイッチ素子ＳＷ０ａとスイッチ素子ＳＷ０ｂとの間には、直列接続された１６個の抵抗素子（１５個の抵抗素子Ｒａ及び抵抗素子Ｒ１）が介在する。そして、オンされたスイッチ素子ＳＷ０ａを介して抵抗素子Ｒａが高電位電源ＶＲＨに接続され、オンされたスイッチ素子ＳＷ０ｂを介して抵抗素子Ｒ１が低電位電源ＶＲＬに接続される。従って、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には、直列接続された１６個の抵抗素子が介在されるとともに、出力ノードＮ０ｂと低電位電源ＶＲＬとの間には０個の抵抗素子Ｒｂが介在される。これらの抵抗素子により、高電位電源ＶＲＨと低電位電源ＶＲＬとの間を分圧するとともに、出力ノードＮ０ｂと低電位電源ＶＲＬとの間の抵抗素子Ｒｂの数に応じた分圧電圧（＝０／１６・（ＶＲＨ−ＶＲＬ）＋ＶＲＬ）がその出力ノードＮ０ｂに発生する。

即ち、本実施形態において、設定コードの種類に対応する１６個の抵抗素子が高電位電源ＶＲＨと低電位電源ＶＲＬとの間の直列接続されるととともに、設定コードに対応する数の抵抗素子が出力ノードと低電位電源ＶＲＬとの間に直列接続される。図４は、設定コードに対する出力電圧を示す。

上記のように構成されたＤ／Ａ変換器４０は、図５に示すように、第１スイッチ回路１１ａ及び第２スイッチ回路１１ｂの各スイッチには寄生容量Ｃが存在している。つまり、寄生容量Ｃは、高電位電源ＶＲＨ又は低電位電源ＶＲＬに対して直接接続され、出力端子１５に対しては抵抗素子Ｒａ，Ｒｂ，Ｒ１を介して間接的に接続されている。つまり、第１スイッチ回路１１ａを構成するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａの寄生容量Ｃは、高電位電源ＶＲＨとグランドとの間に接続され、第２スイッチ回路１１ｂを構成するスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの寄生容量Ｃは、低電位電源ＶＲＬとグランドとの間に接続されている。そして、これらの寄生容量は、出力端子１５に接続されていない。そのため、図６（ａ）や図６（ｂ）に示すように、設定コードに応じて高電位電源ＶＲＨと出力ノードＮ０ｂとの間と、出力ノードＮ０ｂと低電位電源ＶＲＬとの間の抵抗素子の接続状態が変更されても、合成された寄生容量１６Ｃの端子間電圧は変化しないため、寄生容量Ｃにおける充電又は放電は行われない。また、出力ノードＮ０ｂにおける電圧の変化は、寄生容量Ｃの影響を受けない。従って、デジタル信号Ｄ０〜Ｄ３を変更してからアナログ信号ＡＯＵＴが安定するまでの時間、即ち出力応答時間が短縮される。

次に上記のように構成されたＤ／Ａ変換器１０の作用について説明する。
図５に示すように、第１スイッチ回路１１ａ及び第２スイッチ回路１１ｂの各スイッチには寄生容量Ｃが存在している。つまり、寄生容量Ｃは、高電位電源ＶＲＨ又は低電位電源ＶＲＬに対して直接接続され、出力端子１５に対しては抵抗素子Ｒａ，Ｒｂ，Ｒ１を介して間接的に接続されている。そのため、例えば図６（ａ）に示す設定コード「０」の寄生容量Ｃに電荷が蓄えられていない状態から、図６（ｂ）に示す設定コード「８」に切り替わっても、スイッチの寄生容量Ｃの端子電圧が変化せず、充放電が行われない。従って、出力端子１５からは、寄生容量Ｃの充電を待つことなく、設定コードに応じた所望の電位のアナログ信号ＡＯＵＴが出力される。

図１４に示す従来のＤ／Ａ変換器４０では、設定コードを切り替えてから所望の電位のアナログ信号ＡＯＵＴが出力されるまでに、各スイッチ素子ＳＷ０〜ＳＷ１５の寄生容量Ｃが充電又は放電される必要がある。そのため、図７（ａ）に示すように、設定コードを「０」→「８」→「１５」→「８」→「０」と変更した場合、図７（ｂ）の一点鎖線で示すように、アナログ信号ＡＯＵＴが変化する。そして、設定コードを「０」→「８」，「１５」→「８」のように変更した場合に回路の時定数ＣＲが最も高くなり、所望の電位のアナログ信号ＡＯＵＴの電位になるまでの時間が長くなる。これに対し、本実施形態のＤ／Ａ変換器１０では、設定コードを切り替えてから所望の電位のアナログ信号ＡＯＵＴが出力されるまでに、各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂの寄生容量Ｃが充電又は放電されない。従って、図７（ｂ）の実線で示すように、アナログ信号ＡＯＵＴの電位が変化し、設定コード「８」に切り替わるときであっても、所望の電位のアナログ信号ＡＯＵＴの電位が素早く出力され、出力応答時間が従来例に比べて短縮される。

また、設定コードを「８」の前後で切り替えた場合、即ち、図８（ａ）に示すように、設定コードを「７」→「８」→「９」と切り替えた場合、従来のＤ／Ａ変換器４０では、図８（ｂ）において一点鎖線で示すように、所望の電位のアナログ信号ＡＯＵＴが出力されるまでの時間が長くなる。これに対し、本実施形態のＤ／Ａ変換器１０では、図８（ｂ）に実線で示すように、所望の電位のアナログ信号ＡＯＵＴが素早く出力され、出力応答時間が短縮される。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１スイッチ回路１１ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａは、第１端子が共通接続されるとともにその第１端子が高電位電源ＶＲＨに接続され、第２スイッチ回路１１ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂは、第１端子が共通接続されるとともにその第１端子が低電位電源ＶＲＬに接続される。第１分圧回路１２ａの抵抗素子Ｒａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間に接続され、第２分圧回路１２ｂの抵抗素子Ｒｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間に接続される。制御回路１３は、デジタル信号Ｄ０〜Ｄ３に基づいて、第１スイッチ回路１１ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの１つをオンするとともに第２スイッチ回路１１ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの１つをオンするようにした。その結果、第１スイッチ回路１１ａのオンしたスイッチ素子によりそのスイッチ素子の第２端子が接続された第１ノードが高電位電源ＶＲＨに接続され、第２スイッチ回路１１ｂのオンしたスイッチ素子によりそのスイッチ素子の第２端子が接続された第２ノードが低電位電源ＶＲＬに接続される。そして、第１分圧回路１２ａと第２分圧回路１２ｂとの間の接続点である出力ノードＮ０ｂから、第１ノードと第２ノードとの間の抵抗素子により高電位電源ＶＲＨと低電位電源ＶＲＬとの間を分圧した電位のアナログ信号ＡＯＵＴが出力される。

この構成によれば、各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂに存在する寄生容量が高電位電源ＶＲＨ又は低電位電源ＶＲＬに対して直接接続されているため、制御回路１３によってオンされるスイッチ素子が切り替わっても、寄生容量の端子電圧は変化しないので充放電が行われない。従って、寄生容量の充放電を待つことなく所望の電位のアナログ信号ＡＯＵＴが出力されるため、寄生容量が出力端子に直接接続され、寄生容量の充放電が完了した後に所望の電位のアナログ信号が出力されるＤ／Ａ変換器と比べ、出力応答時間の短縮化を図ることができる。

（第二実施形態）
以下、本発明を具体化した第二実施形態を図９に従って説明する。尚、第一実施形態と同じ部材にはそれぞれ同一の符号を付してその説明を一部省略する。

図９に示すように、本実施形態のＤ／Ａ変換器２０は第一実施形態のＤ／Ａ変換器１０の構成に加えて、第１スイッチ回路１１ａを構成するスイッチ素子ＳＷ０ａと、第２スイッチ回路１１ｂを構成するスイッチ素子ＳＷ１５ｂとの間には、抵抗素子Ｒ２が接続されている。この抵抗素子Ｒ２は、電圧生成回路２２を構成する第１分圧回路１２ａ及び第２分圧回路１２ｂにおけるノイズの混入を防ぐ。また、抵抗素子Ｒ２は抵抗素子Ｒ１と同じ抵抗値とする。

詳述すると、第一実施形態において、図１において左端のスイッチ素子ＳＷ０ａがオンされていない場合、抵抗素子Ｒａとスイッチ素子ＳＷ０ａとの間のノードは、何れにも接続されていない、所謂開放端となる。従って、このノードの電位は、環境によって外部から混入するノイズの影響により変動する。この変動は、オンしたスイッチ素子が接続されたノードの電位、即ち高電位電源ＶＲＨの電圧変動を招く虞がある。同様に、図１において左端のスイッチ素子ＳＷ１５ｂがオンされていない場合、抵抗素子Ｒｂとスイッチ素子ＳＷ１５ｂとの間のノードが開放端となり、低電位電源ＶＲＬの電圧変動を招く虞がある。

この点、本実施形態では、直列接続された複数の抵抗素子Ｒａからなる第１分圧回路１２ａの両端を、抵抗素子Ｒ１，Ｒ２により、直列接続された複数の抵抗素子Ｒｂからなる第２分圧回路１２ｂの両端に接続することで、抵抗素子Ｒａ，Ｒｂ，Ｒ１，Ｒ２をリング状に接続している。また、抵抗素子Ｒ２を追加したことにより、抵抗素子の数が偶数となり、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には、１６個の抵抗素子を直列接続した回路が接続されるとともに、その回路には同数の抵抗素子を直列接続した回路が並列に接続されている。従って、抵抗素子Ｒ１を通る第１の電流経路と抵抗素子Ｒ２を通る第２の電流経路との２つの電流経路にて、高電位電源ＶＲＨから低電位電源ＶＲＬに向かって電流が流れる。このため、各抵抗素子、及び抵抗素子間のノードの電位がノイズの影響を受け難くなり、ノイズ耐性が向上する。

以上記述したように、本実施形態によれば、第一実施形態の効果に加えて、以下の効果を有する。
（４）第１分圧回路１２ａの抵抗素子Ｒａと第２分圧回路１２ｂの抵抗素子Ｒｂを、抵抗素子Ｒ２によりリング状に接続するようにしたため、電圧生成回路２２内に開放端が無くなり、混入するノイズの影響を低減し、アナログ信号ＡＯＵＴの変動を抑制することができる。

（第三実施形態）
以下、本発明を具体化した第三実施形態を図１０に従って説明する。先の図１〜図９に示した部材と同一の部材にはそれぞれ同一の符号を付してその説明を一部省略する。

図１０に示すように、本実施形態のＤ／Ａ変換器３０は、第二実施形態のＤ／Ａ変換器２０の構成に加えて、第３選択回路としての第３スイッチ回路１６を備えている。第３スイッチ回路１６は、第１スイッチ回路１１ａ等と同様に、１６個のスイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃからなり、各スイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃは、第１スイッチ回路１１ａと第２スイッチ回路１１ｂにおいて同時にオンされる２つのスイッチ素子の第２端子が接続されたノードの間にそれぞれ接続されている。例えば、図３（ａ）及び図３（ｂ）に示すように、スイッチ素子ＳＷ０ａとスイッチ素子ＳＷ０ｂが同時にオンされる。そして、スイッチ素子ＳＷ０ｃは、スイッチ素子ＳＷ０ａが接続されたノードＮ０ａと、スイッチ素子ＳＷ０ｂが接続された出力ノードＮ０ｂとの間に接続されている。第３スイッチ回路１６を構成する複数のスイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃは、制御回路３３により生成される制御信号によりオンオフ制御される。

制御回路３３は、第一実施形態と同様に、制御コード、即ちデジタル信号Ｄ０〜Ｄ３に基づいて、第１スイッチ回路１１ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａと、第２スイッチ回路１１ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂをオンオフ制御する制御信号Ｓｃを生成する。

更に、制御回路３３は、オンされた２つのスイッチ素子の間の中間となる２つのノードを互いに接続するように、第３スイッチ回路１６を構成するスイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃを制御する制御信号を生成する。本実施形態において、第１分圧回路１２ａと第２分圧回路１２ｂはそれぞれ１５個の抵抗素子Ｒａ，Ｒｂを備え、第１分圧回路１２ａと第２分圧回路１２ｂは抵抗素子Ｒ１，Ｒ２によってリング状に接続されている。そして、各抵抗素子Ｒａ，Ｒｂ，Ｒ１，Ｒ２の抵抗値は同じ値に設定されている。従って、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には、１６個の抵抗素子が接続される。例えば、設定コードが「８」の場合、第１スイッチ回路１１ａのスイッチ素子ＳＷ８ａと、第２スイッチ回路１１ｂのスイッチ素子ＳＷ８ｂがオンされる。従って、図１１に示すように、制御回路３３は、スイッチ素子ＳＷ８ａが接続されたノードＮ８ａと、スイッチ素子ＳＷ８ｂが接続されたノードＮ８ｂとの中間のノードＮ０ａ，Ｎ０ｂの間に接続されたスイッチ素子ＳＷ０ｃをオンするように、第３スイッチ回路１６に供給する制御信号を生成する。

このように構成されたＤ／Ａ変換器３０の作用を説明する。
尚、第３スイッチ回路１６に係る部分以外の作用は、第一実施形態、第二実施形態と同じであるため、ここでは割愛する。

今、設定コード「０」により第１スイッチ回路１１ａのスイッチ素子ＳＷ０ａと第２スイッチ回路１１ｂのスイッチ素子ＳＷ０ｂがそれぞれオンされ、出力ノードＮ０ｂにおける電圧（＝ＶＲＬ）のアナログ信号ＡＯＵＴを出力している。そして、設定コード「８」が入力されると、その設定コードに応じて、ノードＮ８ａがスイッチ素子ＳＷ８ａを介して高電位電源ＶＲＨに接続され、ノードＮ８ｂがスイッチ素子ＳＷ８ｂを介して低電位電源ＶＲＬに接続される。

更に、ノードＮ０ａと出力ノードＮ０ｂとがスイッチ素子ＳＷ０ｃを介して互いに接続される。この時、設定コード「０」に対応して高電位電源ＶＲＨに接続されていたノードＮ０ａと低電位電源ＶＲＬに接続されていた出力ノードＮ０ｂと、の間で電荷の移動が行われ、両ノードＮ０ａ，Ｎ０ｂが高電位電源ＶＲＨと低電位電源ＶＲＬとの間との間の中間電圧となる。これにより、第３スイッチ回路１６を備えていない回路と比べて、Ｄ／Ａ変換器３０内の各ノードＮ０ａ〜Ｎ１５ａ，Ｎ０ｂ〜Ｎ１５ｂにおける電位が素早く安定化する。この結果、アナログ信号ＡＯＵＴの電位も素早く安定化する。

以上記述したように、本実施形態によれば、第二実施形態の効果に加えて、以下の効果を有する。
（５）設定コードに応じて第３スイッチ回路１６のスイッチのいずれかをオンさせて、高電位電源ＶＲＨと低電位電源ＶＲＬとの中間電位となるノードＮ０ａ〜Ｎ１５ａのいずれか１つと、同中間電位となる出力ノードＮ０ｂ〜Ｎ１５ｂのいずれか１つと結ぶ電流経路を接続させる。そのため、設定コードが切り替わった際に、スイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃのいずれかを介して電流が流れ、第１の電流経路と第２の電流経路との間で電荷の授受が行われるため、スイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃを備えない構成と比べて、Ｄ／Ａ変換器３０内の各ノードＮ０ａ〜Ｎ１５ａ，Ｎ０ｂ〜Ｎ１５ｂにおける電位を素早く安定化でき、ひいてはアナログ信号ＡＯＵＴの電位を速やかに安定化することができる。

なお、上記各実施形態は、以下の態様で実施してもよい。
・上記第二実施形態おいて、図１２に示すように、高電位電源ＶＲＨ（又は低電位電源ＶＲＬ）との電位差が、出力ノードＮ０ｂの電位と低電位電源ＶＲＬ（又は高電位電源ＶＲＨ）との電位差と等しくなるノードＮ０ａにアンプ２４を介して出力端子２５を接続してもよい。このように出力端子２５をノードＮ０ａに接続することで、図１３に示すように、対照的、つまりアナログ信号ＡＯＵＴの特性と逆特性にて変化するアナログ信号ＸＡＯＵＴを出力することができる。尚、上記第三実施形態対しても、同様に、アンプ２４を接続してアナログ信号ＸＡＯＵＴを出力するようにしても良い。

・上記各実施形態では、各抵抗素子Ｒａ及び各抵抗素子Ｒｂと、抵抗素子Ｒ１とは同じ抵抗値を有するようにしたが、これに限らず、異なる抵抗値を有してもよい。さらに、各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂ間に接続する各抵抗素子Ｒａ，Ｒｂを同一の抵抗値とせずに異なる抵抗値を有するようにして、アナログ信号ＡＯＵＴの変化を非線形とするようにしてもよい。

・上記各実施形態において、抵抗素子Ｒ１を省略してもよい。また、抵抗素子Ｒ１をアンプ１４と第２分圧回路１２ｂとの間に接続してもよい。更に、抵抗素子Ｒ１を、アンプ１４と第１分圧回路１２ａとの間と、アンプ１４と第２分圧回路１２ｂとの間の双方に接続してもよい。

・上記各実施形態では、４ビットのデジタル信号Ｄ０〜Ｄ３をアナログ信号に変換する構成のＤ／Ａ変換器に具体化したが、３ビット以下のデジタル信号又は、５ビット以上のデジタル信号をアナログ信号に変換するＤ／Ａ変換器に具体化してもよい。

第一実施形態のＤ／Ａ変換器のブロック回路図である。 設定コードとデジタル信号の関係を示す説明図である。 （ａ）（ｂ）は設定コードとスイッチ設定の関係を示す説明図である。 設定コードと出力端子電圧の関係を示す説明図である。 Ｄ／Ａ変換器の動作を説明するための模式図である。 （ａ）（ｂ）はＤ／Ａ変換器の動作説明図である。 （ａ）（ｂ）はＤ／Ａ変換器の動作波形図である。 （ａ）（ｂ）はＤ／Ａ変換器の動作波形図である。 第二実施形態のＤ／Ａ変換器のブロック回路図である。 第三実施形態のＤ／Ａ変換器のブロック回路図である。 設定コードとスイッチ設定の関係を示す説明図である。 別のＤ／Ａ変換器のブロック回路図である。 別のＤ／Ａ変換器における設定コードと出力端子電圧の関係を示す説明図である。 従来のＤ／Ａ変換器のブロック回路図である。 従来のＤ／Ａ変換器の動作を説明するための模式図である。 （ａ）（ｂ）は従来のＤ／Ａ変換器の動作説明図である。

符号の説明

１０，２０，３０ Ｄ／Ａ変換器
１１ 選択回路
１１ａ 第１スイッチ回路
１１ｂ 第２スイッチ回路
１２，２２ 電圧生成回路
１２ａ 第１分圧回路
１２ｂ 第２分圧回路
１３，３３ 制御回路
１６ 第３スイッチ回路
Ｄ０〜Ｄ３ デジタル信号
ＡＯＵＴ アナログ信号
Ｎ０ａ〜Ｎ１５ａ，Ｎ０ｂ〜Ｎ１５ｂ ノード
Ｒａ，Ｒｂ，Ｒ１，Ｒ２ 抵抗素子
ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂ，ＳＷ０ｃ〜ＳＷ１５ｃ スイッチ素子
ＶＲＨ 高電位電源
ＶＲＬ 低電位電源

Claims (10)

1. 第１端子が共通接続されるとともにその第１端子が高電位電源に接続される複数のスイッチ素子からなる第１選択回路と、
   第１端子が共通接続されるとともにその第１端子が低電位電源に接続される複数のスイッチ素子からなる第２選択回路と、
   直列接続された複数の抵抗素子からなり、各抵抗素子が前記第１選択回路を構成する複数のスイッチ素子の第２端子間にそれぞれ接続された第１分圧回路と、
   前記第１分圧回路に接続され、直列接続された複数の抵抗素子からなり、各抵抗素子が前記第２選択回路を構成する複数のスイッチ素子の第２端子間にそれぞれ接続された第２分圧回路と、
   デジタル信号に基づいて、前記第１選択回路を構成する複数のスイッチ素子のうちの１つをオンするとともに前記第２選択回路を構成する複数のスイッチ素子のうちの１つをオンするように制御信号を生成する制御回路と、
   前記第１選択回路と前記第２選択回路において同時にオンされる２つのスイッチ素子間にそれぞれ接続され、前記デジタル信号に基づいて生成された制御信号により制御される複数のスイッチ素子からなる第３選択回路と
   を備え、
   前記第１選択回路のオンしたスイッチ素子によりそのスイッチ素子の第２端子が接続された第１ノードを前記高電位電源に接続し、前記第２選択回路のオンしたスイッチ素子によりそのスイッチ素子の第２端子が接続された第２ノードを前記低電位電源に接続し、前記第１分圧回路と前記第２分圧回路との間の接続点から、前記第１ノードと前記第２ノードとの間の抵抗素子により前記高電位電源と前記低電位電源との間を分圧した電位のアナログ信号を出力する、
   ことを特徴とするＤ／Ａ変換器。
2. 前記第１分圧回路及び前記第２分圧回路のうちの少なくとも一方と前記接続点との間に接続される抵抗素子を備えた、ことを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 前記制御回路は、前記第１ノードと前記第２ノードとの間の抵抗素子の数を一定とするように前記制御信号を生成する、ことを特徴とする請求項１又は２に記載のＤ／Ａ変換器。
4. 前記制御回路は、前記高電位電源及び前記低電位電源のうちの何れか一方と、前記接続点との間に、前記デジタル信号に応じた数の前記抵抗素子を直列接続するように前記制御信号を生成する、ことを特徴とする請求項３記載のＤ／Ａ変換器。
5. 前記第１分圧回路を構成する抵抗素子の抵抗値と前記第２分圧回路を構成する抵抗素子の抵抗値は同じ値に設定されてなる、ことを特徴とする請求項１乃至４のうちの何れか一項に記載のＤ／Ａ変換器。
6. 前記第１分圧回路を構成する抵抗素子の抵抗値と前記第２分圧回路を構成する抵抗素子の抵抗値は異なる値に設定されてなる、ことを特徴とする請求項１乃至４のうちの何れか一項に記載のＤ／Ａ変換器。
7. 前記第１分圧回路の抵抗素子と前記第２分圧回路の抵抗素子とをリング状に接続する抵抗素子を備えた、ことを特徴とする請求項１乃至５のうちの何れか一項に記載のＤ／Ａ変換器。
8. 前記第１分圧回路及び前記第２分圧回路のうちの少なくとも一方と前記接続点との間に接続される第１の抵抗素子と、前記第１分圧回路の抵抗素子と前記第１の抵抗素子と前記第２分圧回路の抵抗素子とをリング状に接続する第２の抵抗素子とを備えた、ことを特徴とする請求項１乃至５のうちの何れか一項に記載のＤ／Ａ変換器。
9. 前記第１ノードと前記第２ノードとの間には、前記第１の抵抗素子が介在する第１の電流経路と、前記第２の抵抗素子が介在する第２の電流経路とが形成され、前記第１の電流経路を形成する抵抗素子の数と前記第２の電流経路を形成する抵抗素子の数は同数であり且つ偶数であって、
   前記制御回路は、前記第３選択回路を構成する複数のスイッチ素子のうち、前記デジタル信号に基づいて生成した制御信号により、前記第１ノードと前記第２ノードとの中間のノードに接続されたスイッチ素子をオンする、ことを特徴とする請求項８に記載のＤ／Ａ変換器。
10. 前記高電位電源との間の電位差が、前記接続点と低電位電源との間の電位差と等しくなるノードの電位を第２のアナログ信号として出力する、ことを特徴とする請求項７乃至９のうちの何れか一項に記載のＤ／Ａ変換器。

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