JP2010056908A - Ｄ／ａ変換器 - Google Patents

Abstract

【課題】出力応答時間の短縮を図ることができるＤ／Ａ変換器を提供すること。
【解決手段】第１電圧生成部２０において、第１抵抗群２２ａは直列接続された複数の抵抗素子Ｒ１ａを含み、第２抵抗群２２ｂは直列接続された複数の抵抗素子Ｒ１ｂを含む。第１スイッチ回路２１ａは第１抵抗群２２ａの抵抗素子Ｒ１ａにそれぞれ接続される複数のスイッチ素子Ｓ１１ａ〜Ｓ１８ａを含み、第１制御信号Ｓｃ１に基づいてオンしたスイッチ素子を介して第１抵抗群２２ａの複数の抵抗素子Ｒ１ａのうちの１つの端子に選択的に高電位電圧ＶＲＨを供給する。第２スイッチ回路２１ｂは第２抵抗群２２ｂの抵抗素子Ｒ１ｂにそれぞれ接続される複数のスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂを含み、第１制御信号Ｓｃ１に基づいてオンしたスイッチ素子を介して第２抵抗群２２ｂの複数の抵抗素子Ｒ１ｂのうちの１つの端子に選択的に低電位電圧ＶＲＬを供給する。
【選択図】図１

Description

高電位電圧と低電位電圧との間の電圧を分圧する抵抗素子を備えたデジタル−アナログ（Ｄ／Ａ）変換器に関する。

近年、デジタル技術の発展に伴い、オーディオ機器やビデオ機器等を始めとする種々の電気機器のデジタル化が進んでいる。そして、これらの電気機器に使用されるＤ／Ａ変換器の動作速度の高速化が求められている。

図９は、抵抗素子を分圧抵抗として用いたＤ／Ａ変換器を示す。このＤ／Ａ変換器９０は、１６個の抵抗素子Ｒで構成された電圧生成回路９１を有する。１６個の抵抗素子Ｒは同じ抵抗値に設定され、高電位電圧ＶＲＨが供給される端子と低電位電圧ＶＲＬが供給される端子との間に直列に接続されている。そして、電圧生成回路９１は、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を１６個の抵抗素子Ｒにより等分割した分圧電圧を生成する。つまり、各抵抗素子Ｒ間及び抵抗素子Ｒと低電位電圧ＶＲＬとの間の接続点、即ちノードＮ０〜Ｎ１５には、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電圧を等分割した電位Ｖ０〜Ｖ１５がそれぞれ生じる。

各抵抗素子Ｒにおいて、低電位電圧ＶＲＬ側のノードＮ０〜Ｎ１５には電圧選択回路９２を構成するスイッチ素子ＳＷ０〜ＳＷ１５の第１端子がそれぞれ接続され、各スイッチ素子ＳＷ０〜ＳＷ１５の第２端子は共通に接続されるとともに出力端子９４に接続されている。各スイッチ素子ＳＷ０〜ＳＷ１５は、設定コードとして外部から４ビットのデジタル信号Ｄ３〜Ｄ０が入力される制御回路９３によりオンオフ制御される。制御回路９３は、デジタル信号Ｄ３〜Ｄ０をデコードして生成した制御信号を電圧選択回路９２に出力し、スイッチ素子ＳＷ０〜ＳＷ１５のうちのいずれか１つをオンさせる。

従って、出力端子９４には、オンしたスイッチを介して、電圧生成回路９１のノードＮ０〜Ｎ１５のいずれか１つが接続される。つまり、ノードＮ１６の電位は、接続されたノードＮ０〜Ｎ１５の電位に応じて変化する。このようにして、Ｄ／Ａ変換器９０は、設定コード（デジタル信号Ｄ３〜Ｄ０）に対応する電位のアナログ信号Ａｏｕｔを出力する。

同様に、複数のスイッチにより選択した電圧を出力するＤ／Ａ変換器として、例えば特許文献１に開示されているように、ラダー抵抗を用い、スイッチが出力端子側に接続されたものがある。
特開平９−２３２９６１号公報

ところで、Ｄ／Ａ変換器９０の各箇所には寄生容量が存在する。図１０に示すように、スイッチ素子ＳＷ０〜ＳＷ１５の各第２端子における寄生容量Ｃは、Ｄ／Ａ変換器９０の出力特性に影響を与える。つまり、デジタル信号Ｄ３〜Ｄ０に応じてオンされるスイッチが切り替えられると、オンされたスイッチにより選択された分圧電圧が寄生容量Ｃに加わるため、寄生容量Ｃの端子間電圧が変化し、寄生容量Ｃの充電又は放電が行われる。従って、スイッチの切換の前後におけるアナログ信号Ａｏｕｔの電圧の差が大きい、つまりスイッチを切り換える前の寄生容量Ｃの端子電圧とスイッチにより選択された分圧電圧との差が大きいほど寄生容量Ｃに対する充電又は放電に要する時間が長くなる。

このため、Ｄ／Ａ変換器９０の出力応答時間、即ちスイッチを切り替えてからアナログ信号Ａｏｕｔの電圧が安定するまでの時間が長くなるという問題があった。特に、各スイッチ素子ＳＷ０〜ＳＷ１５の第２端子は共通接続されているため、その第２端子における寄生容量は、Ｄ／Ａ変換器９０の出力端子に対して並列に接続されるため、図１１（ａ）に示すように、１６倍の容量値を持つ寄生容量（１６Ｃ）が出力端子に接続されたことと等価となる。そして、この寄生容量に低電位電圧ＶＲＬの電位が充電されている状態から、図１１（ｂ）に示すように、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の中間電圧を出力する状態に切り替えると、同状態では回路の時定数ＣＲが高いため寄生容量Ｃへの充電に時間がかかり、この問題が顕著なものとなっていた。

このＤ／Ａ変換器で、出力応答時間の短縮を図ることを目的とする。

このＤ／Ａ変換器の特徴は、デジタル信号をデコードして制御信号を生成する制御回路と、前記制御信号に応答して第１電圧と第２電圧との間であって前記デジタル信号に対応する電圧を生成する電圧生成回路と、を有し、前記電圧生成回路は複数段の電圧生成部を含み、各段の前記電圧生成部は、複数の抵抗素子が直列接続された第１抵抗群と、複数の抵抗素子が直列接続された第２抵抗群と、前記第１抵抗群の第１端子と前記第２抵抗群の第１端子との間に接続された第１抵抗体と、前記第１抵抗群の第２端子と前記第２抵抗群の第２端子との間に接続された第２抵抗体と、前記第１抵抗群の抵抗素子に第２端子がそれぞれ接続され第１端子が共通接続される複数のスイッチ素子を含み、前記制御信号に基づいて前記複数のスイッチ素子のうちの１つがオンすることにより前記第１抵抗群の複数の抵抗素子のうちの１つの端子を選択する第１選択回路と、前記第２抵抗群の抵抗素子に第２端子がそれぞれ接続され第１端子が共通接続される複数のスイッチ素子を含み、前記制御信号に基づいて前記複数のスイッチ素子のうちの１つがオンすることにより前記第２抵抗群の複数の抵抗素子のうちの１つの端子を選択する第２選択回路と、を含み、前記第１選択回路のスイッチ素子の第１端子に供給される第１電圧と、前記第２選択回路のスイッチ素子の第１端子に供給される第２電圧とに基づいて、前記第１選択回路及び前記第２選択回路により選択された端子間の抵抗素子及び第２抵抗体により分圧した電圧を生成し、初段の前記電圧生成部の第１選択回路のスイッチ素子の第１端子には第１電圧として高電位電圧が供給され、初段の前記電圧生成部の第２選択回路のスイッチ素子の第１端子には第２電圧として低電位電圧が供給され、初段を除く各段の前記電圧生成部は、各段の前段の前記電圧生成部に含まれる前記第２抵抗体であって、前段の第２抵抗体の両端に発生する電圧を第１電圧及び第２電圧として入力し、最終段の前記電圧生成部の第２抵抗体の両端の何れか一方から前記デジタル信号に対応する電圧を出力する。

この構成によれば、各スイッチ素子に存在する寄生容量が高電位電圧又は低電位電圧を供給する端子に対して直接接続されているため、オンされるスイッチ素子が切り替わっても、寄生容量の端子電圧は変化しないので充放電が行われない。従って、寄生容量の充放電を待つことなく所望の電位のアナログ信号が出力されるため、寄生容量が出力端子に直接接続され、寄生容量の充放電が完了した後に所望の電位のアナログ信号が出力されるＤ／Ａ変換器と比べ、出力応答時間の短縮化を図ることができる。

開示のＤ／Ａ変換器は、出力応答時間の短縮を図ることができるという効果を奏する。

（第一実施形態）
以下、第一実施形態を図面に従って説明する。
図１に示すように、Ｄ／Ａ変換器１０は、設定コードとして入力される複数ビット（本実施形態では５ビット）のデジタル信号Ｄ４〜Ｄ０をアナログ信号Ａｏｕｔに変換するものであり、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間であってデジタル信号Ｄ４〜Ｄ０に対応する電圧のアナログ信号Ａｏｕｔを出力する。図２は、設定コードとデジタル信号Ｄ４〜Ｄ０の対応を示す。

Ｄ／Ａ変換器１０は、制御回路１１、電圧生成回路１２、増幅回路（ＡＭＰ）１４を含む。制御回路１１は、上記デジタル信号Ｄ４〜Ｄ０をデコードして電圧生成回路１２の構成に応じた制御信号を生成する。制御信号は電圧生成回路１２の構成に応じた複数の信号から構成される。本実施形態において、制御回路１１は、デジタル信号Ｄ４〜Ｄ０の上位３ビットをデコードして第１制御信号Ｓｃ１を生成するとともに、デジタル信号Ｄ４〜Ｄ０の下位２ビットをデコードして第２制御信号Ｓｃ２を生成する。尚、上位ビット及び下位ビットのビット数は、電圧生成回路１２の構成に応じて設定される。

電圧生成回路１２は、第１及び第２制御信号Ｓｃ１，Ｓｃ２に基づいて、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間であって設定コード、即ちデジタル信号Ｄ４〜Ｄ０に対応する電圧を生成する。増幅回路１４は、電圧生成回路１２にて生成された電圧に基づいてアナログ信号Ａｏｕｔを出力する。

電圧生成回路１２は、複数段（本実施形態では２段）の電圧生成部２０，３０を含む。
初段の第１電圧生成部２０は、第１選択回路としての第１スイッチ回路２１ａ、第２選択回路としての第２スイッチ回路２１ｂを含む。

第１スイッチ回路２１ａは第１電圧として高電位電圧ＶＲＨが供給され、第２スイッチ回路２１ｂは第２電圧として低電位電圧ＶＲＬが供給される。
第１スイッチ回路２１ａは、設定コードを構成する上位ビット（デジタル信号Ｄ４〜Ｄ２）のビット数ｍ（３ビット）に対応する２^ｍ（＝８）個のスイッチ素子Ｓ１１ａ〜Ｓ１８ａを備えている。スイッチ素子Ｓ１１ａ〜Ｓ１８ａは、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子Ｓ１１ａ〜Ｓ１８ａの第１端子は共通接続されるとともに高電位電圧ＶＲＨが接続されており、第２端子は第１抵抗群２２ａに接続されている。従って、上記した第１制御信号Ｓｃ１は、８個のスイッチ素子Ｓ１１ａ〜Ｓ１８ａを独立してオンオフ制御するために８つの信号から構成されている。複数のスイッチ素子Ｓ１１ａ〜Ｓ１８ａは、第１制御信号Ｓｃ１に応答してそれぞれ独立してオンオフする。そして、その時々において第１制御信号Ｓｃ１に対応する１つのスイッチ素子がオンする。

第２スイッチ回路２１ｂは、設定コードを構成する上位ビット（デジタル信号Ｄ４〜Ｄ２）のビット数ｍ（３ビット）に対応する２^ｍ（＝８）個のスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂを備えている。スイッチ素子Ｓ１１ｂ〜Ｓ１８ｂは、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子Ｓ１１ｂ〜Ｓ１８ｂの第１端子は共通接続されるとともに低電位電圧ＶＲＬが接続されており、第２端子は第２抵抗群２２ｂに接続されている。複数のスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂは、第１制御信号Ｓｃ１に応答してそれぞれ独立してオンオフする。そして、図３に示すように、その時々において第１制御信号Ｓｃ１に対応する１つのスイッチ素子がオンする。尚、図３において、スイッチ群の０Ｂ〜７Ｂは、第１スイッチ回路２１ａにおいてはスイッチ素子Ｓ１１ａ〜Ｓ１８ａにそれぞれ対応し、第２スイッチ回路２１ｂにおいてはスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂにそれぞれ対応する。

第１スイッチ回路２１ａに接続された第１抵抗群２２ａは、第１スイッチ回路２１ａを構成するスイッチ素子Ｓ１１ａ〜Ｓ１８ａの第２端子間にそれぞれ接続される複数の抵抗素子Ｒ１ａにより構成されている。即ち、第１抵抗群２２ａは、スイッチ素子Ｓ１１ａ〜Ｓ１８ａより１つ少ない数（２^ｍ−１）個の抵抗素子Ｒ１ａを備え、それらの抵抗素子Ｒ１ａは直列接続されている。第１スイッチ回路２１ａを構成するスイッチ素子Ｓ１１ａ〜Ｓ１８ａのうちの何れか１つをオンすることにより、そのオンしたスイッチを介して高電位電圧ＶＲＨが抵抗素子Ｒ１ａに供給される。

第２スイッチ回路２１ｂに接続された第２抵抗群２２ｂは、第２スイッチ回路２１ｂを構成するスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂの第２端子間にそれぞれ接続される複数の抵抗素子Ｒ１ｂにより構成されている。即ち、第２抵抗群２２ｂは、スイッチ素子Ｓ１１ｂ〜Ｓ１８ｂより１つ少ない数（２^ｍ−１）個の抵抗素子Ｒ１ｂを備え、それらの抵抗素子Ｒ１ｂは直列接続されている。抵抗素子Ｒ１ｂの抵抗値は、第１抵抗群２２ａを構成する抵抗素子Ｒ１ａの抵抗値と同じ値に設定されている。第２スイッチ回路２１ｂを構成するスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂのうちの何れか１つをオンすることにより、そのオンしたスイッチを介して低電位電圧ＶＲＬが抵抗素子Ｒ１ｂに供給される。

複数の抵抗素子Ｒ１ａによる直列回路の両端であるノードＮ１１ａ，Ｎ１２ａは、第１抵抗群の第１端子及び第２端子である。同様に、複数の抵抗素子Ｒ１ｂによる直列回路の両端であるノードＮ１１ｂ，Ｎ１２ｂは、第２抵抗群２２ｂの第１端子及び第２端子である。

上記制御回路１１と第１スイッチ回路２１ａは、オンしたスイッチ素子により選択したノードと、第１抵抗群２２ａの第２端子（ノードＮ１２ａ）との間の抵抗素子Ｒ１ａの数即ち抵抗値を、スイッチ素子Ｓ１１ａ〜Ｓ１８ａを制御する設定コード（デジタル信号Ｄ４〜Ｄ２）に応じて変更する。制御回路１１と第２スイッチ回路２１ｂは、オンしたスイッチ素子により選択したノードと、第２抵抗群２２ｂの第２端子（ノードＮ１２ｂ）との間の抵抗素子Ｒ１ｂの数、即ち合成抵抗値を、スイッチ素子Ｓ１１ｂ〜Ｓ１８ｂを制御する設定コード（デジタル信号Ｄ４〜Ｄ２）に応じて、第１抵抗群２２ａの素子数と相補的に変更する。

一例として、第１スイッチ回路２１ａにおいてスイッチ素子Ｓ１１ａがオンするとき、第２スイッチ回路２１ｂにおいてスイッチ素子Ｓ１１ｂがオンする。これにより、第１抵抗群２２ａにおいて選択されたノードとノードＮ１２ａとの間の抵抗数は「７」となる。一方、第２抵抗群２２ｂにおいて選択されたノードとノードＮ１２ｂとの間の抵抗数は「０」となる。別の例として、第１スイッチ回路２１ａにおいてスイッチ素子Ｓ１３ａがオンするとき、第２スイッチ回路２１ｂにおいてスイッチ素子Ｓ１３ｂがオンする。これにより、第１抵抗群２２ａにおいて選択されたノードとノードＮ１２ａとの間の抵抗数は「５」となる。一方、第２抵抗群２２ｂにおいて選択されたノードとノードＮ１２ｂとの間の抵抗数は「２」となる。

尚、第１及び第２抵抗群２２ａ，２２ｂにおいて、スイッチ回路２１ａ，２１ｂにより選択されたノードと第２端子（ノードＮ１２ａ，Ｎ１２ｂ）との間の素子数（合成抵抗値）と、選択されたノードと第１端子（ノードＮ１１ａ，Ｎ１１ｂ）との間の素子数（合成抵抗値）も同様に相補的に変更される。

第１抵抗群２２ａの第１端子であるノードＮ１１ａと第２抵抗群２２ｂの第１端子であるノードＮ１１ｂとの間には第１抵抗体２３が接続されている。第１抵抗群２２ａの第２端子であるノードＮ１２ａと第２抵抗群２２ｂの第２端子であるノードＮ１２ｂとの間には第２抵抗体として電圧生成部３０が接続されている。従って、第１電圧生成部２０は、第１抵抗群２２ａ、第２電圧生成部３０（第２抵抗体）、第２抵抗群２２ｂ、及び第１抵抗体２３により形成される抵抗ループを有している。

第１抵抗体２３は、少なくとも１つの抵抗素子から構成されている。本実施形態では、第１抵抗体２３を１つの抵抗素子により構成している。そして、第１抵抗体２３の抵抗値は、第１及び第２抵抗群２２ａ，２２ｂを構成する抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗値と同じ値に設定されている。

第２電圧生成部３０は、第１電圧生成部２０と同様に構成されている。即ち、第２電圧生成部３０は、第１選択回路としての第１スイッチ回路３１ａ、第２選択回路としての第２スイッチ回路３１ｂを含む。

第１スイッチ回路３１ａは、設定コードを構成する下位ビット（デジタル信号Ｄ１，Ｄ０）のビット数ｎ（２ビット）に対応する２^ｎ（＝４）個のスイッチ素子Ｓ２１ａ〜Ｓ２４ａを備えている。スイッチ素子Ｓ２１ａ〜Ｓ２４ａは、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子Ｓ２１ａ〜Ｓ２４ａの第１端子は共通接続されている。更に、各スイッチ素子Ｓ２１ａ〜２４ａの第１端子は、前段の電圧生成部２０に含まれる第１抵抗群２２ａの第２端子であるノードＮ１２ａに接続されている。従って、第１スイッチ回路３１ａには、第１電圧としてノードＮ１２ａにおける電圧が供給される。各スイッチ素子Ｓ２１ａ〜Ｓ２４ａの第２端子は第１抵抗群３２ａに接続されている。従って、上記した第２制御信号Ｓｃ２は、４個のスイッチ素子Ｓ２１ａ〜Ｓ２４ａを独立してオンオフ制御するために４つの信号から構成されている。複数のスイッチ素子Ｓ２１ａ〜Ｓ２４ａは、第２制御信号Ｓｃ２に応答してそれぞれ独立してオンオフする。そして、その時々において第２制御信号Ｓｃ２に対応する１つのスイッチ素子がオンする。

第２スイッチ回路３１ｂは、設定コードを構成する下位ビット（デジタル信号Ｄ１，Ｄ０）のビット数ｎ（２ビット）に対応する２^ｎ（＝４）個のスイッチ素子Ｓ２１ｂ〜Ｓ２４ｂを備えている。スイッチ素子Ｓ２１ｂ〜Ｓ２４ｂは、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子Ｓ２１ｂ〜Ｓ２４ｂの第１端子は共通接続されるとともに前段の電圧生成部２０に含まれる第２抵抗群２２ｂの第２端子であるノードＮ１２ｂに接続され、第２端子は第２抵抗群３２ｂに接続されている。複数のスイッチ素子Ｓ２１ｂ〜Ｓ２４ｂは、第２制御信号Ｓｃ２に応答してそれぞれ独立してオンオフする。そして、図３に示すように、その時々において第２制御信号Ｓｃ２に対応する１つのスイッチ素子がオンする。尚、図３において、スイッチ群の０Ａ〜３Ａは、第１スイッチ回路３１ａにおいてはスイッチ素子Ｓ２１ａ〜Ｓ２４ａにそれぞれ対応し、第２スイッチ回路３１ｂにおいてはスイッチ素子Ｓ２１ｂ〜Ｓ２４ｂにそれぞれ対応する。

第１スイッチ回路３１ａに接続された第１抵抗群３２ａは、第１スイッチ回路３１ａを構成するスイッチ素子Ｓ２１ａ〜Ｓ２４ａの第２端子間にそれぞれ接続される複数の抵抗素子Ｒ２ａにより構成されている。即ち、第１抵抗群３２ａは、スイッチ素子Ｓ２１ａ〜Ｓ２４ａより１つ少ない数（２^ｎ−１）個の抵抗素子Ｒ２ａを備え、それらの抵抗素子Ｒ２ａは直列接続されている。第１スイッチ回路３１ａを構成するスイッチ素子Ｓ２１ａ〜Ｓ２４ａのうちの何れか１つをオンすることにより、そのオンしたスイッチを介してノードＮ１２ａの電圧が抵抗素子Ｒ２ａに供給される。

第２スイッチ回路３１ｂに接続された第２抵抗群３２ｂは、第２スイッチ回路３１ｂを構成するスイッチ素子Ｓ２１ｂ〜Ｓ２４ｂの第２端子間にそれぞれ接続される複数の抵抗素子Ｒ２ｂにより構成されている。即ち、第２抵抗群３２ｂは、スイッチ素子Ｓ２１ｂ〜Ｓ２４ｂより１つ少ない数（２^ｎ−１）個の抵抗素子Ｒ２ｂを備え、それらの抵抗素子Ｒ２ｂは直列接続されている。抵抗素子Ｒ２ｂの抵抗値は、第１抵抗群３２ａを構成する抵抗素子Ｒ２ａの抵抗値と同じ値に設定されている。第２スイッチ回路３１ｂを構成するスイッチ素子Ｓ２１ｂ〜Ｓ２４ｂのうちの何れか１つをオンすることにより、そのオンしたスイッチを介してノードＮ１２ｂの電圧が抵抗素子Ｒ２ｂに供給される。

複数の抵抗素子Ｒ２ａによる直列回路の両端であるノードＮ２１ａ，Ｎ２２ａは、第１抵抗群の第１端子及び第２端子である。同様に、複数の抵抗素子Ｒ２ｂによる直列回路の両端であるノードＮ２１ｂ，Ｎ２２ｂは、第２抵抗群３２ｂの第１端子及び第２端子である。

上記制御回路１１と第１スイッチ回路３１ａは、オンしたスイッチ素子により選択したノードと、第１抵抗群３２ａの第２端子（ノードＮ２２ａ）との間の抵抗素子Ｒ２ａの数即ち抵抗値を、スイッチ素子Ｓ２１ａ〜Ｓ２４ａを制御する設定コード（デジタル信号Ｄ１，Ｄ０）に応じて変更する。制御回路１１と第２スイッチ回路３１ｂは、オンしたスイッチ素子により選択したノードと、第２抵抗群３２ｂの第２端子（ノードＮ２２ｂ）との間の抵抗素子Ｒ２ｂの数、即ち合成抵抗値を、スイッチ素子Ｓ２１ｂ〜Ｓ２４ｂを制御する設定コード（デジタル信号Ｄ１，Ｄ０）に応じて、第１抵抗群３２ａの素子数と相補的に変更する。

一例として、第１スイッチ回路３１ａにおいてスイッチ素子Ｓ２１ａがオンするとき、第２スイッチ回路３１ｂにおいてスイッチ素子Ｓ２１ｂがオンする。これにより、第１抵抗群３２ａにおいて選択されたノードとノードＮ２２ａとの間の抵抗数は「３」となる。一方、第２抵抗群３２ｂにおいて選択されたノードとノードＮ２２ｂとの間の抵抗数は「０」となる。別の例として、第１スイッチ回路３１ａにおいてスイッチ素子Ｓ２３ａがオンするとき、第２スイッチ回路３１ｂにおいてスイッチ素子Ｓ２３ｂがオンする。これにより、第１抵抗群３２ａにおいて選択されたノードとノードＮ２２ａとの間の抵抗数は「１」となる。一方、第２抵抗群３２ｂにおいて選択されたノードとノードＮ２２ｂとの間の抵抗数は「２」となる。

尚、第１及び第２抵抗群３２ａ，３２ｂにおいて、スイッチ回路３１ａ，３１ｂにより選択されたノードと第２端子（ノードＮ２２ａ，Ｎ２２ｂ）との間の素子数（合成抵抗値）と、選択されたノードと第１端子（ノードＮ２１ａ，Ｎ２１ｂ）との間の素子数（合成抵抗値）も同様に相補的に変更される。

第１抵抗群３２ａの第１端子であるノードＮ２１ａと第２抵抗群３２ｂの第１端子であるノードＮ２１ｂとの間には第１抵抗体３３が接続されている。第１抵抗群３２ａの第２端子であるノードＮ２２ａと第２抵抗群３２ｂの第２端子であるノードＮ２２ｂとの間には第２抵抗体３４が接続されている。従って、第２電圧生成部３０は、第１抵抗群３２ａ、第２抵抗体３４、第２抵抗群３２ｂ、及び第１抵抗体３３により形成される抵抗ループを有している。

第１抵抗体３３は、少なくとも１つの抵抗素子から構成されている。本実施形態では、第１抵抗体３３を１つの抵抗素子により構成している。そして、第１抵抗体３３の抵抗値は、第１及び第２抵抗群３２ａ，３２ｂを構成する抵抗素子Ｒ２ａ，Ｒ２ｂの抵抗値と同じ値に設定されている。

第２抵抗体３４は、少なくとも１つの抵抗素子から構成されている。本実施形態では、第２抵抗体３４を１つの抵抗素子により構成している。そして、第２抵抗体３４の抵抗値は、第１及び第２抵抗群３２ａ，３２ｂを構成する抵抗素子Ｒ２ａ，Ｒ２ｂの抵抗値と同じ値に設定されている。

上記したように、第１スイッチ回路３１ａ及び第２スイッチ回路３１ｂは、第１抵抗群３２ａ及び第２抵抗群３２ｂにおいて、選択したノードと第１端子（ノードＮ２１ａ，Ｎ２１ｂ）との間の素子数と、選択したノードと第２端子（ノードＮ２２ａ，Ｎ２２ｂ）との間の素子数を相補的に変更する。そして、第１抵抗群３２ａの第１端子と第２抵抗群３２ｂの第１端子との間には、両抵抗群３２ａ，３２ｂを構成する抵抗素子Ｒ２ａ，Ｒ２ｂの抵抗値と同じ抵抗値を有する第１抵抗体３３が接続されている。同様に、第１抵抗群３２ａの第２端子と第２抵抗群３２ｂの第２端子との間には、両抵抗群３２ａ，３２ｂを構成する抵抗素子Ｒ２ａ，Ｒ２ｂの抵抗値と同じ抵抗値を有する第２抵抗体３４が接続されている。

従って、第１スイッチ回路３１ａにより選択されたノードと、第２スイッチ回路３１ｂにより選択されたノードとの間には、互いに並列に接続された２つの抵抗群が接続され、各抵抗群は同数（実質的に４本）の抵抗素子から構成されている。そして、この２つの抵抗群から構成される第２電圧生成部３０の合成抵抗値（＝２Ｒ２ａ（Ｒ２ａの抵抗値＝Ｒ２ｂの抵抗値＝第１抵抗体３３の抵抗値＝第２抵抗体３４の抵抗値））は、第１電圧生成部２０を構成する第１抵抗体２３の抵抗値と等しく、即ち第１及び第２抵抗群２２ａ，２２ｂを構成する抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗値と等しく設定されている。

このため、第１電圧生成部２０は、第２電圧生成部３０と同様に、第１スイッチ回路２１ａにより選択されたノードと、第２スイッチ回路２１ｂにより選択されたノードとの間には、互いに並列に接続された２つの抵抗群が接続され、各抵抗群は同数（実質的に８本）の抵抗素子から構成されている。

第１電圧生成部２０において、第１及び第２スイッチ回路２１ａ，２１ｂにより選択するノードを変更しても、それらの選択されたノード間の実質的な構成は変更されない。そして、選択するノードの変更は、選択したノードと各抵抗群２２ａ，２２ｂの第２端子との間の抵抗数を変更することである。そして、第１スイッチ回路２１ａにより選択したノードには第１電圧として高電位電圧ＶＲＨが供給され、第２スイッチ回路２１ｂにより選択したノードには第２電圧として低電位電圧ＶＲＬが供給される。そして、第１及び第２抵抗群２２ａ，２２ｂの第２端子間に接続された第２電圧生成部３０の両端における電圧は、選択されたノードと第１及び第２抵抗群２２ａ，２２ｂの第２端子との間の抵抗数（抵抗値）に応じた値となる。従って、第１電圧生成部２０は、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間であって、デジタル信号Ｄ４〜Ｄ２に応じた電圧を第２電圧生成部３０に供給する。

即ち、第１電圧生成部２０は、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間を、第１及び第２抵抗群２２ａ，２２ｂにおいて選択したノードと第２電圧生成部３０との間の抵抗素子Ｒ１ａ，Ｒ１ｂの数の比に応じた２つの電圧を生成する。この電圧は、第１及び第２スイッチ回路２１ａ，２１ｂにより選択するノードを変更することにより、第１及び第２抵抗群２２ａ，２２ｂを構成する抵抗素子Ｒ１ａ，Ｒ１ｂの両端子間の電位差と等しい電圧毎に変化する。そして、この２つの電圧の電位差は、第２電圧生成部３０の両端子間の電位差、即ち、抵抗素子Ｒ１ａ，Ｒ１ｂの両端子間の電位差と等しい。

そして、第２電圧生成部３０において、第１及び第２スイッチ回路３１ａ，３１ｂにより選択するノードを変更しても、それらの選択されたノード間の実質的な構成は変更されない。そして、選択するノードの変更は、選択したノードと各抵抗群３２ａ，３２ｂの第２端子との間の抵抗数を変更することである。そして、第１スイッチ回路３１ａにより選択したノードと、第２スイッチ回路２１ｂにより選択したノードには、第１電圧生成部２０にて生成された電圧が第１電圧，第２電圧として供給される。そして、第１及び第２抵抗群３２ａ，３２ｂの第２端子間に接続された第２抵抗体３４の両端における電圧は、選択されたノードと第１及び第２抵抗群３２ａ，３２ｂの第２端子との間の抵抗数（抵抗値）に応じた値となる。従って、第２電圧生成部３０は、第１電圧生成部２０にて生成された第１電圧と第２電圧との間であって、デジタル信号Ｄ１，Ｄ０に応じた電圧を生成する。

即ち、第２電圧生成部３０は、第１電圧生成部２０から供給される第１電圧と第２電圧との間を、第１及び第２抵抗群３２ａ，３２ｂにおいて選択したノードと第２抵抗体３４との間の抵抗素子Ｒ２ａ，Ｒ２ｂの数の比に応じた２つの電圧を生成する。この電圧は、第１及び第２スイッチ回路３１ａ，３１ｂにより選択するノードを変更することにより、第１及び第２抵抗群３２ａ，３２ｂを構成する抵抗素子Ｒ２ａ，Ｒ２ｂの両端子間の電位差と等しい電圧毎に変化する。そして、この２つの電圧の電位差は、第２抵抗体３４の両端子間の電位差、即ち、抵抗素子Ｒ２ａ，Ｒ２ｂの両端子間の電位差と等しい。

本実施形態において、第１電圧生成部２０の第１及び第２抵抗群２２ａ，２２ｂは、それぞれ７個の抵抗素子Ｒ１ａ，Ｒ１ｂから構成され、第２抵抗体としての第２電圧生成部３０の合成抵抗値は、１つの抵抗素子Ｒ１ａ（Ｒ１ｂ）の抵抗値と等しい。従って、第１電圧生成部２０は、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を抵抗数（＝８）で除した値（＝１／８）の電位差を有する第１電圧及び第２電圧を生成する。そして、これら第１電圧及び第２電圧を、抵抗素子Ｒ１ａ（Ｒ１ｂ）の両端子間の電位差、つまり高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差の１／８毎に変更する。

同様に、第２電圧生成部３０の第１及び第２抵抗群３２ａ，３２ｂは、それぞれ３個の抵抗素子Ｒ２ａ，Ｒ２ｂから構成され、第２抵抗体３４の抵抗値は、１つの抵抗素子Ｒ２ａ（Ｒ２ｂ）の抵抗値と等しい。従って、第２電圧生成部３０は、第１電圧生成部２０から供給される第１電圧と第２電圧との間の電位差を抵抗数（＝４）で除した値（＝１／４）の電位差を有する第１電圧及び第２電圧を生成する。そして、これら第１電圧及び第２電圧を、抵抗素子Ｒ２ａ（Ｒ２ｂ）の両端子間の電位差、つまり第１電圧と第２電圧の間の電位差の１／４毎、つまり高電位電圧ＶＲＨと低電位電圧ＶＲＬの電位差の１／３２毎に変更する。

第２電圧生成部３０の第２抵抗体３４の両端の何れか一方、本実施形態では低電位側となるノードＮ２２ｂには、増幅回路１４が接続されている。増幅回路１４は、設定された増幅率に応じてノードＮ２２ｂにおける電圧を増幅し、増幅後の電圧をアナログ信号Ａｏｕｔとして出力する。本実施形態において、増幅回路１４の増幅率は「１」に設定されている。つまり、本実施形態において、増幅回路１４は、ノードＮ２２ｂの電圧と等しい電圧のアナログ信号Ａｏｕｔを出力する。

図４は、高電位電圧ＶＲＨを１Ｖ（ボルト）とし、低電位電圧ＶＲＬを０Ｖとした時のアナログ信号Ａｏｕｔの電圧を、小数点以下第３位まで示す。
上記のように構成されたＤ／Ａ変換器１０において、各段の電圧生成部２０，３０を構成するスイッチ回路２１ａ，２１ｂ，３１ａ，３１ｂのスイッチ素子には寄生容量が存在している。つまり、寄生容量は、高電位電圧ＶＲＨ又は低電位電圧ＶＲＬ側に接続され、増幅回路１４に対しては間接的に接続されている。つまり、各段の第１スイッチ回路２１ａ，３１ａを構成するスイッチ素子Ｓ１１ａ〜Ｓ１８ａ，Ｓ２１ａ〜Ｓ２４ａの合成された寄生容量は、高電位電圧ＶＲＨとグランドとの間に接続され、各段の第２スイッチ回路２１ｂ，３１ｂを構成するスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂ，Ｓ２１ｂ〜Ｓ２４ｂの合成された寄生容量は、低電位電圧ＶＲＬとグランドとの間に接続される。そして、設定コードに応じて選択されるノードが変更され、出力ノードＮ２２ｂと低電位電圧ＶＲＬとの間の抵抗素子の接続状態が変更されても、合成された寄生容量の端子間電圧は変化しない。つまり、寄生容量における充電又は放電は行われない。また、出力ノードＮ２２ｂにおける電圧の変化は、寄生容量の影響を受けない。従って、デジタル信号Ｄ４〜Ｄ０を変更してからアナログ信号Ａｏｕｔが安定するまでの時間、即ち出力応答時間が短縮される。

第１電圧生成部２０は、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を上位ビットのデジタル信号Ｄ４〜Ｄ２のビット数ｍに応じて８（＝２^ｍ）分割し、第２電圧生成部３０は、１つのステップを下位ビットのデジタル信号Ｄ１，Ｄ０のビット数ｎに応じて４（＝２^ｎ）分割する。従って、本実施形態のＤ／Ａ変換器１０は、２３個の抵抗素子により、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を分圧した３２通りの電圧のアナログ信号Ａｏｕｔを出力する。言い換えると、Ｄ／Ａ変換器１０は、２３個の抵抗素子と２４個のスイッチ素子により、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を１／３２したステップ毎にアナログ信号Ａｏｕｔの電圧を変更することができる。

図９に示す従来例のＤ／Ａ変換器９０では、１／３２のステップ毎にアナログ信号Ａｏｕｔを変更するためには、３２個の抵抗と３２個のスイッチ素子が必要であり、３２個のスイッチ素子を独立してオンオフ制御するための制御信号を生成するデコード回路が必要となる。従って、本実施形態は、従来例に比べて抵抗素子、スイッチ素子の数及び必要なデコード回路の回路規模を小さくすることができる。

本実施形態のＤ／Ａ変換器１０は、第１電圧生成部２０において高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を１／８にし、第２電圧生成部３０において更に１／４にすることにより、全体として高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間の電位差を１／３２している。一例として、ステップ数を例えば２倍に増加させるためには、第２電圧生成部３０の第２抵抗体３４を、第１及び第２電圧生成部２０，３０と同様に構成された第３電圧生成部とすればよい。この変更により、本実施形態のＤ／Ａ変換器１０に対し、３つの抵抗素子と４つのスイッチ素子が増加する。

一方、図９に示す従来例のＤ／Ａ変換器９０では、ステップ数を２倍にするためには、抵抗素子及びスイッチ素子の数を２倍にしなければならない。従って、本実施形態は、従来例に比べてステップ数を増加する場合における回路規模の増加を抑制することができる。

別の例として、ステップ数を例えば２倍に増加させるためには、第２電圧生成部３０において、第１電圧と第２電圧の電位差を１／８にする構成とすることもできる。この場合であっても、第１電圧生成部２０の構成は変更されない。つまり、本実施形態のＤ／Ａ変換器１０の場合、回路規模が２倍にならない（およそ１．５倍）ため、従来例に比べてステップ数を増加する場合における回路規模の増加を抑制することができる。

第１電圧生成部２０において、第１抵抗群２２ａの第１端子と第２抵抗群２２ｂの第１端子を接続する第１抵抗体２３は、第１電圧生成部２０における電圧を安定化する。同様に、第２電圧生成部３０において、第１抵抗群３２ａの第１端子と第２抵抗群３２ｂの第１端子を接続する第１抵抗体３３は、第２電圧生成部３０における電圧を安定化する。図１を参照して説明すると、第１スイッチ回路２１ａにおいて例えば右端のスイッチ素子Ｓ１８ａがオンされている場合、同一の制御信号により、第２スイッチ回路２１ｂにおいて左端のスイッチ素子Ｓ１８ｂがオンされている。抵抗体２３は、このスイッチ素子Ｓ１８ｂと抵抗素子Ｒ１ｂとの間のノードに第１抵抗群２２ａのノードＮ１１ａを接続する。従って、第１抵抗群２２ａの電位が安定する。同様に、第２抵抗群２２ｂの電位が安定する。これは、スイッチ回路２１ａ，２１ｂにより選択されるノードが変更されても同様である。また、第２電圧生成部３０においても同様である。このため、各抵抗素子、及び抵抗素子間のノードの電位がノイズの影響を受け難くなり、ノイズ耐性が向上する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）Ｄ／Ａ変換器１０の電圧生成回路１２は、複数段の電圧生成部２０，３０を含む。第１電圧生成部２０において、第１抵抗群２２ａは直列接続された複数の抵抗素子Ｒ１ａを含み、第２抵抗群２２ｂは直列接続された複数の抵抗素子Ｒ１ｂを含む。第１スイッチ回路２１ａは第１抵抗群２２ａの抵抗素子Ｒ１ａにそれぞれ接続される複数のスイッチ素子Ｓ１１ａ〜Ｓ１８ａを含み、第１制御信号Ｓｃ１に基づいて複数のスイッチ素子Ｓ１１ａ〜Ｓ１８ａのうちの１つをオンして第１抵抗群２２ａの複数の抵抗素子Ｒ１ａのうちの１つの端子に選択的に高電位電圧ＶＲＨを供給する。第２スイッチ回路２１ｂは、第２抵抗群２２ｂの抵抗素子Ｒ１ｂにそれぞれ接続される複数のスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂを含み、第１制御信号Ｓｃ１に基づいて複数のスイッチ素子Ｓ１１ｂ〜Ｓ１８ｂのうちの１つをオンして第２抵抗群２２ｂの複数の抵抗素子Ｒ１ｂのうちの１つの端子に選択的に低電位電圧ＶＲＬを供給する。同様に、第２電圧生成部３０は、第１スイッチ回路３１ａを介して第１抵抗群３２ａに第１電圧生成部２０により生成された第１電圧を供給し、第２スイッチ回路３１ｂを介して第２抵抗群３２ｂに第１電圧生成部２０により生成された第２電圧を供給する。

この構成によれば、各スイッチ素子Ｓ１１ａ〜Ｓ１８ａ，Ｓ１１ｂ〜Ｓ１８ｂ，Ｓ２１ａ〜Ｓ２４ａ，Ｓ２１ｂ〜Ｓ２４ｂに存在する寄生容量が高電位電圧ＶＲＨ又は低電位電圧ＶＲＬに対して直接接続されているため、制御回路１１によってオンされるスイッチ素子が切り替わっても、寄生容量の端子電圧は変化しないので充放電が行われない。従って、寄生容量の充放電を待つことなく所望の電位のアナログ信号Ａｏｕｔが出力されるため、寄生容量が出力端子に直接接続され、寄生容量の充放電が完了した後に所望の電位のアナログ信号が出力されるＤ／Ａ変換器と比べ、出力応答時間の短縮化を図ることができる。

（２）第１電圧生成部２０は、第１抵抗群２２ａ及び第２抵抗群２２ｂの第２端子間に接続された第２抵抗体としての第２電圧生成部３０の両端子電圧をステップ的に変更する。第２電圧生成部３０は、両端子間の電位差を分圧した電圧をステップ的に変更する。このように、電圧生成回路１２を第１電圧生成部２０及び第２電圧生成部３０により構成し、各段において、入力される２つの電圧の電位差をそれぞれ分圧した電圧毎に出力電圧を変更する。従って、電圧生成回路を多段構成とすることにより、変更する電圧のステップ数を増加させることができる。そして、後段に接続する電圧生成部は、前段の電圧生成部において生成される２つの電圧（第１及び第２電圧）の間を分圧するため、各段の電圧生成部の回路規模は、１つのステップに対する分割数に比例する。従って、ステップ数を増加させる、例えばステップ数を２倍にする場合、１つのステップを２分割する電圧生成部を最終段に接続するだけでよい。このように、ステップ数の増加に対して付加する回路規模が従来に比べて少ないため、回路規模の増大を抑えてステップ数を増加させることができる。

（３）各段の電圧生成部２０，３０に含まれる抵抗素子をリング状に接続するようにした。従って、各段の電圧生成部２０，３０において、抵抗素子、抵抗体の間のノードの電位が安定するため、混入するノイズの影響を低減し、アナログ信号Ａｏｕｔの変動を抑制することができる。

（第二実施形態）
以下、第二実施形態を図５，図６に従って説明する。
先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付してその説明を一部省略する。また、図面が煩雑になるのを防ぐために、第一実施形態における部材の符号を一部省略する。

図５に示すように、本実施形態のＤ／Ａ変換器５０は、制御回路５１、電圧生成回路５２、増幅回路１４を含む。電圧生成回路５２は、第一実施形態と同様に、２段の電圧生成部５２ａ，５２ｂを含む。各段の電圧生成部５２ａ，５２ｂは、第一実施形態のＤ／Ａ変換器１０の構成に加えて、それぞれ第３選択回路としての第３スイッチ回路２１ｃ，３１ｃを備えている。

第１電圧生成部５２ａの第３スイッチ回路２１ｃは、第１スイッチ回路２１ａ等と同様に、８個のスイッチ素子Ｓ１１ｃ〜Ｓ１８ｃからなり、各スイッチ素子Ｓ１１ｃ〜Ｓ１８ｃは、第１スイッチ回路２１ａと第２スイッチ回路２１ｂにおいて同時にオンされる２つのスイッチ素子の第２端子が接続されたノードの間にそれぞれ接続されている。例えば、図３に示すように、設定コードが「０」のときにスイッチ素子Ｓ１１ａとスイッチ素子Ｓ１１ｂが同時にオンされる。そして、スイッチ素子Ｓ１１ｃは、スイッチ素子Ｓ１１ａが接続されたノードＮ１１ａと、スイッチ素子Ｓ１１ｂが接続されたノードＮ１２ｂとの間に接続されている。第３スイッチ回路２１ｃを構成する複数のスイッチ素子Ｓ１１ｃ〜Ｓ１８ｃは、制御回路５１により生成される制御信号によりオンオフ制御される。

制御回路５１は、第一実施形態と同様に、設定コードを構成する上位ビットのデジタル信号Ｄ４〜Ｄ２に基づいて、第１電圧生成部５２ａの第１スイッチ回路２１ａのスイッチ素子と、第２スイッチ回路２１ｂのスイッチ素子をオンオフ制御する第１制御信号Ｓｃ１を生成する。第１制御信号Ｓｃ１は、オンされた２つのスイッチ素子の間の中間となる２つのノードを互いに接続するように、第３スイッチ回路２１ｃを構成するスイッチ素子Ｓ１１ｃ〜Ｓ１８ｃを制御する信号を含む。

本実施形態において、第１抵抗群２２ａと第２抵抗群２２ｂはそれぞれ７個の抵抗素子Ｒ１ａ，Ｒ１ｂを備え、第１抵抗群２２ａと第２抵抗群２２ｂは第１抵抗体２３と第２電圧生成部５２ｂによってリング状に接続されている。そして、各抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗値、第１抵抗体２３の抵抗値及び第２電圧生成部５２ｂの合成抵抗値は同じ値に設定されている。従って、高電位電圧ＶＲＨと低電位電圧ＶＲＬとの間には、２つの電流経路が形成され、各電流経路はそれぞれ直列接続された偶数個（８個）の抵抗素子から構成される。例えば、図３に示すように、設定コードが「１６」〜「１９」の場合、第１スイッチ回路２１ａのスイッチ素子Ｓ１５ａと、第２スイッチ回路２１ｂのスイッチ素子Ｓ１５ｂがオンされる。従って、図６（ａ）に示すように、制御回路５１は、スイッチ素子Ｓ１５ａが接続されたノードと、スイッチ素子Ｓ１５ｂが接続されたノードとの中間のノードＮ１１ａ，Ｎ１２ｂの間に接続されたスイッチ素子Ｓ１１ｃをオンするように、第１制御信号Ｓｃ１を生成する。

第２電圧生成部５２ｂの第３スイッチ回路３１ｃは、第１スイッチ回路３１ａ等と同様に、４個のスイッチ素子Ｓ２１ｃ〜Ｓ２４ｃからなり、各スイッチ素子Ｓ２１ｃ〜Ｓ２４ｃは、第１スイッチ回路３１ａと第２スイッチ回路３１ｂにおいて同時にオンされる２つのスイッチ素子の第２端子が接続されたノードの間にそれぞれ接続されている。例えば、図３に示すように、設定コードが「０」のときにスイッチ素子Ｓ２１ａとスイッチ素子Ｓ２１ｂが同時にオンされる。そして、スイッチ素子Ｓ２１ｃは、スイッチ素子Ｓ２１ａが接続されたノードＮ２１ａと、スイッチ素子Ｓ２１ｂが接続された出力ノードＮ２２ｂとの間に接続されている。第３スイッチ回路３１ｃを構成する複数のスイッチ素子Ｓ２１ｃ〜Ｓ２４ｃは、制御回路５１により生成される制御信号によりオンオフ制御される。

制御回路５１は、第一実施形態と同様に、設定コードを構成する下位ビットのデジタル信号Ｄ１，Ｄ０に基づいて、第２電圧生成部５２ｂの第１スイッチ回路３１ａのスイッチ素子と、第２スイッチ回路３１ｂのスイッチ素子をオンオフ制御する第２制御信号Ｓｃ２を生成する。第２制御信号Ｓｃ２は、オンされた２つのスイッチ素子の間の中間となる２つのノードを互いに接続するように、第３スイッチ回路３１ｃを構成するスイッチ素子Ｓ１１ｃ〜Ｓ１４ｃを制御する信号を含む。

本実施形態において、第１抵抗群３２ａと第２抵抗群３２ｂはそれぞれ３個の抵抗素子Ｒ２ａ，Ｒ２ｂを備え、第１抵抗群３２ａと第２抵抗群３２ｂは第１抵抗体３３と第２抵抗体３４によってリング状に接続されている。そして、各抵抗素子Ｒ２ａ，Ｒ２ｂ、第１抵抗体３３の抵抗値及び第２抵抗体３４抵抗値は同じ値に設定されている。従って、第１電圧と第２電圧との間には、２つの電流経路が形成され、各電流経路はそれぞれ直列接続された４個の抵抗素子から構成される。例えば、図３に示すように、設定コードが「１８」（下位ビットＤ１，Ｄ０が「１０」）の場合、第１スイッチ回路３１ａのスイッチ素子Ｓ２３ａと、第２スイッチ回路２１ｂのスイッチ素子Ｓ２３ｂがオンされる。従って、図６（ｂ）に示すように、制御回路５１は、スイッチ素子Ｓ２３ａが接続されたノードと、スイッチ素子Ｓ２３ｂが接続されたノードとの中間のノードＮ２１ａ，Ｎ２２ｂの間に接続されたスイッチ素子Ｓ２１ｃをオンするように、第２制御信号Ｓｃ２を生成する。

このように構成されたＤ／Ａ変換器５０の作用を説明する。
尚、第３スイッチ回路２１ｃ，３１ｃに係る部分以外の作用は、第一実施形態と同じであるため、ここでは割愛する。

第１電圧生成部５２ａにおいて、第１スイッチ回路２１ａにより選択されたノードと第２スイッチ回路２１ｂとにより選択されたノードとの間に、第１抵抗群２２ａと第２抵抗群２２ｂと第１抵抗体２３と第２電圧生成部３０とにより２つの電流経路が形成される。そして、第３スイッチ回路２１ｃは、上記の２つのノード間の中間の２つのノードを互いに接続する。

設定コードが変更されると、それに伴い第１スイッチ回路２１ａと第２スイッチ回路２１ｂが選択するノードが変更される。スイッチ素子を切り換える、即ち選択したノードを変更した直後は、それらの選択した２つのノード間の中間の２つのノード（中間ノード）における電位に差が生じている。第３スイッチ回路２１ｃは、２つの中間ノードを互いに接続する。すると、これら２つの中間ノードで電荷の移動が行われ、両中間ノードの電位変更が速やかに行われる。この結果、第１電圧生成部５２ａは、各ノードにおける電位が素早く安定化する。

第２電圧生成部５２ｂにおいて、第１電圧生成部５２ａと同様に、第１及び第２スイッチ回路３１ａ，３１ｂにより選択された２つのノード間の２つの中間ノードを第３スイッチ回路３１ｃのスイッチ素子が接続する。すると、これら２つの中間ノードで電荷の移動が行われ、両中間ノードの電位変更が速やかに行われる。この結果、第２電圧生成部５２ｂは、各ノードにおける電位が素早く安定化する。

これにより、この実施形態のＤ／Ａ変換器５０は、Ｄ／Ａ変換器５０内の各ノードにおける電位が素早く安定化するため、アナログ信号Ａｏｕｔの電位が素早く安定化する。
以上記述したように、本実施形態によれば、第二実施形態の効果に加えて、以下の効果を有する。

（４）第１電圧生成部５２ａにおいて、第３スイッチ回路２１ｃは、第１スイッチ回路２１ａにより選択されたノードと第２スイッチ回路２１ｂとにより選択された２つのノードとの中間のノードを互いに接続する。これら２つの中間ノードで電荷の移動が行われ、両中間ノードの電位変更が速やかに行われる。この結果、第１電圧生成部５２ａは、各ノードにおける電位を素早く安定化することができ、ひいてはアナログ信号Ａｏｕｔの電位を速やかに安定化することができる。

（５）第２電圧生成部５２ｂにおいて、第３スイッチ回路３１ｃは、第１スイッチ回路３１ａにより選択されたノードと第２スイッチ回路３１ｂとにより選択された２つのノードとの中間のノードを互いに接続する。これら２つの中間ノードで電荷の移動が行われ、両中間ノードの電位変更が速やかに行われる。この結果、第２電圧生成部５２ｂは、各ノードにおける電位を素早く安定化することができ、ひいてはアナログ信号Ａｏｕｔの電位を速やかに安定化することができる。

なお、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態に対して、各段の電圧生成部を構成する抵抗素子及び抵抗体に並列に抵抗を接続する。図７は、Ｄ／Ａ変換器６０の一部回路を示す。尚、図７において、スイッチ素子は省略している。このＤ／Ａ変換器６０において、電圧生成回路６１は第１電圧生成部６１ａと第２電圧生成部６１ｂを含む。第１電圧生成部６１ａを構成する抵抗素子Ｒ１ａ，Ｒ１ｂ、第１抵抗体２３、及び第２電圧生成部６１ｂには、それぞれ補償用の抵抗素子Ｒ１１が並列に接続されている。この抵抗素子Ｒ１１の抵抗値は、抵抗素子Ｒ１ａ，Ｒ１ｂ、第１抵抗体２３の抵抗値，第２電圧生成部６１ｂの合成抵抗値よりも低い値に設定されている。補償用の抵抗素子Ｒ１１を並列接続することにより、各抵抗素子、抵抗体の両端子間の抵抗値のバラツキが少なくなる。従って、各抵抗素子の抵抗値のバラツキを低減すると、各抵抗素子の両端子間の電位差、即ち、生成するアナログ信号Ａｏｕｔのステップのバラツキを低減する。このため、アナログ信号Ａｏｕｔの直線性を向上することができる。

・上記各実施形態において、電圧生成回路１２．５２は、それぞれ２段の電圧生成部２０，３０，５２ａ，５２ｂを含む構成としたが、図８に示すように、３段の電圧生成部７１，７２，７３を含む構成としてもよい。尚、図８において、スイッチ素子は省略している。例えば、初段の電圧生成部７１を構成する抵抗素子Ｒ７１は、次段以降の電圧生成部７２，７３の合成抵抗値と同じ抵抗値に設定され、２段目の電圧生成部７２を構成する抵抗素子Ｒ７２は、次段の電圧生成部７３の合成抵抗値と同じ抵抗値に設定される。そして、最終段の電圧生成部７３は、同じ値の抵抗素子Ｒ７３により構成される。尚、図８において、ハッチングの有無及び種類は、同じ値の抵抗素子、抵抗体を示す。同様に、図示しないが、４段以上の電圧生成部を含む構成としてもよい。

・上記各実施形態では、各抵抗素子Ｒ１ａ及び各抵抗素子Ｒ１ｂの抵抗値と、第１抵抗体、第２抵抗体の抵抗値を同じ値に設定したが、これに限らず、異なる抵抗値を設定してもよい。さらに、各スイッチ素子Ｓ１１ａ〜Ｓ１８ａ，Ｓ１１ｂ〜Ｓ１８ｂ間に接続する各抵抗素子Ｒ１ａ，Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂを同一の抵抗値とせずに異なる抵抗値を有するようにして、アナログ信号Ａｏｕｔの変化を非線形とするようにしてもよい。

・上記各実施形態において、出力電圧を取り出すノード（実施形態では増幅回路１４を接続するノード）と第２抵抗群３２ｂの第２端子との間に抵抗素子を接続するようにしてもよい。

・上記各実施形態において、出力電圧を取り出すノード（実施形態では増幅回路１４を接続するノード）を、最終段の電圧生成部３０，５２ｂに含まれる第２抵抗体において、高電位側のノードとしてもよい。例えば、図１に示すＤ／Ａ変換器１０において、増幅回路１４を、第２抵抗体３４と第１抵抗群３２ａとの間のノードに接続する。

・上記各実施形態では、５ビットのデジタル信号Ｄ４〜Ｄ０をアナログ信号に変換する構成のＤ／Ａ変換器に具体化したが、４ビット以下のデジタル信号又は、６ビット以上のデジタル信号をアナログ信号に変換するＤ／Ａ変換器に具体化してもよい。

・第二実施形態において、各段の電圧生成部５２ａ，５２ｂのそれぞれに第３スイッチ回路２１ｃ，３１ｃを備えたが、少なくとも１つの電圧生成部に第３スイッチ回路を備える構成としてもよい。

第一実施形態のＤ／Ａ変換器のブロック回路図である。 設定コードとデジタル信号の関係を示す説明図である。 設定コードとスイッチ制御の関係を示す説明図である。 設定コードと選択電圧の関係を示す説明図である。 第二実施形態のＤ／Ａ変換器のブロック回路図である。 （ａ）（ｂ）はデジタル信号とスイッチ設定の関係を示す説明図である。 別のＤ／Ａ変換器のブロック回路図である。 別のＤ／Ａ変換器のブロック回路図である。 従来のＤ／Ａ変換器のブロック回路図である。 従来のＤ／Ａ変換器の動作説明図である。 （ａ）（ｂ）は従来のＤ／Ａ変換器の動作説明図である。

符号の説明

１０，５０ Ｄ／Ａ変換器
１１，５１ 制御回路
１２，５２ 電圧生成回路
２０，５２ａ 第１電圧生成部
２１ａ 第１スイッチ回路
２１ｂ 第２スイッチ回路
２１ｃ 第３スイッチ回路
２２ａ 第１抵抗群
２２ｂ 第２抵抗群
２３ 第１抵抗体
３０，５２ｂ 第２電圧生成部（第２抵抗体）
３１ａ 第１スイッチ回路
３１ｂ 第２スイッチ回路
３１ｃ 第３スイッチ回路
３２ａ 第１抵抗群
３２ｂ 第２抵抗群
３３ 第１抵抗体
３４ 第２抵抗体
Ｄ４〜Ｄ０ デジタル信号
Ａｏｕｔ アナログ信号
Ｒ１ａ，Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂ 抵抗素子
Ｓ１１ａ〜Ｓ１８ａ，Ｓ１１ｂ〜Ｓ１８ｂ スイッチ素子
Ｓ２１ａ〜Ｓ２４ａ，Ｓ２１ｂ〜Ｓ２４ｂ スイッチ素子
Ｓ１１ｃ〜Ｓ１８ｃ，Ｓ２１ｃ〜Ｓ２４ｃ スイッチ素子
ＶＲＨ 高電位電圧
ＶＲＬ 低電位電圧

Claims (5)

1. デジタル信号をデコードして制御信号を生成する制御回路と、
   前記制御信号に応答して第１電圧と第２電圧との間であって前記デジタル信号に対応する電圧を生成する電圧生成回路と、
   を有し、
   前記電圧生成回路は複数段の電圧生成部を含み、
   各段の前記電圧生成部は、
   複数の抵抗素子が直列接続された第１抵抗群と、
   複数の抵抗素子が直列接続された第２抵抗群と、
   前記第１抵抗群の第１端子と前記第２抵抗群の第１端子との間に接続された第１抵抗体と、
   前記第１抵抗群の第２端子と前記第２抵抗群の第２端子との間に接続された第２抵抗体と、
   前記第１抵抗群の抵抗素子に第２端子がそれぞれ接続され第１端子が共通接続される複数のスイッチ素子を含み、前記制御信号に基づいて前記複数のスイッチ素子のうちの１つがオンすることにより前記第１抵抗群の複数の抵抗素子のうちの１つの端子を選択する第１選択回路と、
   前記第２抵抗群の抵抗素子に第２端子がそれぞれ接続され第１端子が共通接続される複数のスイッチ素子を含み、前記制御信号に基づいて前記複数のスイッチ素子のうちの１つがオンすることにより前記第２抵抗群の複数の抵抗素子のうちの１つの端子を選択する第２選択回路と、
   を含み、
   前記第１選択回路のスイッチ素子の第１端子に供給される第１電圧と、前記第２選択回路のスイッチ素子の第１端子に供給される第２電圧とに基づいて、前記第１選択回路及び前記第２選択回路により選択された端子間の抵抗素子及び第２抵抗体により分圧した電圧を生成し、
   初段の前記電圧生成部の第１選択回路のスイッチ素子の第１端子には第１電圧として高電位電圧が供給され、初段の前記電圧生成部の第２選択回路のスイッチ素子の第１端子には第２電圧として低電位電圧が供給され、
   初段を除く各段の前記電圧生成部は、各段の前段の前記電圧生成部に含まれる前記第２抵抗体であって、前段の第２抵抗体の両端に発生する電圧を第１電圧及び第２電圧として入力し、
   最終段の前記電圧生成部の第２抵抗体の両端の何れか一方から前記デジタル信号に対応する電圧を出力する、
   ことを特徴とするＤ／Ａ変換器。
2. 前記制御回路は、各段の前記電圧生成部において、前記高電位電圧を供給するノードと前記低電位電圧を供給するノードとの間に、前記デジタル信号に応じた数の前記抵抗素子を直列接続するように前記制御信号を生成する、ことを特徴とする請求項１記載のＤ／Ａ変換器。
3. 前記制御回路は、各段の前記電圧生成部において、第１選択回路により選択したノードと前記第２選択回路により選択したノードとの間の抵抗素子の数を一定とするように前記制御信号を生成する、ことを特徴とする請求項１又は２に記載のＤ／Ａ変換器。
4. 前記第１抵抗群を構成する抵抗素子の抵抗値と前記第２抵抗群を構成する抵抗素子の抵抗値は同じ値に設定されてなる、ことを特徴とする請求項１乃至３のうちの何れか一項に記載のＤ／Ａ変換器。
5. 前記第１抵抗群を構成する抵抗素子の抵抗値と前記第２抵抗群を構成する抵抗素子の抵抗値は異なる値に設定されてなる、ことを特徴とする請求項１乃至３のうちの何れか一項に記載のＤ／Ａ変換器。

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