CN102385675A - 半导体集成电路装置 - Google Patents

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CN102385675A CN2011102521654A CN201110252165A CN102385675A CN 102385675 A CN102385675 A CN 102385675A CN 2011102521654 A CN2011102521654 A CN 2011102521654A CN 201110252165 A CN201110252165 A CN 201110252165A CN 102385675 A CN102385675 A CN 102385675A
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Abstract

提供一种半导体集成电路装置，该半导体集成电路装置包括：半导体基板，该半导体基板具有其上形成电路块的第一表面和与第一表面相反的第二表面；安装板，所述半导体基板被安装在所述安装板上；导电图案，被形成在安装板的、与所述电路块的要被保护的部分重叠的区域上；和检测电路，被配置为检测所述导电图案已被改变。所述半导体基板被安装在所述安装板上以使得所述半导体基板的所述第二表面面向所述安装板。

Description

半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置。
背景技术
已出现对于保护安装在用于保持诸如个人信息之类的要求高安全性的数据的半导体集成电路装置上的电路以免受物理改变和分析的需求。在日本专利特开No.2006-012159中描述的半导体集成电路装置中，在要被保护的电路上形成布线，并且，经由所述布线向半导体集成电路装置的检测电路施加电源电压。如果经由布线施加的电压与通常的电压不同，那么检测电路确定布线已被改变。并且，在日本专利特开No.07-200414中描述的半导体集成电路装置中，集成电路芯片被安装为使得芯片的前侧面向安装板。在安装板的要安装集成电路芯片的该区域中形成电源导线。如果从集成电路芯片的前侧在安装板中形成用于分析电路的孔，那么集成电路芯片的存储内容消失。因此，难以从半导体基板的前表面即形成有电路的表面执行分析。
发明内容
最新的分析技术可从半导体基板的背侧确认诸如晶体管的操作状态之类的电路构成。从半导体基板的背侧分析电路构成的方法的例子有LVP(激光电压探测，Laser Voltage Probing)方法和使用背侧发射显微镜的方法。常规的半导体基板不具有针对这些背侧分析方法的措施，因此，在半导体基板上形成的电路未被充分地保护。因此，本发明的一个方面提供一种检测从基板的背侧分析在半导体基板的前侧形成的电路的技术。
本发明的一个方面提供一种半导体集成电路装置，该半导体集成电路装置包括：半导体基板，该半导体基板具有其上形成电路块的第一表面和与第一表面相反的第二表面；安装板，所述半导体基板被安装在所述安装板上；导电图案，被形成在安装板的、与电路块的要被保护的部分重叠的区域上；和检测电路，被配置为检测导电图案已被改变，其中，所述半导体基板被安装在所述安装板上以使得所述半导体基板的第二表面面向所述安装板。
从(参照附图)对示例性实施例的以下描述，本发明的其它特征将变得清晰。
附图说明
被包含于说明书中并且构成说明书的一部分的附图示出本发明的实施例，并且与描述一起用于说明本发明的原理。
图1是用于说明本发明的实施例的半导体集成电路装置的布置的例子的视图；
图2是用于说明本发明的实施例的检测电路的详细配置的例子的视图；
图3A和图3B是用于说明本发明的实施例的振荡电路的详细配置的例子的视图；
图4是用于说明本发明的实施例的计数器电路的时序图的例子的视图；
图5是用于说明本发明的实施例的比较电路的电路配置的例子的视图；
图6A～6F是用于说明本发明的实施例的导电图案105的形状的变更方式的视图；
图7是用于说明本发明的实施例的检测电路的详细配置的例子的视图；
图8A和图8B是用于说明本发明的实施例的检测电路的时序图的例子的视图；
图9是用于说明本发明的实施例的检测电路的另一配置例子的视图；
图10是用于说明本发明的实施例的时序图的另一例子的视图；
图11是用于说明本发明的实施例的检测电路的又一配置例子的视图；
图12是用于说明本发明的实施例的时序图的又一例子的视图；
图13是用于说明本发明的实施例的检测电路的又一配置例子的视图；
图14A～14C是用于说明本发明的实施例的时序图的例子的视图；
图15是用于说明本发明的实施例的检测电路的又一配置例子的视图；以及
图16A～16C是用于说明本发明的实施例的时序图的其它例子的视图。
具体实施方式
以下将参照附图说明本发明的实施例。将参照图1说明根据本发明的实施例的半导体集成电路装置100的配置例子。半导体集成电路装置100可包括半导体基板101和安装板150。可在半导体基板101的第一表面(图1中的上表面；以下也称为前表面)上形成存储器电路102、控制电路103、处理电路108和检测电路104。存储器电路102可包括非易失性存储器和易失性存储器中的至少一个，并且保持数据。控制电路103例如是CMOS逻辑电路，并且可控制处理电路108对于保持在存储器电路102中的数据的访问。即，控制电路103可控制处理电路108将数据向存储器电路102的写入和处理电路108将数据从存储器电路102的读取。处理电路108可处理保持在存储器电路102中的数据，并且将产生的数据输出到例如输出装置。存储器电路102、控制电路103和处理电路108可形成电路块106。电路块106可经由端子107与外部装置连接。
半导体基板101被安装在安装板150的安装区域151上。为了说明，图1示出在安装板150上安装半导体基板101之前的状态。在本实施例中，半导体基板101被安装在安装板150上以使得半导体基板101的第二表面(图1中的下表面；以下也称为背表面；与第一表面相反的表面)面对安装区域151。在安装板150的安装区域151上形成导电图案105。在半导体基板101被安装在安装板150上的状态中，导电图案105从半导体基板101的背侧覆盖电路块106。在图1所示的例子中，导电图案105是弯折的导电线，并且曲折以便在安装区域151的整个表面上被形成。导电图案105不需要被形成在整个安装区域151上，并且需要至少在要被保护的部分上被形成。例如，导电图案105也可被形成在安装区域151的、与电路块106的一部分或全部重叠的区域上。即，可仅在与存储器电路102重叠的区域、与控制电路103重叠的区域或与处理电路108重叠的区域上形成导电图案105。也可密集地形成导电图案105，以便防止要被保护的电路通过导电图案105的线之间的间隔而被分析。为了增大导电图案105的改变前后的电路常数的变化，还能够通过半导体集成电路装置100的制造工艺的关键尺寸来形成导电图案105。可以在安装板150的前表面上形成导电图案105，并且，当安装板150具有多层布线结构时，导电图案105也可被形成在多层布线结构的中间层中。此外，可以在安装板150上形成检测电路104。在这种情况下，可通过布线和导线接合来连接检测电路104和控制电路103。
检测电路104经由导线接合(未示出)而与导电图案105连接，并且可检测导电图案105已被改变。导电图案105的改变不仅包括导电图案105的去除和诸如切断和重新连接之类的图案变化，而且还包括由从安装板150去除半导体基板101导致的导电图案105与检测电路104的断开连接。将在后面描述检测电路104的详细配置以及检测电路104和导电图案105之间的连接。通过例如布线和导线接合来连接检测电路104和控制电路103，并且，检测电路104可将检测结果输出到控制电路103。如果检测电路104检测到导电图案105已被改变，那么控制电路103可防止处理电路108使用存储于存储器电路102中的数据。例如，为了防止数据的使用，控制电路103可禁止处理电路108访问存储器电路102，或者将保持在存储器电路102中的数据复位。这里提到的数据复位是改变存储器电路102的状态以使得不在其中保持数据的操作。例子有数据擦除和随机数据重写。当存储器电路102包括易失性存储器时，控制电路103可通过停止对于存储器电路102的电力供给而将数据复位。
以下将参照图7说明检测电路104的详细配置的例子。图7示出作为检测电路104的例子的检测电路700。检测电路700包括开关电路SW7和“或”(OR)电路OR7。开关电路SW7具有与导电图案105的点A(第一部分)连接的一个端子以及与电压源VDD连接的另一个端子。导电图案105的点B(第二部分)与基准电势线连接。基准电势线例如是接地GND，但是也可以是另一电势。图7所示的导电图案105的点A和点B分别与图1所示的导电图案105的点A和点B对应。控制信号S7控制开关电路SW7的接通/关断。“或”电路OR7具有与导电图案105的点A连接的一个输入部分以及被供给控制信号S7的另一输入部分。“或”电路OR7的输出部分与控制电路103连接，并且向控制电路103供给“或”电路OR7的输出信号SOUT。
以下将参照图8A和图8B所示的时序图来说明检测电路700的操作。图8A说明正常状态中即在导电图案105未被改变时的输出信号SOUT的行为。图8B说明在导电图案105被改变之后的输出信号SOUT的行为。
当导电图案105未被改变时，如图8A所示，控制信号S7在时刻T81之前为低(Low)，因此，开关电路SW7为关断。因此，导电图案105的点A不与电压源VDD连接。并且，导电图案105的点B与基准电势线连接，并且，导电图案105的点A和B经由导电图案105而被连接。因此，导电图案105的点A处的电压变为低，来自“或”电路OR7的输出信号SOUT也变为低。当控制信号S7在时刻T81从低变为高(High)时，开关电路SW7被接通，并且，导电图案105的点A与电压源VDD连接。因此，导电图案105的点A处的电压从低变为高，来自“或”电路OR7的输出信号SOUT也从低变为高。在开关电路SW7被接通之后，在导电图案105的点A处的电压变得等于VDD之前，需要与导电图案105的时间常数对应的时间。然而，为了简化说明，图8示出导电图案105的点A处的电压在时刻T81立即从低变为高。这类似地适用于后面要描述的时刻T82～T84。
当控制信号S7在时刻T82从高变为低时，开关电路SW7被关断。因此，导电图案105的点A与电压源VDD断开连接。然而，由于点B保持与基准电势线连接，因此点A处的电压从高变为低。因此，对于“或”电路OR7的两个输入信号均变为低，因此来自“或”电路OR7的输出信号SOUT也变为低。因而，当输出信号SOUT从高变为低时，检测电路700可检测到导电图案105未被改变。
现在将参照图8B说明当导电图案105被改变时的操作。假定为了从半导体基板101的背表面分析电路块106，从安装板150去除半导体基板101或者通过在安装板150中形成孔而部分切割导电图案105。
如果导电图案105如上面描述的那样被改变，则如图8B所示，控制信号S7在时刻T83之前为低，因此开关电路SW7为关断。因此，导电图案105的点A不与电压源VDD连接。另一方面，由于导电图案105被切割或被去除，因此，导电图案105的点A不受与导电图案105的点B连接的基准电势线影响。从而导电图案105的点A处的电压是不定的，因此来自“或”电路OR7的输出信号SOUT也是不定的。
当控制信号S7在时刻T83从低变为高时，开关电路SW7被接通，并且，导电图案105的点A与电压源VDD连接。因此，导电图案105的点A处的电压从低变为高，并且，来自“或”电路OR7的输出信号SOUT也从低变为高。
当控制信号S7在时刻T84从高变为低时，开关电路SW7被关断。因此，导电图案105的点A与电压源VDD断开连接。由于导电图案105的点A不与基准电势线连接，因此点A处的电压保持为高，并且来自“或”电路OR7的输出信号SOUT也保持为高。因此，当输出信号SOUT从高保持不变时，检测电路700可检测到导电图案105已被改变。
如上所述，可通过确定导电图案105的点A处的电压是否在开关电路SW7被关断时改变，检测导电图案105是否被改变。这使得能够检测出在半导体基板的前侧形成的电路从其背侧被分析。
下面，将参照图2说明检测电路104的详细配置的另一例子。图2示出作为检测电路104的另一例子的检测电路200。检测电路200可包括振荡电路210和确定电路220。确定电路220可包括计数器电路221和比较电路222。振荡电路210与导电图案105连接，并且以由导电图案105的电路常数确定的振荡频率振荡。导电图案105的电路常数包括导电图案105的寄生电阻值和寄生电容值。来自振荡电路210的输出信号Sf被供给到计数器电路221。控制信号Sa也被供给到计数器电路221，并且，计数器电路221在控制信号Sa为高的同时对振荡频率计数。通过计数器电路221获得的计数Sb被供给到比较电路222。确定值Sc也被供给到比较电路222，并且，比较电路222可确定由确定值Sc限定的范围是否包括计数Sb。控制信号Sa的脉冲宽度和确定值Sc可被预设。例如，可以在制造半导体集成电路装置100时在检测电路200中设定和保持这些值，也可在半导体集成电路装置100被装运之后在用户开始使用该半导体集成电路装置100时设定这些值。当用户自由设定控制信号Sa的脉冲宽度和确定值Sc时，用户可在存储器电路102中保持这些值的基准信息，并且，控制电路103可基于该信息产生控制信号Sa的脉冲宽度和确定值Sc。存储器电路102的非易性存储器也可保持控制信号Sa的脉冲宽度和确定值Sc。在这种情况下，如果导电图案105被改变，就不再能使用控制信号Sa的脉冲宽度和确定值Sc。但是，由于用户可能丢弃其中导电图案105被改变的半导体集成电路装置100，因此仍然可能在存储器电路102中保持这些值。
如果确定值Sc的范围包括计数Sb，那么检测电路200检测出导电图案105未被改变，并且将检测结果输出到控制电路103。如果确定值Sc的范围不包括计数Sb，那么检测电路200检测出导电图案105已被改变，并且将检测结果输出到控制电路103。
以下将参照图3A和图3B说明振荡电路210的详细配置的两个例子。图3A和图3B均示出其中振荡电路包括环形振荡器电路的配置，并且在振荡电路和导电图案105之间的连接方面相互不同。图3A和图3B所示的导电图案105的点A和点B分别与图1所示的导电图案105的点A和点B对应。
图3A所示的振荡电路310包括环形振荡器电路311，在所述环形振荡器电路311中，多个且奇数个(例如三个)反相器电路以环的形式连接。在形成环形振荡器电路311的反相器电路中，第一反相器电路(图3A的左侧)的输入端子与导电图案105的点A(第一部分)连接。并且，导电图案105的点B(第二部分)与基准电势线(例如，GND)连接。在此布置中，导电图案105的电阻成分和电容成分可被看作它们在点A和点B之间并联连接。在形成环形振荡器电路311的反相器电路中，最后的反相器电路(图3A的右侧)的输出端子经由反相器电路与确定电路220连接。
图3B所示的振荡电路320包括环形振荡器电路321，在所述环形振荡器电路321中，多个且奇数个(例如三个)反相器电路经由导电图案105以环的形式连接。在形成环形振荡器电路321的反相器电路中，第一反相器电路(图3B的左侧)的输入端子与导电图案105的点B(第二部分)连接。并且，在形成环形振荡器电路321的反相器电路中，最后的反相器电路(图3B的右侧)的输出端子与导电图案105的点A(第一部分)连接。在此布置中，导电图案105的电阻成分可被看作连接在点A与点B之间，并且，电容成分可被看作连接在基准电势线与点A和B之间。在形成环形振荡器电路321的反相器电路中，最后的反相器电路(图3B的右侧)的输出端子经由反相器电路与确定电路220连接。
无论振荡电路210具有图3A还是图3B所示的配置，导电图案105的电路常数确定振荡频率。因此，如果导电图案105被改变，那么振荡电路210的振荡频率改变。例如，如果导电图案105被去除或被切割，那么图3A所示的振荡电路310的振荡频率增大。并且，如果导电图案105被去除或被切割，那么由于环形振荡器电路321的环路被切割，因此图3B所示的振荡电路320停止操作。结果，振荡频率变为零。振荡电路210不限于使用环形振荡器电路的电路，也可以是使用Schmitt触发器电路的电路或使用多振动器电路的电路。
以下将参照图4说明计数器电路221的时序图的例子。图4示出作为例子的计数器电路221的四位操作。如上所述，控制信号Sa和来自振荡电路210的信号Sf被供给到计数器电路221。基于这些信号，计数器电路221对控制信号Sa为高时信号Sf从低变为高的次数进行计数。作为结果，计数Sb被输出。在图4所示的例子中，计数Sb作为四位信号Sb0～Sb3被输出。Sb0表示计数Sb的最低有效位，Sb3表示计数Sb的最高有效位。虽然没有示出，但是，在完成计数之后，即在控制信号Sa变为低之后，信号Sb0～Sb3被复位为低。
以下将参照图5说明比较电路222的电路配置的例子。上述的计数Sb0～Sb3以及形成确定值Sc的位Sc2和Sc3被供给到比较电路222。在图5所示的例子中，比较电路222通过比较计数Sb的较高两位与确定值Sc来确定由确定值Sc限定的范围是否包括该计数。Sb3和Sc3二者均被供给到“与”(AND)电路501，并且，来自“与”电路501的输出被输入到“与”电路502。这类似地适用于Sb2和Sc2。Sb1和Sb0被丢弃。来自“与”电路502的输出作为检测结果被输入到控制电路103。
如果Sb3和Sc3匹配并且Sb2和Sc2匹配，则来自“与”电路502的输出变为高。这表示，检测电路200检测到导电图案105未被改变。如果这些对中的至少一对的值不匹配，那么来自“与”电路502的输出变为低。这表示，检测电路200检测到导电图案105已被改变。可通过增加或减少计数Sb的比较目标位的数量，增加或减少被包括在由确定值Sc限定的范围中的值的数量。例如，为了确定计数Sb是否被包括在具有四个值的范围中，计数Sb的较低两位以外的位仅需要与确定值Sc比较。为了确定计数Sb是否被包括在具有一个值的范围中即计数Sb是否与预定值匹配，计数Sb的所有位与确定值Sb被比较。形成确定值Sc的位的数量依赖于计数Sb的比较目标位的数量。
在上述的检测电路200中，控制信号Sa被供给到计数器电路221。作为替代，控制信号Sa可被供给到振荡电路210。例如，也能够用一个“与非”(NAND)电路替代形成环形振荡器电路的多个反相器电路之一，并且将控制信号Sa供给到该“与非”电路。在这种情况下，环形振荡器电路在控制信号Sa为低时不振荡，并且在控制信号Sa为高时振荡。
如上所述，通过在振荡电路210中使用环形振荡器电路并且在确定电路220中使用计数器电路221和由“与”电路形成的比较电路222，可仅通过逻辑电路形成检测电路200。能够通过在半导体基板101上分离地布局这些逻辑电路而使得对电路配置的分析更加困难。
图2所示的检测电路200基于由导电图案105的电路常数确定的振荡频率的变化来检测导电图案105的改变。即使当使用诸如FIB设备之类的处理设备时，也非常难以在保持导电图案的电路常数的同时改变导电图案。因此，可以更精确地检测导电图案的改变，因此可提高被保持在半导体集成电路装置中的数据的安全性。
以下将参照图13说明检测电路104的详细配置。图13示出作为检测电路104的例子的检测电路1300。检测电路1300包括两个开关电路SW1和SW2以及确定电路1310。开关电路SW1具有与导电图案105的点A(第一部分)连接的一个端子和与用作电流供给线的电压源VDD连接的另一端子。开关电路SW2具有与导电图案105的点A连接的一个端子和与基准电势线连接的另一端子。基准电势线例如是接地GND，但也可以是另一电势。导电图案105的点B(第二部分)与基准电势线连接。图13所示的导电图案105的点A和点B分别与图1所示的导电图案105的点A和点B对应。确定电路1310与导电图案105的点A连接，并且检测点A处的电压的变化。更具体而言，检测电路1300将点A处的电势复位为基准电势，连接点A与电压源VDD，并且确定预设范围是否包括经过预定时间之后的点A处的电压V1。如果所述预设范围包括电压V1，那么检测电路1300可检测出导电图案105未被改变。另一方面，如果所述预设范围不包括电压V1，那么检测电路1300可检测出导电图案105已被改变。
确定电路1310包括两个电压比较器CMP11和CMP12、“与”电路AND1以及D触发器电路DFF11。电压比较器CMP11具有与基准电压Vref1连接的正输入端子和与导电图案105的点A连接的负输入端子。来自电压比较器CMP11的输出信号S11被输入到“与”电路AND1。电压比较器CMP12具有与导电图案105的点A连接的正输入端子和与基准电压Vref2连接的负输入端子。来自电压比较器CMP12的输出信号S12被输入到“与”电路AND1。假定在图13所示的例子中，Vref1比Vref2高。来自“与”电路AND1的输出信号S13被输入到D触发器电路DFF11的数据输入端子。控制信号S14被输入到D触发器电路DFF11的时钟输入端子。来自D触发器电路DFF11的Q的输出信号S15作为来自检测电路1300的输出而被输入到控制电路103。基准电压Vref1和Vref2可以是由安装在半导体基板101上的DA转换器产生的电压，也可以是从半导体基板101外部输入的电压。
以下将参照图14A～14C所示的时序图说明检测电路1300的操作。在图14A～14C中的每一个中，上半部分表示各信号的状态，并且，下半部分表示导电图案105的点A处的电压V1随着时间经过的变化。图14A是用于说明在导电图案105未被改变时的检测电路1300的操作的时序图的例子。
控制信号S0和S0B分别控制开关电路SW1和SW2的接通/关断。控制信号S0B是控制信号S0的反转信号。因此，从时序图中省略控制信号S0B。在时刻T0，控制信号S0为低，并且控制信号S0B为高。因此，开关电路SW1被关断，并且，开关电路SW2被接通。结果，导电图案105的点A处的电压V1被复位为基准电势。即，开关电路SW2可用作用于将电压V1复位为基准电势的复位单元。当导电图案105的点B与基准电势线连接时，开关电路SW2可被省略。当开关电路SW1在这种情况下被关断时，由于导电图案105与基准电势线连接，因此，在经过预定时间之后，导电图案105的点A也被复位为基准电势。
当控制信号S0在时刻T1从低变为高时，开关电路SW1被接通，并且开关电路SW2被关断。因此，电压源VDD经由开关电路SW1将电流供给到导电图案105的点A。即，开关电路SW1可用作用于连接导电图案105的点A与电压源VDD的连接单元。此后，根据由导电图案105的电路常数确定的时间常数，导电图案105的点A处的电压V1开始向着由电压源VDD供给的电压值逐渐增大。导电图案105的电路常数包括导电图案105的寄生电阻值和寄生电容值。
当电压V1达到基准电压Vref2时(在时刻Ta)，来自电压比较器CMP12的输出信号S12从低变为高。在时刻Ta，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自“与”电路AND1的输出信号S13从低变为高。当控制信号S14在时刻T2从低变为高时，由于来自“与”电路AND1的输出信号S13为高，因此来自D触发器电路DFF11的输出信号S15从低变为高。当电压V1达到基准电压Vref1时(在时刻Tb)，来自电压比较器CMP11的输出信号S11从高变为低。结果，来自“与”电路AND1的输出信号S13从高变为低。如上所述，来自检测电路1300的输出信号S15在时刻T2之后变为高。这表明检测电路1300检测出导电图案105未被改变。
时刻T2被预设为存在于当导电图案105未被改变时的电压V1达到基准电压Vref2的时刻(Ta)与该电压V1达到基准电压Vref1的时刻(Tb)之间。因此，如果在时刻T2电压V1的值大于或等于基准电压Vref2并且小于或等于基准电压Vref1，那么检测出导电图案105未被改变。
以下将参照图14B说明当导电图案105被改变并且由导电图案105的电路常数确定的时间常数变得比改变之前的时间常数小时的检测电路1300的操作。如前面所述，在时刻T1，控制信号S0从低变为高，并且电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前的时间常数小，因此电压V1比导电图案105改变之前更快地增大。
当电压V1达到基准电压Vref2时(在时刻Tc)，来自电压比较器CMP12的输出信号S12从低变为高。在时刻Tc，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自“与”电路AND1的输出信号S13从低变为高。然后，在时刻T2之前，电压V1达到基准电压Vref1(在时刻Td)，并且，来自电压比较器CMP11的输出信号S11从高变为低。结果，来自“与”电路AND1的输出信号S13从高变为低。当控制信号S14在时刻T2从低变为高时，由于来自“与”电路AND1的输出信号S13为低，因此来自D触发器电路DFF11的输出信号S15保持为低。如上所述，即使在时刻T2之后，来自检测电路1300的输出信号S15也保持为低。这表明，检测电路1300检测出导电图案105已被改变。即，如果在时刻T2电压V1的值超过基准电压Vref1，则检测出导电图案105已被改变。
以下将参照图14C说明当导电图案105被改变并且由导电图案105的电路常数确定的时间常数变得比改变之前的时间常数大时的检测电路1300的操作。如前面所述，在时刻T1，控制信号S0从低变为高，并且电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前的时间常数大，因此，电压V1比导电图案105改变之前更慢地增大。
在电压V1达到基准电压Vref2之前，时刻T2到来，并且控制信号S14从低变为高。由于来自“与”电路AND1的输出信号S13为低，因此，来自D触发器电路DFF11的输出信号S15保持为低。当电压V1达到基准电压Vref2时(在时刻Te)，来自电压比较器CMP12的输出信号S12从低变为高。在时刻Te，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自“与”电路AND1的输出信号S13从低变为高。然后，电压V1达到基准电压Vref1(在时刻Tf)，并且，来自电压比较器CMP11的输出信号S11从高变为低。因此，来自“与”电路AND1的输出信号S13从高变为低。如上所述，即使在时刻T2之后，来自检测电路1300的输出信号S15也保持为低。这表明，检测电路1300检测出导电图案105已被改变。即，如果在时刻T2电压V1的值低于基准电压Vref2，则检测出导电图案105已被改变。
由检测电路1300使用的基准电压Vref1和Vref2以及时刻T1和T2可在设计半导体集成电路装置100时被设定，可在制造半导体集成电路装置100时被设定，也可在装运之后由用户个人设定。这些设定值可被保持于检测电路104中，也可被保持于存储器电路102的非易失性存储器中。当设定值被保持在存储器电路102中时，如果导电图案105被改变，则这些设定值不能再被使用。但是，由于用户可能丢弃其中导电图案105被改变的半导体集成电路装置100，因此，仍然能够在存储器电路102中保持这些设定值。
现在将参照图15说明检测电路104的详细配置的另一例子。图15示出作为检测电路104的另一例子的检测电路1500。通过用确定电路1510替代检测电路1300的确定电路1310，获得检测电路1500。因此，以下将说明确定电路1510的布置。
确定电路1510包括电压比较器CMP21、“与”电路AND2和两个D触发器电路DFF21和DFF22。电压比较器CMP21具有与导电图案105的点A连接的正输入端子和与基准电压Vref3连接的负输入端子。来自电压比较器CMP21的输出信号S21被输入到D触发器电路DFF21和DFF22的数据输入端子。控制信号S22被输入到D触发器电路DFF21的时钟输入端子。控制信号S23被输入到D触发器电路DFF22的时钟输入端子。来自D触发器电路DFF21的QB的输出信号S24和来自D触发器电路DFF22的Q的输出信号S25被输入到“与”电路AND2。来自“与”电路AND2的输出信号S26作为来自检测电路1500的输出而被输入到控制电路103。基准电压Vref3可以是由安装在半导体基板101上的DA转换器产生的电压，也可以是从半导体基板101的外部输入的电压。
以下将参照图16A～16C所示的时序图说明检测电路1500的操作。在图16A～16C中的每一个中，上半部分表示各信号的状态，并且下半部分表示导电图案105的点A处的电压V1随着时间经过的变化。图16A是用于说明导电图案105未被改变时的检测电路1500的操作的时序图的例子。开关电路SW1和SW2的操作与图14A～14C所示的操作相同，因此将省略重复的说明。
当在时刻T1控制信号S0从低变为高时，开关电路SW1被接通，并且开关电路SW2被关断。因此，电压源VDD经由开关电路SW1将电流供给到导电图案105的点A。此后，根据由导电图案105的电路常数确定的时间常数，导电图案105的点A处的电压V1开始向着由电压源VDD供给的电压值逐渐增大。在时刻T1，来自电压比较器CMP21的输出信号S21为低，来自D触发器电路DFF21的QB的输出信号S24为高，并且，来自D触发器电路DFF22的Q的输出信号S25为低。因此，来自“与”电路AND2的输出信号S26为低。
在时刻T3，控制信号S22从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF21的QB的输出信号S24保持为高。当电压V1达到基准电压Vref3时(在时刻Tg)，来自电压比较器CMP21的输出信号S21从低变为高。在时刻T4，控制信号S23从低变为高。由于输出信号S21为高，因此来自D触发器电路DFF22的Q的输出信号S25从低变为高。因此，来自“与”电路AND2的输出信号S26也从低变为高。如上所述，来自检测电路1500的输出信号S26在时刻T4之后变为高。这表明检测电路1500检测出导电图案105未被改变。
时刻T3和T4被预设为使得当导电图案105未被改变时的电压V1达到基准电压Vref3的时刻(Tg)存在于时刻T3和T4之间。因此，如果基准电压Vref3大于或等于时刻T3的电压V1并且小于或等于时刻T4的电压V1，则检测出导电图案105未被改变。
以下将参照图16B说明导电图案105被改变并且由导电图案105的电路常数确定的时间常数变得比改变之前的时间常数小时的检测电路1500的操作。如前面所述，在时刻T1，控制信号S0从低变为高，并且电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前的时间常数小，因此，电压V1比导电图案105改变之前更快地增大。
当电压V1达到基准电压Vref3时(在时刻Th)，来自电压比较器CMP21的输出信号S21从低变为高。由于时间常数比改变之前的时间常数小，因此时刻Tg比预设时刻T3更早。在时刻T3，控制信号S22从低变为高。由于输出信号S21为高，因此，来自D触发器电路DFF21的QB的输出信号S24从高变为低。在时刻T4，控制信号S23从低变为高。由于输出信号S21为高，因此，来自D触发器电路DFF22的Q的输出信号S25从低变为高。如上所述，即使在时刻T4之后，来自检测电路1500的输出信号S26也保持为低。这表示，检测电路1500检测出导电图案105已被改变。因此，如果基准电压Vref3比时刻T3的电压V1低，则检测出导电图案105已被改变。
以下将参照图16C说明当导电图案105被改变并且由导电图案105的电路常数确定的时间常数变得比改变之前的时间常数大时的检测电路1500的操作。如前面所述，在时刻T1，控制信号S0从低变为高，并且电压V1开始逐渐增大。由于导电图案105的时间常数比改变之前的时间常数大，因此，电压V1比导电图案105改变之前更慢地增大。
在时刻T3，控制信号S22从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF21的QB的输出信号S24保持为高。在时刻T4，控制信号S23从低变为高。由于输出信号S21为低，因此，来自D触发器电路DFF22的Q的输出信号S25保持为低。当电压V1达到基准电压Vref3时(在时刻Ti)，来自电压比较器CMP21的输出信号S21从低变为高。由于时间常数比改变之前的时间常数大，因此时刻Ti比预设的时刻T4晚。如上所述，即使在时刻T4之后，来自检测电路1500的输出信号S26也保持为低。这表明，检测电路1500检测出导电图案105已被改变。因此，如果基准电压Vref3比时刻T4的电压V1高，则检测出导电图案105已被改变。
由检测电路1500使用的基准电压Vref3以及时刻T1、T3和T4可在设计半导体集成电路装置100时被设定，可在制造半导体集成电路装置100时被设定，也可在装运之后由用户个人设定。这些设定值可被保持在检测电路104中，也可被保持在存储器电路102的非易失性存储器中。
以下，将参照图9说明检测电路104的详细配置的另一例子。图9示出作为检测电路104的另一例子的检测电路900。通过在图13所示的检测电路1300中的开关电路SW1和电压源VDD之间连接电流源Iref，获得检测电路900。在检测电路900中，导电图案105的电阻值与来自电流源Iref的输出电流的乘积确定导电图案105的点A处的电压V1的收敛电压。因此，与图13所示的检测电路1300中的情况相比，电压V1较少受到电压源VDD的电压波动的影响。这使得能够减小基准电压Vref1和Vref2之间的差，并且提高检测精度。
以下，将参照图10所示的时序图说明检测电路900的操作。在图10中，上半部分表示各信号的状态，并且下半部分表示导电图案105的点A处的电压V1随着时间经过的变化。图10是用于说明当导电图案105未被改变时的检测电路900的操作的时序图的例子。当导电图案105被改变时的检测电路900的操作与图14B和图14C中所示的相同，因此将省略重复的说明。
与图14A类似，当控制信号S0在时刻T1从低变为高时，开关电路SW1被接通，并且开关电路SW2被关断。因此，用作电流供给线的电流源Iref经由开关电路SW1将电流供给到导电图案105的点A。此后，根据由导电图案105的电路常数确定的时间常数，导电图案105的点A处的电压V1开始向着由导电图案105的寄生电阻值与电流源Iref的电流值确定的电压而逐渐增大。
当电压V1达到基准电压Vref2时(在时刻Tj)，来自电压比较器CMP12的输出信号S12从低变为高。在时刻Tj，电压V1比基准电压Vref1低，因此，来自电压比较器CMP11的输出信号S11保持为高。因此，来自“与”电路AND1的输出信号S13从低变为高。当控制信号S14在时刻T5从低变为高时，由于来自“与”电路AND1的输出信号S13为高，因此来自D触发器电路DFF11的输出信号S15从低变为高。如上所述，来自检测电路900的输出信号S15在时刻T5之后变为高。这表明，检测电路900检测出导电图案105未被改变。因而，如果时刻T5的电压V1大于或等于基准电压Vref2并且小于或等于基准电压Vref1，则检测出导电图案105未被改变。从时刻T1到时刻T5的时间可被设定为使得电压V1的值收敛的程度。
如果导电图案105被改变并且其寄生电阻值减小，那么电压V1的收敛电压变得比基准电压Vref2低。另一方面，如果导电图案105被改变并且其寄生电阻值增大，那么电压V1的收敛电压变得比基准电压Vref1高。在任一种情况下，来自检测电路900的输出信号S15在时刻T5变为低，因此，检测出导电图案105已被改变。
以下将参照图11说明检测电路104的详细配置的另一例子。图11示出作为检测电路104的另一例子的检测电路1100。通过在图15所示的检测电路1500中经由电流源Iref连接开关电路SW1和电压源VDD并且使导电图案105的点B浮置，获得检测电路1100。确定电路1110的布置与确定电路1510的布置相同。由于导电图案105的点B浮置，因此，导电图案105的点A处的电压V1根据条件CV＝IT而随时间线性增大，这里，C是导电图案105的寄生电容值，I是电流源Iref的电流值，并且T是自从开关电路SW被接通起所经过的时间。由于电压V1随着时间T线性增大，因此，与检测电路1500中的情况相比，电压V1较少受到电压源VDD的波动的影响。这使得能够缩短向D触发器电路DFF21和DFF22供给脉冲的时刻之间的间隔，并且提高检测精度。
以下将参照图12所示的时序图说明检测电路1100的操作。在图12中，上半部分表示各信号的状态，并且下半部分表示导电图案105的点A处的电压V1随着时间经过的变化。图12是用于说明当导电图案105未被改变时的检测电路1100的操作的时序图的例子。当导电图案105被改变时的检测电路1100的操作与图16B和图16C中所示的操作相同，因此将省略重复的说明。
当控制信号S0在时刻T1从低变为高时，开关电路SW1被接通，并且开关电路SW2被关断。因此，电流源Iref经由开关电路SW1将电流供给到导电图案105的点A。此后，导电图案105的点A处的电压V1开始根据上述的条件CV＝IT线性增大。在时刻T1，来自电压比较器CMP21的输出信号S21为低，来自D触发器电路DFF21的QB的输出信号S24为高，并且来自D触发器电路DFF22的Q的输出信号S25为低。因此，来自“与”电路AND2的输出信号S26为低。
在时刻T6，控制信号S22从低变为高。由于输出信号S21为低，因此来自D触发器电路DFF21的QB的输出信号S24保持为高。当电压V1达到基准电压Vref3时(在时刻Tk)，来自电压比较器CMP21的输出信号S21从低变为高。在时刻T7，控制信号S23从低变为高。由于输出信号S21为高，因此来自D触发器电路DFF22的Q的输出信号S25从低变为高。因此，来自“与”电路AND2的输出S26也从低变为高。如上所述，来自检测电路1500的输出信号S26在时刻T7之后变为高。这表示，检测电路1100检测出导电图案105未被改变。
时刻T6和T7被预设为使得在导电图案105未被改变时电压V1达到基准电压Vref3的时刻(Tk)存在于T6和T7之间。因此，如果基准电压Vref3大于或等于时刻T6的电压V1并且小于或等于时刻T7的电压V1，那么检测出导电图案105未被改变。
如果导电图案105被改变并且其寄生电容值减小，那么电压V1的单位时间增大率(dV1/dt)增大。另一方面，如果导电图案105被改变并且其寄生电容值增大，那么电压V1的单位时间增大率(dV1/dt)减小。在任一种情况下，来自检测电路1100的输出信号S15在时刻T7变为低，因此，检测出导电图案105已被改变。
下面，将参照图6A～6F说明导电图案105的形状的变更方式。以下要说明的所有导电图案均可通过制造半导体集成电路装置100的半导体工艺的关键尺寸来形成。并且，各导电图案的点A和点B分别与图1所示的导电图案105的点A和点B对应。
图6A所示的导电图案610具有其中多个矩形图案由比所述矩形图案细的导电线连接的形状。导电图案610可在抑制寄生电阻的增大的同时增大寄生电容。所述多个矩形图案可具有不同的尺寸。图6B所示的导电图案620具有螺旋状地从位于外周的点A向中心部分延伸并且然后螺旋状地从中心部分向位于外周的点B延伸的图案。图6C所示的导电图案630具有梳形图案。图6D所示的导电图案640具有其中一条导电线曲折的图案。点A位于该导电线的中心附近，并且点B位于两个端部中的每一个处。图6E所示的导电图案650具有梳形状，并且，与具有另一梳形状的导电图案651相互啮合。导电图案651的点C与基准电势线(例如GND)连接。该布置可增大导电图案650的寄生电容。图6F所示的导电图案660具有其中一条导电线曲折的图案，并且，导电图案661和662被布置为与导电图案660平行。导电图案661的点C和导电图案662的点D与基准电势线(例如GND)连接。该布置可增大导电图案650的寄生电容。
在上述的各种实施例中，能够检测导电图案的改变，其中，所述导电图案的改变被执行以从半导体基板的背侧分析形成在基板的前侧的电路。这使得能够检测出在半导体基板的前侧形成的电路从其背侧被分析。因此，可以提高保持在半导体集成电路装置中的数据的安全性。除了上述的针对从背侧的分析的保护以外，还能够执行针对从半导体基板的前侧的分析的保护。这种从前侧的保护可通过使用现有的技术执行，也可以通过在半导体基板上形成的电路上形成上述的导电图案并且如上面描述的那样检测导电图案的改变来执行。
虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于公开的示例性实施例。以下的权利要求的范围应被赋予最宽的解释以包含所有这些变更方式以及等同的结构和功能。

Claims (9)

1.一种半导体集成电路装置，包括：
半导体基板，该半导体基板具有其上形成电路块的第一表面和与第一表面相反的第二表面；
安装板，所述半导体基板被安装在所述安装板上；
导电图案，被形成在安装板的、与所述电路块的要被保护的部分重叠的区域上；和
检测电路，被配置为检测所述导电图案已被改变，
其中，所述半导体基板被安装在所述安装板上以使得所述半导体基板的所述第二表面面向所述安装板。
2.根据权利要求1的半导体集成电路装置，其中
所述电路块包括：
存储器电路，被配置为保持数据；和
控制电路，被配置为控制对被保持在所述存储器电路中的数据的访问，以及
所述控制电路被进一步配置为：如果检测出所述导电图案已被改变，则执行将被保持在所述存储器电路中的数据进行复位的操作和禁止访问被保持在所述存储器电路中的数据的操作中的一个。
3.根据权利要求1的半导体集成电路装置，其中
所述检测电路包括开关电路，所述开关电路被配置为对其中所述导电图案的第一部分与电压源连接的状态和其中所述第一部分不与所述电压源连接的状态进行切换，
所述导电图案的第二部分与基准电势线连接，以及
所述检测电路被进一步配置为：当其中所述第一部分与所述电压源连接的状态变为其中所述第一部分不与所述电压源连接的状态时确定所述第一部分的电压是否改变，并且，如果所述第一部分的电压未改变，则检测出所述导电图案已被改变。
4.根据权利要求1的半导体集成电路装置，其中
所述检测电路包括振荡电路，所述振荡电路与所述导电图案连接并且被配置为以由所述导电图案的电路常数确定的振荡频率振荡，以及
所述检测电路被进一步配置为：确定预设范围是否包括所述振荡电路的振荡频率，并且，如果所述预设范围不包括所述振荡频率，则检测出所述导电图案已被改变。
5.根据权利要求1的半导体集成电路装置，还包括：
复位装置，被配置为将所述导电图案的第一部分的电势复位为基准电势；和
连接装置，被配置为将所述第一部分连接到电流源，
其中，所述检测电路被进一步配置为：确定预设范围是否包括在所述第一部分的电势被复位为所述基准电势之后自所述第一部分连接到所述电流源以来经过了预定时间时的第一部分的电压，并且，如果所述预设范围不包括经过了所述预定时间之后的所述电压，则检测出所述导电图案已被改变，以及
所述第一部分的电压的变化依赖于所述导电图案的电路常数。
6.根据权利要求1的半导体集成电路装置，其中
所述检测电路包含：
连接装置，被配置为将所述导电图案的第一部分连接到电流源；和
复位装置，被配置为将所述第一部分复位为基准电势，
所述检测电路被进一步配置为：确定预设范围是否包括在所述第一部分被复位为所述基准电势之后自所述电流源连接到所述第一部分以来经过了预定时间时的第一部分的电压，并且，如果所述预设范围不包括经过了所述预定时间之后的所述电压，则检测出所述导电图案已被改变，以及
所述第一部分的电压的变化依赖于所述导电图案的电路常数。
7.根据权利要求6的半导体集成电路装置，其中，所述导电图案的第二部分与基准电势线连接。
8.根据权利要求6的半导体集成电路装置，其中，在所述第一部分的电势被复位为基准电势之后，所述导电图案浮置。
9.根据权利要求4～8中的任一项的半导体集成电路装置，其中，所述电路常数包括所述导电图案的寄生电阻和寄生电容。
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