CN102017008B - 可编程数字逻辑单元的本地校准 - Google Patents

Abstract

一种集成电路(IC)(420)包括自校准的可编程数字逻辑电路。该IC包括至少一个可编程数字逻辑单元(431A-431E)，其中该可编程数字逻辑单元提供(i)多个不同的可访问的电路配置或(ii)电压水平控制器。提供自校准系统(435)，其包括至少一个参考装置(430)、测量装置(441)，所述测量装置用于利用该参考装置测量可以影响该可编程数字逻辑单元(421A-431E)的处理速度的至少一个电气性能参数或可以影响所述电气性能参数的至少一个参数，以获得校准数据。处理装置(442)映射所述校准数据或从其导出的参数，以产生控制信号(446)，该控制信号可操作来从多个不同的可访问的电路配置或电压水平输出中进行选择，以改变所述可编程数字逻辑单元的处理速度。

Description

可编程数字逻辑单元的本地校准

技术领域

本发明一般涉及包括可编程逻辑器件(PLD)的集成电路(IC)，该可编程逻辑器件可被配置为减少性能变化性。

背景技术

电子设计师不断修改其设计以考虑设计方法和电子技术的变化。例如当从45nm过渡到28nm时，所遇到的一个这种设计问题是节点之间的相对工艺变化性的增加。这个变化性通常导致电路设计者对其设计增加额外的余量，以考虑工作环境的不确定性，例如空间的晶体管变化、本地晶体管失配、V_T偏斜以及层间互连变化。因此，由电连接的数字逻辑单元所形成的IC(例如数字逻辑电路)的设计愈加受数字逻辑单元中固有的变化影响，这种固有的变化是由影响IC性能的参数引起，例如由制造工艺的变化引起。

当前的设计方法要求设计者对于每个数字逻辑单元(例如最基本的标准的两个晶体管CMOS反相器单元)意识并且考虑到工艺变化。工作电压和/或地参考电压的变化导致该单元处理输入信号以产生输出信号所需时间的变化，例如以其延迟时间(也叫做单元延迟)参数、上升时间参数和下降时间参数所指示的时间变化。

单元延迟变化的增加引起最坏情况单元延迟比额定延迟明显增加。在一些情况下，最坏情况延迟可以明显到致使传统的逻辑设计方法无效。

而且，标准逻辑单元通常被制造成具有标准的驱动强度。因此设计者通常限制和/或调整其设计以利用所提供的标准驱动强度。正如这里所用的，被制造为具有强处理的单元的上升或下降时间被限定为小于被制造为具有弱处理的单元的上升或下降时间。改变单元以利用不同的驱动强度可能导致需要用新元件重新设计整个单元并且重新制造该IC，这进一步增加研发时间和资源。

解决这种性能变化问题的尝试通常集中在利用数学模型和专门开发的算法来对单元延迟或其他时序参数进行建模。在单元延迟的情况下，为了处理大量最坏情况延迟，可以利用统计时序分析方法来将上升时间和下降时间建模为随机变量。然后设计者利用统计模型来检查关键路径并且收敛时序，而不是设计逻辑以满足最坏情况上升时间。专门开发的算法增加了该解决方案的复杂性，并且因此增加了分析该解决方案和开发该IC产品所需要的时间。

发明内容

本发明的实施例包括用于校准集成电路(IC)的方法，该集成电路包括至少一个可编程数字逻辑单元和相关的IC。本发明的实施例提供本地可校准的可编程数字逻辑单元，该数字逻辑单元能够解决例如由于工艺变化、电源电压变化和环境变量(例如温度)而导致的电路性能变化性。如上所述，具有45nm和更小架构的可编程逻辑单元可以在时序参数(例如单元延时(例如上升时间和/或下降时间))上表现出明显的增加和变化，这种增加和变化可以通过本发明的实施例进行补偿。

根据本发明实施例的可编程数字逻辑单元通常提供多种不同的可访问的电路配置或电压水平控制器，该电压水平控制器可以包括电源电压或背栅极电压控制器。利用参考装置测量可以影响可编程数字逻辑单元的处理速度的至少一个电气性能参数(例如PMOS或NMOS强度)或可以影响该电气性能参数的参数(例如所提供的电压或温度)，以获得校准数据。正如这里所用的，“参考装置”是指在电气上不耦合于来自其的测量值提供校准数据的可编程数字逻辑单元的装置或电路。参考装置可以在或不在该IC上。在参考装置不在IC上的实施例中，参考装置通常是晶圆上的测试结构，其中该IC和多个其他IC形成在同一个晶圆上。

校准数据用来对数字逻辑单元进行编程，例如通过从校准数据产生至少一个控制信号，所述控制信号可操作来选择多个不同的电路配置中的一个或由电压水平控制器输出的电压水平。由编程实现的选择改变可编程数字逻辑单元的处理速度。改变可编程数字逻辑单元的处理速度的选择可以基于但不限于改变参数，所述参数包括单元延迟时间、上升时间、下降时间、占空比误差以及采样保持时间(例如对于数模转换器IC)。虽然通常希望增加处理速度，但是本发明的实施例也包括选择电路配置或电压水平输出减小处理速度(例如为了节省功耗)。

可编程数字逻辑单元可以体现为数字逻辑单元或可再编程(即连续地、周期性地或非周期性地)数字逻辑单元。在可编程的实施例中，提供选择性耦合电路，用于将可编程调整电路选择性地耦合于或选择性地去耦于专用数字逻辑单元。

正如这里所用的，“专用”数字逻辑单元是被配置为(其与可编程数字逻辑单元的编程无关)为可编程数字逻辑电路提供至少一个输入和至少一个输出并且执行至少一种数字逻辑功能。可编程调整电路和选择性耦合电路可以用来补偿能够影响数字逻辑单元的处理速度的变量，例如温度、电源和工艺诱生器件、互连和/或寄生器件变化，其中可编程调整电路在数字逻辑单元或晶体管级提供补偿。

选择性编程可以基于多个熔丝或多个开关。例如，在这个实施例中，设置熔丝的状态(施加能量以熔断某些熔丝并且使那些熔丝在电气上断开)或开关的状态的步骤包括编程。这种编程通常进行一次，例如当该IC与多个其他IC一起处于晶圆形式时，在晶圆测试时进行编程，或当该IC作为封装的分立IC时，在封装测试期间进行编程。在另一个实施例中，IC被集成到包括工件(电子衬底，例如印制电路板)的电子组件中，所述电子组件可以包括安装在该工件上的一个或多个其他IC。

在另一个可编程数字逻辑电路实施例中，在IC上设置存储器电路，例如寄存器，其能够建立控制信号的使能状态，以便为该数字逻辑单元有效地固定性能特性。因此，当数字逻辑单元初始化时，可以根据存储器中建立的设置来调节控制信号，得到该数字逻辑电路的稳定的或“静态的”补偿性能特性。

如上面所述，在可再编程数字逻辑单元实施例中，可编程数字逻辑单元可以被编程并且再编程多次，并且在一个实施例中，可以被认为是在工作期间连续地可编程。在这个实施例中，可再编程的数字逻辑单元可操作来接收修改可编程调整电路的至少一个控制信号，所述可编程调整电路通过例如改变其上升时间和/或下降时间以减少单元延迟，来调整可再编程数字逻辑单元的处理速度。

在另一个实施例中，当数字逻辑单元工作时，可以动态地调节由可编程单元形成的数字逻辑单元的离散可编程单元，这将按照期望动态地改变可编程数字逻辑单元的性能特性。因此，使用根据本发明的实施例的可编程数字逻辑单元来设计数字逻辑电路允许设计者将电路性能特性的精细控制运用到单元/晶体管级。

附图说明

图1是根据本发明的实施例的包括至少第一可编程数字逻辑单元的CMOS IC的模块级示意图，该第一可编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于将该可编程调整电路耦合于或去耦于该第一专用数字逻辑单元的电路。

图2是根据本发明的实施例的包括至少第一可再编程数字逻辑单元的CMOS IC的模块级示意图，该第一可再编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于将该可编程调整电路耦合于或去耦于该第一专用数字逻辑单元的电路。

图3示出了根据本发明的实施例的示例方法的步骤，该方法用于校准包括至少一个可编程数字逻辑单元的IC，以改变该可编程数字逻辑单元的处理速度。

图4A是根据本发明的实施例的包括IC管芯和自校准系统的电子系统的模块级示意图，该IC管芯包括多个可编程数字逻辑单元。

图4B是根据本发明的实施例的包括IC管芯的电子系统的模块级示意图，该IC管芯包括多个可编程数字逻辑单元和位于该IC管芯上的自校准系统。

图4C是包括IC管芯的电子系统的模块级示意图，该IC管芯包括多个区域A、B和N，每个区域包括多个可编程数字逻辑单元和自校准系统。

图5A是根据本发明的实施例的可编程数字逻辑单元的模块级示意图。

图5B是被制造为具有强处理拐角的常规数字逻辑单元、被制造为具有弱处理拐角的专用数字逻辑单元以及根据本发明实施例的可编程数字逻辑单元的开关特性图，所述可编程数字逻辑单元具有受可编程调整电路调整的专用数字逻辑单元。

图6是根据本发明实施例的包括专用数字逻辑单元的可编程数字逻辑单元的模块级示意图，所述专用数字逻辑单元具有包括N个反相器单元的可编程调整电路。

图7是根据本发明实施例的具有偏斜能力的可编程数字逻辑单元的模块级示意图，所述可编程数字逻辑单元包括第一数字逻辑单元(反相器)和可编程调整电路，该第一数字逻辑单元包括第一PMOS和第一NMOS晶体管，该可编程调整电路包括多个额外的PMOS晶体管和多个额外的NMOS晶体管。

图8是根据本发明实施例的可编程数字逻辑单元的模块级示意图，其中可编程调整电路包括电压控制器，其用于控制被提供到该第一可编程数字逻辑单元的VDD的水平。

图9是根据本发明实施例的可编程数字逻辑单元的模块级示意图，其中可编程调整电路包括电压控制器，其用于控制被提供到该第一可编程数字逻辑单元的VSS的水平。

图10是根据本发明实施例的可编程数字逻辑单元的模块级示意图，其中可编程调整电路包括电压控制器，其用于控制背栅极电压的水平。

图11是根据本发明的实施例的可编程数字逻辑单元的模块级示意图，所述可编程数字逻辑单元包括实现串联控制的可编程调整电路。

图12示出根据本发明实施例的包括至少一个可编程逻辑单元的RS触发器的示意图。

具体实施方式

图1是根据本发明的实施例的包括至少一个可编程数字逻辑单元110(也称为第一可编程数字逻辑单元110)的CMOS IC 100的模块级示意图，该可编程数字逻辑单元包括第一专用数字逻辑单元120、可编程调整电路140和用于将该可编程调整电路140耦合于或去耦于150该第一专用数字逻辑单元120的电路。第一专用数字逻辑单元120包括至少一个输入节点131和反映数字逻辑功能的性能的至少一个输出节点132。第一专用数字逻辑单元120通常是包括多个晶体管的标准数字逻辑电路，所述多个晶体管包括至少一个PMOS晶体管125和至少一个NMOS晶体管130，它们被配置为执行至少一种数字逻辑功能，例如图1所示的示例标准CMOS反相器。更普遍地，第一专用数字逻辑单元120通常提供布尔逻辑功能，例如但不限于NAND、AND、OR、NOR、XOR、XNOR或反相器功能。

第一可编程数字逻辑单元110包括调整电路140，示为熔丝150的、用于耦合或去耦合150的电路将该调整电路140耦合到第一专用数字逻辑单元120的多个节点的至少一个。如图1所示的调整电路140包括第一和第二反相器，当两者被编程(例如使熔丝150导电)为有效时，该第一和第二反相器相对于第一专用数字逻辑单元120处于并联状态。因此，根据熔丝150的编程情况，调整电路输出132中所反映的第一可编程数字逻辑单元110的操作是不同的，在编程之后，这改变了第一可编程数字逻辑单元110的处理速度。正如上面所指出的，熔丝通常可以被开关替换。

通常，调整电路140中一个或多个反相器被编程为有效时的第一可编程数字逻辑单元110的处理速度(例如单元延迟)小于调整电路140中没有任何反相器被编程为有效时的第一可编程数字逻辑单元的处理速度(例如单元延迟大约是第一专用数字逻辑单元120单独提供的单元延迟)。然而，如上面所描述的，本发明的实施例还包括进行编程以降低第一可编程数字逻辑单元110与单独的第一专用数字逻辑单元120相比时的速度。

正如本领域已知的，熔丝(例如图1所示的熔丝150)可以分为两类：激光熔丝和电气熔丝。激光熔丝被芯片外部激光束熔断，该外部激光束照射特定的熔丝以供给足够的能量来熔断该熔丝。对于激光熔丝，将激光束仅指向要被熔断的熔丝，即本地解决(addressing bylocation)。已知的电气熔丝可以是导线类型或半导体层类型。对于导线类型，相对低电阻的元件(例如导线)一旦高电流作用于这个元件，则永久地增加其电阻。被作用的导线生成类似于传统激光熔丝的开口。对于层类型熔丝，导电层之间的高电阻层由于高电压或连续电流而永久地降低其电阻，导致这层的击穿。例如，绝缘体或介电材料在某个电压水平下开始击穿并且永久地停留在损坏状态，从而形成低电阻路径。与激光熔丝不同，不是仅通过本地解决来熔断电气熔丝。而是，通过访问芯片的管脚或晶圆的键合焊盘来熔断电气熔丝，并且在一些布置中，还与控制本地解决的电气控制信号一起来熔断电气熔丝。

图2是包括至少第一可再编程数字逻辑单元210的CMOS IC 200的模块级示意图，该第一可再编程数字逻辑单元210包括第一专用数字逻辑单元120和可编程调整电路240。IC 200包括存储编程信息的寄存器225，该编程信息允许输出至少一个控制信号250，该控制信号250用于对可编程调整电路240进行编程。所示的实施例中的选择性耦合电路包括开关245(例如晶体管开关)，用于根据本发明的实施例选择性地将该控制信号250耦合于或去耦于可编程调整电路240。

可编程调整电路240被示出为包括至少一个调整输入节点241和至少一个调整电路输出节点242。虚线示出可编程调整电路240的输出242和第一专用数字逻辑单元120的多个节点之间的许多可能的连接中的一些，例如可能通过开关连接来产生连接。在一个实施例中，调整输入节点241接收至少一个控制信号，该控制信号可操作来选择反映在调整电路输出242处的不同的输出状态，其中不同输出状态中的每一个提供第一可编程数字逻辑单元210的不同的处理速度。在一个简化的示例中，在一种状态(例如控制信号250将可编程调整电路240断开或不打开可编程调整电路240)，第一可再编程数字逻辑单元210可以提供弱处理拐角特性(即导致较低的处理速度)，而在另一种状态(控制信号250打开调整电路240)，第一可再编程数字逻辑单元210可以提供强处理拐角特性(即导致较快的处理速度)。

在一个实施例中，以标准单元版图实现第一可再编程数字逻辑单元210，其中正如本领域熟知的，由跨越n-扩散带(PMOS)和p-扩散带(NMOS)的栅电极(例如硅化多晶硅)“指”形成各个晶体管。在这种实施例中，第一专用数字逻辑单元120的所有PMOS晶体管(包括PMOS 125)和可编程调整电路240的PMOS晶体管被形成在公共的n-带中，并且第一专用数字逻辑单元120和调整电路240的所有NMOS晶体管(包括NMOS 130)被形成在公共的p-带中。正如本领域已知的，单个指可以用来形成标准CMOS反相器的各个晶体管的公共栅极。

现在参考图3，为示例方法300示出了步骤，该方法用于根据本发明的实施例校准包括至少一个可编程数字逻辑单元的IC，以改变该可编程数字逻辑单元的处理速度。步骤301包括提供包括至少第一可编程数字逻辑单元的IC，该第一可编程数字逻辑单元提供多个不同的可访问电路结构或电压水平控制器。

步骤302包括利用参考装置测量可以影响该可编程数字逻辑单元的处理速度的至少一个电气性能参数，或测量可以影响该电气性能参数的至少一个参数，以此获得校准数据。该参考装置可以在IC上，或不在IC上。可以在晶圆测试期间在包括该IC和多个其他IC的晶圆上进行该测量，或在封装测试时进行。在晶圆测试实施例中，参考装置可以包括测试电路，因此该参考装置不需要在该IC上。在封装测试实施例中，参考装置通常被设置在该IC上。在另一个实施例中，IC也可以作为包括工件(例如PCB)的电子组件的一部分被测量，该工件可以包括一个或多个其他IC。

在一个实施例中，可编程数字逻辑单元可以包括第一专用数字逻辑单元，该第一专用数字逻辑单元包括多个节点，该多个节点包括至少一个输入节点和反映数字逻辑功能的性能的至少一个输出节点；可编程调整电路，该可编程调整电路包括至少一个调整输入和至少一个调整电路输出；以及用于将调整输入和调整电路输出中的至少一个耦合于或去耦于该第一专用数字逻辑单元的多个节点中的至少一个的电路。用于耦合或去耦的电路可以包括耦合于调整输入的第一熔丝或耦合于调整电路输出的第二熔丝(例如见图1)。在这种包含熔丝的实施例中，编程可以包括施加能量以改变第一和/或第二熔丝的状态。

正如在本领域所已知的，工作温度可以明显地影响数字逻辑电路和相关IC的处理速度。在一个实施例中，可以影响电气性能的参数包括温度。在这个实施例中，参考装置可以包括温度传感器，例如电阻温度检测器(RTD)或热敏电阻器。温度传感器可以形成在IC上。在本发明的其他实施例中，电气性能参数或可以影响电气性能参数的参数可以包括至少一个处理强度参数、电源水平以及工艺诱生器件、互连和/或寄生器件变化。

可以收集并且暂时储存和/或永久储存所获得的校准数据，以便用于编程步骤(见下面描述的步骤304)，例如，用于如下面描述的确定控制设置/信号。在一个实施例中，校准数据可以被存储在一个或多个存储元件中，例如寄存器。

步骤303包括将校准数据与预定的限度或范围进行比较的可选步骤。然而，本发明的实施例不需要比较校准数据，例如对于连续进行或周期性进行(例如在固定的时间周期过去之后重复)编程的本发明的实施例。在进行比较的实施例中，当确定校准数据在预定的限度或范围之外时，执行步骤304，以提供处理速度调整，步骤304包括基于该校准数据对可编程数字逻辑单元进行编程，以选择多个不同电路配置中的第一个或由电压水平控制器输出的电压水平。在一个实施例中，编程减少了可编程数字逻辑单元的单元延迟。

在一个实施例中，该方法还包括利用该校准数据产生至少一个控制信号，并且利用该控制信号进行该可编程数字逻辑单元的编程。在这个实施例中，可以通过利用控制信号产生引擎(例如查找表、线性函数或非线性函数)来将该校准数据或从其导出的参数映射到控制信号，以此获得控制信号。在这个实施例中，IC可以包括参考装置，并且可以在该IC的封装测试期间进行测量和编程。在这个实施例中，控制信号可以用来在第一时间对该可编程数字逻辑单元进行编程，并且在第一时间之后，在第二时间通过以下步骤进行编程：再次进行测量以获得更新的校准数据，利用更新的校准数据产生至少一个更新的控制信号，并且利用更新的控制信号对可编程数字逻辑单元进行编程。

在一个实施例中，参考装置可以包括延迟线，并且校准数据可以包括基于测试信号穿越延迟线的时间的时基测量值。额定处理的时序可以是已知的或可以被测得。实际时序和已知时序之间的差可以提供关于处理是弱或还是强的校准信息。

在另一个实施例中，参考装置可以包括与至少一个逻辑单元相关的振荡器电路，并且其中校准数据包括该振荡电路的振荡频率的测量值。不同的处理拐角可以得到不同的振荡频率。通过比较这些频率，可以确定处理拐角。

在又一个实施例中，参考装置包括匹配该可编程数字逻辑单元的至少一个可编程参考数字逻辑单元。正如这里所用的，当它们提供相同的电路元件和布置并且因此执行相同的数字逻辑功能时，可编程数字逻辑单元“匹配”。匹配的单元可以具有相同或不同的几何尺寸(尺寸)。然而，如果该匹配的单元具有相同的几何尺寸，则校准通常比较容易实现。在一个实施例中，可以通过连续或周期性地(例如利用计时器)测量参考单元并且经由硬件和/或软件(例如CPU/DSP/MSP43O)读取数据来产生校准数据。在这个实施例中，可以通过迭代处理来产生控制信号，该迭代处理改变控制信号直到获得可编程参考数字逻辑单元的期望的处理速度。迭代处理可以包括尝试误差产生处理或基于例如最小均方法、最速下降法、递归最小二乘法、Newton-Raphson的算法驱动产生处理。

在一个实施例中，参考装置包括多个参考电路，每个参考电路形成在IC的多个分开部分中，并且控制信号可以包括多个控制信号。在这个实施例中，多个控制信号中的每一个可以用在IC的多个分开部分中的相应的一个中。

例如，如果确定处理是弱的，则可以打开控制信号或对其进行相应的编程。如果确定处理是强的，则可以关闭用于该单元的控制信号或对其进行相应的编程。

如上所述，提供的校准可以是一次校准或可更新的校准，例如连续的、非周期性的或周期性的校准。正如这里所用的，连续的自校准可以理解为包括间隔驱动的校准。例如，可以每M秒进行测量，这里M是某个非零参数。因此，可以每M秒测量校准数据并且如果确定其在预定限度或范围之外，则可以每M秒进行控制信号的更新。在一个实施例中，可以使校准通过滤波器以“平滑”测量和/或减慢控制信号的更新。例如，可以每βM秒进行校准，这里β是非零参数。

在一个实施例中，可以将校准应用到较高级，例如触发器级，代替校准单个的可编程数字逻辑单元。在这个实施例中，对触发器的校准可以帮助补偿多种参数的变化，例如基于工艺、电压和温度的变化。在另一个实施例中，可以将校准应用到多个可编程数字逻辑单元的子集。例如，对于已知对工艺、电压和温度变化不太敏感的单元，可以可选地抑制校准。

图4A是根本发明的实施例的包括IC管芯418和自校准系统415的电子系统405的模块级示意图，该IC管芯418包括多个可编程数字逻辑单元411A-E，该自校准系统415响应于例如工艺变化性而提供本地自校准以改变IC 418的处理速度。可编程数字逻辑单元411A-E通常经由应用到编程输入的编程(如可编程数字逻辑单元411A-E的左侧的箭头所示)，各自提供多种不同的可访问的电路配置。在所示的实施例中，IC 418是晶圆上许多IC管芯中的一个。

自校准系统415包括在图4A中示为参考单元410的至少一个参考装置、测量装置419和示为查找表412的处理装置412，该参考单元在IC 418上，该测量装置419用于测量至少一个电气性能参数或可以影响该数字逻辑单元的处理速度的至少一个参数，以获得校准数据416。正如上面所指出的，处理装置412更通常的可以是实现合适算法(基于例如最小均方法、最速下降法、递归最小二乘法、Newton-Raphson)的处理引擎。测量装置和查找表412两者在图4A中被示为不在IC 418上。诸如查找表412的处理装置通常包括相关的数据储存，用于映射产生控制信号407的校准数据416，该控制信号407可操作来选择多个不同的可访问的电路配置的第一个，其中该选择改变可编程数字逻辑单元411A-F的处理速度。相同的控制信号407通常被施加于可编程数字逻辑单元411A-F。虽然控制信号通常被描述为电信号，但是控制信号也可以是非电信号，例如光或电磁信号(这里控制信号信息在E或H场中可以被编码)。

系统405通常实现参考单元410的一次测试，并且利用从其导出的校准数据416来设置要施加于可编程数字逻辑单元411A-E的控制信号407。测量装置419将示为测试信号414的测量信号施加到参考单元410，并且接收响应的测量值，该测量值包括示为校准数据416的至少一个电气性能参数。查找表412从测量装置419接收校准数据416，并且从其产生施加于各可编程数字逻辑单元411A-E的控制信号/设置407。控制信号407对可编程数字逻辑单元411A-E进行编程以完成自校准，该自校准通过实现电路配置来执行，所述电路配置来自于通常改变可编程数字逻辑单元411A-E的处理速度的多个不同的可访问的电路配置。例如，控制信号407可以校准可编程单元411A-E，使弱处理拐角被增强。在可编程数字逻辑单元411A-E包括用于编程的熔丝的实施例中，基于控制信号407的编程可以包括施加能量以改变熔丝的状态。

图4B是根据本发明的实施例的包括IC 438的电子系统420的模块级示意图，该IC 438包括多个可编程数字逻辑单元431A-E和自校准系统435，它们都在IC 438上。自校准系统435包括参考单元430和测量处理模块440，该测量处理模块440包括测量装置441和查找表442。测试信号444由测量装置441施加于参考单元430，并且获得校准数据446并将其提供到输出控制信号446的查找表442，该控制信号耦合于单元431A-E。由于自校准系统435在IC 438上，IC 438提供了在工作期间获得连续自校准的能力。

图4C是包括IC 452的电子系统450的模块级示意图，该IC 452包括多个区域A、B和N，每个区域分别包括多个可编程数字逻辑单元453A-D、463A-D、473A-D和上面图4B所描述的自校准系统435。在区域A中的自校准系统435提供控制信号446A，在区域B中的自校准系统435提供控制信号446B，而在区域N中的自校准系统435提供控制信号446N。IC 452可以用来使IC 452的N个区域中的可编程数字逻辑单元在工作期间独立地获得连续校准。

图5A是根据本发明的实施例的可编程数字逻辑单元500的模块级示意图。可编程数字逻辑单元500包括并联连接的专用数字逻辑单元501和可编程调整电路502。专用数字逻辑单元501被示为具有调整强度1x，而可编程调整电路502具有调整强度δx，这里δ是非零参数，其可以＞1，＝1或＜1。例如，当可编程调整电路502被激活时，具有可编程调整电路502(其调整强度为0.5x)的可编程数字逻辑单元500执行的处理可以被增加0.5x(增加到1.5x)。仅为了简化和说明性目的，体现为两个反相器的可编程数字逻辑单元500被示为单个反相器，并且本发明的实施例可以利用多种其他逻辑单元，其具有多种数目的多种模块。

可编程调整电路502可以包括相对于专用数字逻辑单元501匹配的数字逻辑单元。通常，匹配的数字逻辑单元502的几何尺寸与专用数字逻辑单元501相比是不同的，如在δ参数中所反映的。正如本领域已知的，标准单元设计提供的近距离(例如在可编程调整电路502中的晶体管和专用数字逻辑单元501中的晶体管之间的间隔在1μm量级或更小)改善了本质上相同的掺杂、刻蚀和光刻过程中的匹配。

在一个实施例中，可编程数字逻辑被体现为标准单元设计。像标准CMOS反相器一样，在其输入引线505处接收到输入信号510后，可编程数字逻辑单元500可以产生反相的输出信号520。与标准CMOS反相器不同，可编程数字逻辑单元500是具有基于控制信号530的存在或不存在或其水平而可调整的处理速度的可编程单元。例如，在一种状态中(控制信号530关闭)，单元500可以具有弱处理/拐角特性，而在另一种状态中(控制信号打开)，单元500可以具有强处理/拐角特性。可编程调整电路502的存在允许对可编程数字逻辑单元500进行修改而不需要额外的制造或设计变化。因此，开发包括根据本发明实施例的单元设计的IC的开发时间和开发成本可以减少。

图5B是常规数字逻辑单元(例如被制造为具有强处理拐角570的专用数字逻辑单元501、被制造为具有弱处理拐角565的专用数字逻辑单元501)和根据本发明实施例的可编程数字逻辑单元500的开关特性图，所述可编程数字逻辑单元500具有专用数字逻辑单元501，该专用数字逻辑单元501具有弱处理拐角并且被可编程调整电路502调整以提供类似于强处理拐角570的响应，示为“弱处理控制打开560”。根据本发明实施例的、具有专用数字逻辑单元501(其被制造为具有弱处理拐角并且被可编程调整电路502调整)的可编程数字逻辑单元500的性能(响应560)可以被看作接近被制造为具有强处理拐角的专用数字逻辑单元501的开关性能(响应570)。

图6是根据本发明实施例的包括专用数字逻辑单元(反相器)501的可编程数字逻辑单元600的模块级示意图，该专用数字逻辑单元501具有包括N个反相器单元的可编程调整电路602。N个反相器单元中的每一个可以包括在标准单元设计中的指。N个反相器单元中各个的δ参数可以是相同的或不同的。在一个实施例中，该δ参数是二进制权重的。控制信号示为630。正如上面所指出的，使用反相器单元来演示本发明的实施例仅是出于说明性目的，并且本发明的实施例可以使用多种数字逻辑单元，例如NAND、XOR、OR等。

可以由控制信号630选择性地激活可编程调整电路602的N个元件，例如使用已知的寻址电路和方法。也就是，每次具有N个元件605的处理调整数字反相器单元执行处理以考虑动态工作条件时，可以激活可编程调整电路602的N个元件中的不同元件。例如，可以激活所有的逻辑调整元件630以增加严重弱处理，而对于轻微弱处理，可以激活N个逻辑调整元件中的仅单个元件，对于强处理，可以不激活N个逻辑调整元件中的任一个。由于任何额外的调整强度超过达到期望的开关性能所需要的调整强度时通常将增加功耗并且提供很少的性能提升，因此通常合适的是仅激活N个元件中相应的元件以实现达到期望的开关性能所需要的最小调整强度增加。

在一个实施例中，可编程调整电路602的N个元件可以被配置为使得N个元件位于额定处理强度的中心。在N包括偶数目的情况下，额定处理强度可以仅激活N个元件的一半。少于一半的逻辑调整元件可以用于强处理，并且多于一半的逻辑调整元件可以用于弱处理。这个方法可以延伸到考虑N＝奇数个元件和/或平衡技术，所述平衡技术不基于二分之一来激活N个元件的数量。例如，对于N＝10，设计可以被配置为对于额定处理强度，激活6个逻辑元件以达到期望的单元处理速度。

图7是根据本发明实施例的具有偏斜能力的可编程数字逻辑单元700的模块级示意图，该可编程数字逻辑单元700包括第一专用数字逻辑单元(反相器)120和可编程调整电路702，该第一专用数字逻辑单元120包括第一PMOS 125和第一NMOS 130，该可编程调整电路702包括多个额外的PMOS晶体管762和多个额外的NMOS晶体管764。选择性PMOS耦合电路780选择性地将PMOS控制信号785耦合于第一PMOS晶体管125和多个额外的PMOS晶体管762的至少一部分，并且选择性NMOS耦合电路760选择性地将NMOS控制信号765耦合于NMOS晶体管130和多个额外的NMOS晶体管764的至少一部分。这里所用的偏斜是指打开可编程调整电路中不同数目的PMOS和NMOS晶体管。因此，打开更多的PMOS器件(与NMOS器件相比)以补偿弱PMOS拐角(或相反)的技术通常可以被应用于反相器元件和其他数字逻辑单元。独立控制激活PMOS晶体管和NMOS晶体管允许较精细水平的控制。例如，如果PMOS是弱的而NMOS是强的，则将由PMOS控制信号785经由选择性PMOS耦合电路780激活从125、762中选定的更多PMOS晶体管，使得到的上升时间匹配由NMOS晶体管130、764中选定的晶体管设置的下降时间。

图8是根据本发明的实施例的可编程数字逻辑单元800的模块级示意图，其中可编程调整电路包括电压控制器810，其用于控制被提供到第一专用数字逻辑单元120的VDD的水平。如图8所示，电压控制器810接收示为VDD的高电源电压，并且基于接收到的控制信号830控制VDD的水平以提供VDD’，该VDD’被提供到PMOS 125的漏极。VDD’可以高于或低于VDD。例如，当处理是弱时，VDD’可以大于VDD，以改进数字逻辑单元的处理速度(例如上升时间)。相反，当处理是强时，VDD’可以小于VDD而不降低数字逻辑单元的处理速度。与上面所述的其他可编程数字逻辑单元不同，可编程数字逻辑单元800被配置为利用电压调整器来调整第一专用数字逻辑单元120的动态性能，而不是利用包括逻辑调整元件的可编程调整电路。然而，应指出，本发明的实施例包括可编程数字逻辑单元，该可编程数字逻辑单元包括调整该可编程数字逻辑单元的处理速度的电压调整器以及包括逻辑调整元件的调整电路。

图9是根据本发明的实施例的可编程数字逻辑单元900的模块级示意图，其中可编程调整电路包括电压控制器910，其用于控制被提供到第一可编程数字逻辑单元900的VSS的水平。如图9所示，电压控制器910接收示为VSS的低电源电压，并且基于控制信号930控制VSS的水平以提供VSS’，该VSS’被提供到NMOS 130的源极。VSS’可以高于或低于VSS。应当指出，典型地根据数字逻辑单元的额定处理来设置地参考电压。然而，本发明的这个实施例不限于这方面。

图10是根据本发明的实施例的可编程数字逻辑单元1000的模块级示意图，其中可编程调整电路包括电压控制器1010和电压控制器1020，所述电压控制器1010用于控制被提供到第一PMOS晶体管125的背栅极(VBP)的电压的水平，所述电压控制器1020用于控制被提供到第一NMOS晶体管130的背栅极(VBN)的电压的水平。控制信号1015耦合于电压控制器1010，而控制信号1025耦合于电压控制器1020。典型地，背栅极电压被连接到该单元的源极端(即V_BP＝V_DD并且V_BN＝V_ss)，虽然本发明的这个实施例不限于这方面。VBP’通常可以大于、等于或小于VBP，并且VBN’通常可以大于、等于或小于VBN。虽然示出了控制PMOS 125和NMOS 130两者的背栅极电压，但是本发明的实施例可以包括仅控制背栅极电压水平中的一个。

图10所示的调整背栅极电压可以独立地调节反相器(或其他逻辑元件)的PMOS 125和NMOS晶体管130的性能，以补偿影响性能的变化，例如工艺变化。例如，当NMOS 130是强而PMOS 125是弱时，VBP’可以设置成大于VDD，以使PMOS 125较强。替换地，VBN’大于VSS(例如当VSS＝地时，VBN’为0.15伏)，以使NMOS 130较弱。

图11是根据本发明实施例的包括可编程调整电路的可编程数字逻辑单元1100的模块级示意图，所述可编程调整电路实现串联控制。可编程数字逻辑单元1100包括第一专用数字逻辑单元120和实现串联控制的可编程调整电路，该可编程调整电路包括PMOS串联上拉晶体管1125和NMOS串联下拉晶体管1130。可编程调整电路还包括电压控制器1110和电压控制器1120，所述电压控制器1110用于控制被提供到PMOS晶体管1125的栅极的电压(VBP’)的水平，所述电压控制器1120用于控制被提供到NMOS晶体管1130的栅极的电压(VBN’)的水平。控制信号1140控制VBP的水平，其示为由电压控制器1110输出的VBP’，而控制信号1160控制VBN的水平，其示为由电压控制器1120输出的VBN’。电压控制器1110和1120可以包括电路元件，所述电路元件能够分别响应于控制信号1140和1160而动态地改变特定晶体管的偏置电压。典型地，对于单元1100的额定工艺、环境或其他工作条件，偏置电压VBP’和VBN’被设置成额定值(即分别为V_BPo和V_BNo)，虽然本发明的这个实施例不限于这方面。

包括额外的晶体管1125和1130可以允许独立地调节通过第一专用数字逻辑单元120的电流，继而可以控制可编程数字逻辑单元1100的处理速度。例如，为了增加单元1100的上升时间，PMOS 1125可以接收控制信号1140，该控制信号1140将施加到PMOS晶体管1125的栅极的偏置电压(VBP’)降低到低于其额定值(VBP)。替换地，NMOS130可以接收控制信号1160，该控制信号1160将施加到NMOS晶体管1130的栅极的偏置电压(VBN’)增加到高于其额定值(VBN)。

图12示出了根据本发明实施例的包括至少一个可编程数字逻辑单元的RS触发器1200的示意图。该触发器1200具有标号为R和S的两个控制输入。触发器1200还有两个输出，Q和Q反(示为非Q)。RS触发器1200被示为通过交叉耦合两个NOR门1205和1210来实现，如图12所示。正如本领域已知的，可以使用两个PMOS晶体管和两个NMOS晶体管来实现两输入NOR门。根据本发明的实施例，NOR门1205和1210中的每一个可以包括可编程数字逻辑单元，该可编程数字逻辑单元具有耦合于任何一个晶体管的可编程调整电路。

本发明的实施例可以集成到多种处理流程中，以形成多种器件和相关产品。示例IC包括高速数字逻辑、存储器、混合信号、集成RF、数字IC(包括CPU、DSP、GPU、微控制器)、用于RF中的数字逻辑(例如PLL)、sigma-delta调制器、DAC、ADC以及系统时钟分布网络。半导体衬底可以包括在其中的各种元件和/或在其上的各种层。这些可以包括阻挡层、其他介电层、器件结构、有源元件和无源元件(包括源极区域、漏极区域、位线、基极、发射极、集电极、导电线、导电通孔等)。而且，本发明可以用在多种工艺中，包括双极、CMOS、BiCMOS和MEMS。

本发明涉及的本领域技术人员应当理解，在所主张的发明的范围内，其他实施例和修改是可能的。

Claims (22)

1.一种用于校准包括至少一个可编程数字逻辑单元的集成电路的方法，所述可编程数字逻辑单元提供多个不同的可访问的电路配置或包括电压水平控制器，所述方法包括：

利用参考装置测量可以影响所述可编程数字逻辑单元的处理速度的至少一个电气性能参数或可以影响所述电气性能参数的至少一个参数，以此获得校准数据；以及

基于所述校准数据对所述可编程数字逻辑单元进行编程，以选择所述多个不同的电路配置的第一个或由所述电压水平控制器输出的电压水平，其中所述编程改变所述可编程数字逻辑单元的所述处理速度，

其中所述可编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于耦合或去耦的电路，所述第一专用数字逻辑单元包括多个节点，所述多个节点包括至少一个输入节点和反映数字逻辑功能的性能的至少一个输出节点，所述可编程调整电路包括至少一个调整输入和至少一个调整电路输出，所述用于耦合或去耦的电路将所述调整输入和所述调整电路输出中的至少一个耦合于或去耦于所述第一专用数字逻辑单元的所述多个节点中的至少一个，其中所述用于耦合或去耦的电路包括耦合于所述调整输入的第一熔丝或耦合于所述输出的第二熔丝；以及

其中所述编程包括施加能量以改变所述第一熔丝或所述第二熔丝的状态。

2.根据权利要求1所述的方法，还包括使用所述校准数据产生至少一个控制信号，其中所述控制信号实现所述编程。

3.根据权利要求2所述的方法，还包括将所述校准数据与预定的限度或范围进行比较，并且当确定所述校准数据在所述预定的限度或范围之外时，产生所述控制信号以实现所述编程。

4.根据权利要求2所述的方法，其中通过使用查找表、线性函数或非线性函数来映射所述校准数据或从其导出的参数以获得所述控制信号，以此获得所述控制信号。

5.根据权利要求1所述的方法，其中在晶圆的晶圆测试期间执行所述测量和所述编程，所述晶圆包括所述集成电路和多个其他集成电路，并且其中所述晶圆包括所述参考装置。

6.根据权利要求1所述的方法，还包括使用所述校准数据产生至少一个控制信号，并且在第一时间使用所述控制信号对所述可编程数字逻辑单元执行所述编程，并且在所述第一时间之后，在第二时间执行包括以下步骤的编程：再次测量所述校准数据以获得更新的校准数据，使用所述更新的校准数据产生至少一个更新的控制信号，并且使用更新的控制信号对所述可编程数字逻辑单元进行编程。

7.根据权利要求1所述的方法，其中所述参考装置包括延迟线，并且其中所述校准数据包括基于测试信号穿越所述延迟线的时间的时基测量值。

8.根据权利要求1所述的方法，其中所述参考装置包括与至少一个逻辑单元相关的振荡器电路，并且其中所述校准数据包括所述振荡器电路的振荡频率的测量值。

9.根据权利要求2所述的方法，其中所述参考装置包括匹配所述可编程逻辑单元的至少一个可编程参考数字逻辑单元，并且其中产生所述控制信号包括改变所述控制信号直到获得所述可编程参考数字逻辑单元的期望的响应的迭代处理。

10.根据权利要求2所述的方法，其中所述参考装置包括多个参考电路，所述多个参考电路各自形成在所述集成电路的多个分开部分中，并且所述至少一个控制信号包括多个控制信号，所述多个控制信号各自形成在所述集成电路的所述多个分开部分的相应部分中。

11.根据权利要求1所述的方法，其中可以影响所述电气性能参数的所述参数包括温度。

12.根据权利要求1所述的方法，其中对所述可编程数字逻辑单元进行所述编程包括选择所述电压水平输出。

13.一种包括自校准数字逻辑的集成电路，包括：

至少一个可编程数字逻辑单元，所述可编程数字逻辑单元提供(i)多个不同的可访问的电路配置和(ii)电压水平控制器中的至少一个，以及

自校准系统，包括：

至少一个参考装置；

测量装置，用于利用所述参考装置测量可以影响所述可编程数字逻辑单元的处理速度的至少一个电气性能参数或可以影响所述电气性能参数的至少一个参数，以获得校准数据；

包括相关的数据储存的处理装置，用于映射所述校准数据或从其导出的参数，以便产生至少第一控制信号，并且将所述第一控制信号耦合于所述可编程数字逻辑单元以改变所述可编程数字逻辑单元的所述处理速度，所述第一控制信号可操作来选择所述多个不同的可访问的电路配置的第一个或由所述电压水平控制器提供的电压水平输出，

其中所述可编程数字逻辑单元包括：

包括多个节点的第一专用数字逻辑单元，所述多个节点包括至少一个输入节点和反映数字逻辑功能的性能的至少一个输出节点；

可编程调整电路，其包括至少一个调整输入和至少一个调整电路输出，以及

用于耦合或去耦的电路，其将所述调整输入和所述调整电路输出中的至少一个耦合于或去耦于所述第一专用数字逻辑单元的所述多个节点中的至少一个；

其中所述可编程调整电路包括相对于被配置为执行所述数字逻辑功能的所述第一专用数字逻辑单元的至少一个匹配的数字逻辑单元，当所述用于耦合或去耦的电路将所述匹配的数字逻辑单元耦合于所述第一专用数字逻辑单元时，所述匹配的数字逻辑单元连接于所述专用数字逻辑单元。

14.根据权利要求13所述的集成电路，其中所述用于耦合或去耦的电路包括耦合于所述调整输入的第一熔丝或耦合于所述调整电路输出的第二熔丝，并且

其中所述第一控制信号通过改变所述第一熔丝或所述第二熔丝的状态来选择所述多个不同的可访问的电路配置的第一个。

15.根据权利要求13所述的集成电路，其中所述至少一个匹配的数字逻辑单元包括多个所述匹配的数字逻辑单元，其中所述多个所述匹配的数字逻辑单元的至少一部分与所述第一专用数字逻辑单元的驱动强度相比具有不同的驱动强度。

16.根据权利要求15所述的集成电路，其中所述多个所述匹配的数字逻辑单元提供多个不同水平的所述驱动强度。

17.根据权利要求13所述的集成电路，其中所述电气性能参数包括至少一个处理强度参数，并且其中所述处理电路可操作来：

将所述处理强度参数与预定的处理强度限度或范围进行比较，以确定所述处理强度参数是否是弱，并且

如果所述处理强度参数是弱，则将所述第一控制信号耦合于所述可编程数字逻辑单元。

18.根据权利要求13所述的集成电路，其中所述参考装置包括延迟线，其中所述校准数据包括基于测试信号穿越所述延迟线的时间的时基测量值。

19.根据权利要求13所述的集成电路，其中所述参考装置包括与至少一个逻辑单元相关的振荡器电路，其中所述电气性能参数包括所述振荡器电路的振荡频率。

20.根据权利要求13所述的集成电路，其中所述参考装置包括匹配所述可编程数字逻辑单元的至少一个可编程参考数字逻辑单元。

21.根据权利要求13所述的集成电路，其中所述参考装置包括多个参考电路，所述多个参考电路各自形成在所述集成电路的多个分开部分中，并且所述至少第一控制信号包括多个控制信号，所述多个控制信号各自形成在所述集成电路的所述多个分开部分的相应部分中。

22.根据权利要求13所述的集成电路，其中所述参考装置包括温度传感器，并且可以影响所述电气性能参数的所述参数包括温度。

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