JP7495551B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7495551B2
JP7495551B2 JP2023062334A JP2023062334A JP7495551B2 JP 7495551 B2 JP7495551 B2 JP 7495551B2 JP 2023062334 A JP2023062334 A JP 2023062334A JP 2023062334 A JP2023062334 A JP 2023062334A JP 7495551 B2 JP7495551 B2 JP 7495551B2
Authority
JP
Japan
Prior art keywords
semiconductor device
well
circuit
circuit board
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023062334A
Other languages
English (en)
Other versions
JP2023076693A (ja
Inventor
真 永田
典之 三浦
Original Assignee
株式会社Scu
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社Scu filed Critical 株式会社Scu
Publication of JP2023076693A publication Critical patent/JP2023076693A/ja
Application granted granted Critical
Publication of JP7495551B2 publication Critical patent/JP7495551B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、集積された電子回路を含む半導体装置に関する。
現在、信号を処理するために、集積された電子回路を含むさまざまな半導体装置が使用されている。
ある種の信号の処理(例えば、暗号化及びその復号など)では、処理される信号の秘匿性及び/又は真正性が求められる場合がある。この場合、機密情報を含む信号が、外部から直接にアクセス可能な信号線に伝送されないことが求められる。また、機密情報を含む信号を処理する回路が、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しないことが求められる。
例えば、特許文献1は、プリント回路基板の上に設けられた電子デバイスなどの半導体装置をシールドにより包囲することを開示している。
特表2016-522471号公報
特許文献1のようなシールドを用いる場合、攻撃者によりシールドが除去されると、機密情報を含む信号を伝送する信号線に外部から直接にアクセス可能になったり、信号の内容が不要電波又は電源ノイズなどの形態で漏洩したりする。これにより、処理する信号の秘匿性及び/又は真正性が損なわれるおそれがある。また、単独の半導体装置に関しても、そのパッケージを切削することなどによって、内部で処理する信号の秘匿性及び/又は真正性が損なわれるおそれがある。
本発明の目的は、以上の問題点を解決し、内部で処理する信号の秘匿性及び/又は真正性が従来技術に比較して損なわれにくい、新規な半導体装置を提供することにある。
上記課題を解決するため、本発明は、多層配線及び電子回路が形成された第1の回路基板と、複数のストリップ導体を含む配線導体と、半導体基板とを有する第2の回路基板と、を積層し、前記配線導体の断線に伴う攻撃を前記電子回路に設けられた保護回路が検出し、前記第1の回路基板及び/又は前記第2の回路基板に設けられた所定のビア導体を介して、前記多層配線と前記配線導体とを電気的に接続し、前記配線導体は、前記半導体基板の前記第1の回路基板と接する面に埋め込み形成され、前記第1の回路基板に形成される第1のビア導体及び/又は前記第2の回路基板に形成される第2のビア導体を介して前記多層配線及び前記配線導体とが電気的に接続される。
また、本発明は、上記発明において、前記保護回路は前記電子回路の一部である。
また、本発明は、上記発明において、前記配線導体は、ミアンダ状、ストライプ状、又はメッシュ状に形成される。
本発明の一態様に係る半導体装置によれば、内部で処理する信号の秘匿性及び/又は真正性を従来技術に比較して損なわれにくくすることができる。
第1の実施形態に係る半導体装置の構成を示す斜視図である。 図1のA-A線における断面図である。 図1の回路基板1の下面を示す図である。 第1の実施形態の変形例に係る回路基板1Aの下面を示す図である。 第1の実施形態に係る半導体装置の保護回路の構成を示す回路図である。 図5の保護回路の動作であって、通常時の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。 第2の実施形態に係る半導体装置の構成を示す断面図である。 図7の回路基板1Bの下面を示す図である。 図7のウェル16及び電極17が互いに接続された部分の詳細構成を示す断面図である。 第2の実施形態の第1の変形例に係るウェル16及び電極17が互いに接続された部分の詳細構成を示す断面図である。 図7のウェル16のためのウェル接続線をテストする方法を説明する概略図である。 第2の実施形態に係る半導体装置の第1の保護回路の構成を示すブロック図である。 図12の保護回路の動作を示すタイミングチャートである。 第2の実施形態に係る半導体装置の第2の保護回路の構成を示すブロック図である。 図14の保護回路の動作を示すタイミングチャートである。 第2の実施形態に係る半導体装置の第3の保護回路の構成を示す図である。 第2の実施形態の第2の変形例に係る半導体装置の構成を示す断面図である。 第2の実施形態に係る半導体装置の第4の保護回路の構成を示すブロック図である。 図18の保護回路の動作を示すタイミングチャートである。 第3の実施形態に係る半導体装置の構成を示す断面図である。 図20の回路基板1Dの下面を示す図である。 図20の回路基板1Dの上面を示す図である。 第3の実施形態の変形例に係る半導体装置の構成を示す断面図である。 第4の実施形態に係る半導体装置の構成を示す断面図である。 第5の実施形態に係る半導体装置の構成を示す断面図である。 第6の実施形態に係る半導体装置の構成を示す断面図である。 第7の実施形態に係る半導体装置の構成を示す断面図である。
以下、図面を参照して、本発明の各実施形態に係る半導体装置について説明する。各図において、同じ符号は同様の構成要素を示す。
第1の実施形態.
半導体装置は、一般に、樹脂又はセラミックなどにより、パッケージとして封止された状態、又は、プリント配線基板上に封止された状態で提供される。例えば、パッケージの表面の樹脂を切削すること、又は、プリント配線基板にその裏側から孔を設けること、などにより、半導体装置に集積された電子回路を曝露する攻撃(以下、「切削攻撃」という)が試みられることがある。曝露された状態で電子回路が動作すると、半導体装置の内部で処理する信号の秘匿性及び/又は真正性が損なわれるおそれがある。
切削攻撃に対して半導体装置の内部で処理する信号を保護するため、半導体装置が切削攻撃を受けたとき、例えば、電子回路の動作を停止することが考えられる。この動作を実現するためには、半導体装置が切削攻撃を受けたことを確実に検出することが求められる。
第1の実施形態では、切削攻撃を受けたことを検出可能な半導体装置を提供する。
図1は、第1の実施形態に係る半導体装置の構成を示す斜視図である。図1の半導体装置は、回路基板1、パッケージ基板2、パッド導体3、及びボンディングワイヤ4を備える。
回路基板1は、図1のXY面に沿った互いに平行な+Z側の面(「上面」又は「第1の面」ともいう)及び-Z側の面(「下面」又は「第2の面」ともいう)を有する。回路基板1は、半導体基板と、半導体基板においてXY面に対して平行に形成された複数の配線層とを含む。例えば、半導体基板はシリコンからなり、配線層は銅からなる。回路基板1には電子回路15が形成される。電子回路15は、後述するように、半導体装置への切削攻撃を検出するための保護回路を含む。回路基板1の上面には、電子回路15に電力を供給し、信号を入出力するための、複数のパッド導体12acが形成される。
回路基板1は、その下面において、例えば接着などにより、パッケージ基板2に固定される。パッケージ基板2は、半導体装置を封止する樹脂又はセラミックなどのパッケージの一部である。
各パッド導体12acは、ボンディングワイヤ4により、パッケージ基板2に形成されたパッド導体3にそれぞれ電気的に接続される。各パッド導体3は、半導体装置の全体を封止した後でパッケージの外部から電力供給を受け、信号を入出力するためのリード導体にそれぞれ電気的に接続される。代替として、各パッド導体12acは、ボンディングワイヤ4により、パッケージ基板2に形成されたリード導体に直接に接続されてもよい。さらに代替として、各パッド導体12acは、ボンディングワイヤ4に代えて、フリップチップ実装を用いて各パッド導体3に電気的に接続されてもよい。この場合、各パッド導体12acが形成された回路基板1の面がパッケージ基板2に対向し、各パッド導体12acに対向する位置に各パッド導体3が形成され、各パッド導体12acは、バンプを介して各パッド導体3に電気的に接続される。
図2は、図1のA-A線における断面図である。
図2に示すように、回路基板1は、半導体基板11、多層配線12、配線導体13a、複数のビア導体14、及び電子回路15を備える。半導体基板11は、その上面に複数の配線層12a及び複数の誘電体層12bを含む多層配線12を有し、その下面に配線導体13aを有する。図2の例では、多層配線12は6つの配線層12aを含む。各配線層12aは、任意の半導体プロセス技術によりパターン形成された配線導体12aa及び絶縁誘電体12abを含む。これにより、多層配線12に電子回路15が形成される。電子回路15は、トランジスタ、ダイオード、キャパシタ、抵抗、インダクタなど、複数の回路素子15aを含む。電子回路15は、CMOSプロセス技術又は他のプロセス技術により形成されてもよい。また、最上面の配線層12aの一部は、パッド導体12acとして形成される。配線導体13aは、回路基板1の他の1つの配線層として、半導体基板11の下面に形成される。各ビア導体14は、半導体基板11をZ方向(厚さ方向)に貫通して形成される。少なくとも1つのビア導体14が、多層配線12に電気的に接続される。少なくとも1つのビア導体14が、配線導体13aに電気的に接続される。
パッケージ基板2は、回路基板1と対向する位置において配線層をさらに備えてもよい。パッケージ基板2の配線層は、回路基板1の配線導体13a又は他の部分(例えば電子回路15の一部)に電気的に接続されてもよい。
図3は、図1の回路基板1の下面を示す図である。配線導体13aは、例えば、互いに接続された直線状の複数のストリップ導体を含み、実質的に回路基板1の下面の全体を覆うようにノードN1からノードN2までミアンダ状に形成される。ノードN1及びN2は、図2のビア導体14を介して電子回路15内の保護回路に接続される。ミアンダ状に形成された配線導体13aでは、少なくとも1つのストリップ導体が断線することにより、配線導体13aの全体も断線する。半導体装置は、電子回路15内の保護回路により配線導体13aの断線を検出することにより、切削攻撃を受けたことを検出することができる。
図4は、第1の実施形態の変形例に係る回路基板1Aの下面を示す図である。回路基板1Aは、図3に示す1つの配線導体13aに代えて、2つの配線導体13aAを備える。一方の配線導体13aAは、実質的に回路基板1の下面の半分を覆うようにノードN11からノードN12までミアンダ状に形成される。他方の配線導体13aAは、実質的に回路基板1の下面の残り半分を覆うようにノードN13からノードN14までミアンダ状に形成される。ノードN11~N14は、図2のビア導体14を介して電子回路15内の保護回路に接続される。半導体装置は、電子回路15内の保護回路により各配線導体13aAの断線を検出することにより、切削攻撃を受けたことを、図3の場合よりも高い空間分解能で検出することができる。
回路基板は、回路基板の下面の所定部分を覆うようにそれぞれ形成された3つ以上の配線導体を備えてもよい。これにより、半導体装置は、切削攻撃を受けたことを所望の空間分解能で検出することができる。
回路基板の下面の配線導体は、実質的に回路基板の下面の全体を覆うことができれば、ミアンダ状に限らず、他の任意の形状の領域として形成されてもよい。配線導体は、複数のストリップ導体が互いに並列に接続された区間を含まず、そのごく一部の損傷により容易に両端のノード間が電気的に非導通状態になるような形状に形成される。配線導体は、例えば、互いに接続されることなく互いに所定間隔を有して配置された直線状の複数のストリップ導体を含むストライプ状又はメッシュ状の領域として形成されてもよい。ストリップ導体の間隔は、電子回路15を形成する半導体プロセス技術における配線層の設計基準に従う。各ストリップ導体の両端のノードは、図2のビア導体14を介して電子回路15内の保護回路に接続される。半導体装置は、電子回路15内の保護回路により各ストリップ導体の断線を検出することにより、切削攻撃を受けたことを検出することができる。
図5は、第1の実施形態に係る半導体装置の保護回路の構成を示す回路図である。保護回路は、スイッチング素子21~23及びラッチ回路24を備える。保護回路は、電子回路15の内部に設けられ、図2のビア導体14(図5には図示せず)を介して図3のノードN1及びN2に接続される。保護回路には、電子回路15の他の部分からリセット信号及び定電圧が印加され、検出信号を発生する。
図6は、図5の保護回路の動作であって、通常時の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。通常時には、ノードN1の電圧はノードN2の電圧(接地電圧又は他の基準電圧)に等しく、検出信号はローレベルのままである。一方、半導体装置が切削攻撃を受けて配線導体13aが断線したときには、ノードN1の電圧が増大し、これに応じて、検出信号はローレベルからハイレベルに遷移する。
検出信号がローレベルからハイレベルに遷移したとき、電子回路15は、例えば、その動作を停止してもよい。これにより、半導体装置の内部で処理する信号を攻撃者から保護することができる。
このように、第1の実施形態に係る半導体装置は、配線導体13aと、電子回路15内の保護回路とを備えたことにより、切削攻撃を受けたことを検出することができる。第1の実施形態に係る半導体装置は、切削攻撃を受けたことを検出したとき、例えば、電子回路の動作を停止することにより、半導体装置の内部で処理する信号の秘匿性及び/又は真正性を従来技術に比較して損ないにくくすることができる。
また、第1の実施形態に係る半導体装置では、配線導体13aを半導体装置のパッケージではなく回路基板1に一体化しているので、パッケージの切削などによる攻撃を受けても、機密情報を含む信号を伝送する信号線に外部から直接にアクセス可能にはなりにくい。配線導体13aは、切削などによる攻撃を受けたときに容易に削り取られないのに十分な厚さ、例えば、10~100μmの厚さを有するように形成されてもよい。
また、第1の実施形態に係る半導体装置は、配線導体13aが接地電圧又は他の基準電圧に接続されたことにより、電子回路15により機密情報を含む信号を処理するとき、半導体装置の下方に、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しにくくすることができる。
また、第1の実施形態に係る半導体装置は、通常の半導体プロセス技術を用いて回路基板に配線導体13a及びビア導体14などを追加可能である。
また、第1の実施形態に係る半導体装置では、電子回路15の上方に追加の配線導体を形成してもよい。また、第1の実施形態に係る半導体装置では、電子回路15は、半導体基板11の上面の層ではなく、中間の層に形成されてもよい。
第2の実施形態.
半導体装置にレーザ、電磁パルス、又は電子ビームなどを照射し、半導体装置の出力端子又は磁界プローブなどを介して半導体装置の応答を観測することにより、半導体装置の動作を非破壊的に解析することが知られている。秘匿性及び/又は真正性が求められる信号を処理する半導体装置に対してこのような非破壊的アクセスを行って信号を読み取る攻撃(以下、「擾乱注入攻撃」という)が試みられることがある。
第2の実施形態では、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる半導体装置を提供する。
図7は、第2の実施形態に係る半導体装置の構成を示す断面図である。回路基板1Bは、半導体基板11、多層配線12、1つ又は複数の配線導体13b、複数のビア導体14、電子回路15、1つ又は複数のウェル16、及び1つ又は複数の電極17を備える。
図7の半導体基板11、多層配線12、ビア導体14、及び電子回路15は、図2の対応する構成要素と同様に構成される。電子回路15は、後述するように、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するための1つ又は複数の保護回路を含む。
各配線導体13bは、回路基板1Bの1つの配線層として、半導体基板11の下面に形成される。各配線導体13bはビア導体14にそれぞれ電気的に接続される。
各ウェル16は、電子回路15の複数の回路素子15aのために、電子回路15の下側に形成される。
各電極17は、半導体基板11の下面から各ウェル16の下面まで設けられた、各ウェル16のためのコンタクトホールに形成される。例えば、各電極17は銅からなる。各電極17は、ウェル16に対してオーミックに接続される。各電極17がウェル16に接続された領域(ウェルコンタクト)を、以下、「ノードN21」という。各電極17は、ウェル16に接続された領域が1つ又は複数の回路素子15a(例えば、少なくとも2つの回路素子15a)に対向するように形成される。また、各電極17は、配線導体13bにそれぞれ電気的に接続される。
電極17、配線導体13b、及びビア導体14は互いに接続され、ウェル16のためのウェル接続線を構成する。ウェル接続線の一端はウェル16の下面に接続され、その他端は電子回路15内の保護回路に接続される。
図8は、図7の回路基板1Bの下面を示す図である。図7及び図8の例は、半導体装置が4つのウェル接続線(電極17、配線導体13b、及びビア導体14をそれぞれ含む)を備える場合を示す。
図7の半導体装置において、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するため、半導体装置が擾乱注入攻撃を受けたとき、例えば、電子回路15の動作を停止することが考えられる。この動作を実現するためには、半導体装置が擾乱注入攻撃を受けたことを確実に検出することが求められる。半導体装置が擾乱注入攻撃を受けたとき、ウェル16の電圧が変動する。従って、電子回路15内の保護回路は、ウェル接続線を介してウェル16に接続され、ウェル16の電圧を検出する。
また、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するため、代替として、半導体装置が擾乱注入攻撃を受けたとき、観測可能な半導体装置の応答を抑制することも考えられる。従って、電子回路15内の保護回路は、ウェル接続線を介してウェル16に接続され、ウェル16の電圧を設定してもよい。
図9は、図7のウェル16及び電極17が互いに接続された部分の詳細構成を示す断面図である。図7のウェル16は、図9に示すように、個別の回路素子15aのための浅いウェル16a~16c(nウェル及びpウェル)と、回路全体を覆う深いウェル16d(nウェル)とを含んでもよい。電極17は、深いウェル16dに接続される。
図10は、第2の実施形態の第1の変形例に係るウェル16及び電極17が互いに接続された部分の詳細構成を示す断面図である。図7のウェル16は、図9に示すように、個別の回路素子15aのための浅いウェル16a~16c(nウェル及びpウェル)と、回路全体を覆うポケット16eと、埋め込み不純物層16f(n+層)と、回路素子15aを互いに分離する深いトレンチ16gとを含んでもよい。電極17は、埋め込み不純物層16fに接続される。
図11は、図7のウェル16のためのウェル接続線をテストする方法を説明する概略図である。図11を参照して、従来技術に係る半導体装置の動作と、本開示の第2の実施形態に係る半導体装置の動作とを対比して説明する。
図11は、図9の浅いウェル16a~16c、深いウェル16d、電極17、配線導体13b、及びビア導体14のみを示し、半導体装置の他の構成要素(半導体基板11など)を省略している。図11において、ノードN20は、従来技術に係る半導体装置においてnウェルに電源電圧VDDを印加するための端子(ウェルコンタクト)であり、深いウェル16dの上側(すなわち、電子回路15と同じ側)に設けられる。また、図11において、ノードN21及びN22は、本開示の第2の実施形態に係る半導体装置におけるウェル接続線の両端を示す。ウェル接続線は、ノードN21において深いウェル16dの下側(すなわち、電子回路15とは逆の側)に接続され、ノードN22において電子回路15内の保護回路に接続される。
本開示の第2の実施形態に係る動作モードでは、電子回路15内の保護回路は、ノードN22、ウェル接続線、及びノードN21を介して、ウェル16の電圧を検出又は設定する。一方、従来技術に係る半導体装置を想定した比較例の動作モードとして、ノードN20を介してウェル16の電圧を検出又は設定する場合を考える。図11の構成では、スイッチSWにより、これら2つの動作モードを切り換える。
次に、図12~図16を参照して、本開示の第2の実施形態に係る半導体装置の動作について説明する。
図12は、第2の実施形態に係る半導体装置の第1の保護回路の構成を示すブロック図である。図12は、電子回路15内の保護回路が、ウェル16の電圧の変動を検出する検出回路を含む場合を示す。符号31は、ウェル接続線(電極17、配線導体13b、及びビア導体14を含む)を示す。保護回路は、演算増幅器32、ディジタル/アナログ変換器(DAC)33、及び比較器34を備える。演算増幅器32は、ウェル接続線31を介してウェル16に接続され、ノードN22の電圧V(N22)が入力される。従って、演算増幅器32の出力電圧は、ウェル16の電圧、すなわちノードN21の電圧V(N21)に応じて変化する。DAC33は、入力された符号値に応じたしきい値電圧Vthを発生する。半導体装置が擾乱注入攻撃を受けたときに生じるウェル16の電圧の変動は、通常のノイズ等に起因して生じるものに比べて大きいと想定され、これに応じて、しきい値電圧Vthの大きさは設定される。比較器34は、演算増幅器32の出力電圧をしきい値電圧Vthに対して比較し、その結果を示す検出信号を出力する。
図13は、図12の保護回路の動作を示すタイミングチャートである。半導体装置が擾乱注入攻撃を受けたことに起因してノードN22の電圧V(N22)がしきい値電圧Vthを超えたとき、検出信号はローレベルからハイレベルに遷移する。従って、半導体装置は、擾乱注入攻撃を受けたとき、例えば、電子回路15の動作を停止することにより、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。
図14は、第2の実施形態に係る半導体装置の第2の保護回路の構成を示すブロック図である。図14は、電子回路15内の保護回路が、バイアス電圧を発生してウェル16に印加する電圧発生回路を含む場合を示す。保護回路は、ディジタル/アナログ変換器(DAC)41及び演算増幅器42を備える。DAC41は、入力された符号値に応じたバイアス電圧を発生し、演算増幅器42を介して出力する。前述のようにウェル16がnウェルである場合、DAC41及び演算増幅器42は、電源電圧VDDを発生して出力する。符号43は、ウェル接続線(電極17、配線導体13b、及びビア導体14を含む)を示す。演算増幅器42から出力されたバイアス電圧、すなわちノードN22の電圧V(N22)は、ウェル接続線43を介して、ウェル16のノードN21に印加される。
図15は、図14の保護回路の動作を示すタイミングチャートである。図15の上段(比較例)は、ウェル接続線43を介してバイアス電圧をウェル16に印加しなかった場合、半導体装置が擾乱注入攻撃を受けたときに生じるウェル16の電圧の変動を示す。一方、図15の下段(実施形態)は、ウェル接続線43を介してバイアス電圧をウェル16に印加することにより抑制された、ウェル16の電圧の変動を示す。図15の下段によれば、ウェル16の電圧は、上段の場合よりも変動しにくくなっている。従って、半導体装置は、擾乱注入攻撃を受けたとき、観測可能な半導体装置の応答を抑制することにより、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。
図16は、第2の実施形態に係る半導体装置の第3の保護回路の構成を示す図である。ウェル16に印加するバイアス電圧は、図14の回路によらず、他の手段により発生されてもよい。ウェル16は、ウェル接続線43を介して、電子回路15内の所定電圧のノード、例えば電源電圧VDDもしくはVSSのノード、接地電圧のノード、などに接続さ
てもよい。
このように、第2の実施形態に係る半導体装置は、配線導体13b、ビア導体14、及び電極17と、電子回路15内の保護回路とを備えたことにより、ウェル16の電圧を検出又は設定し、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。これにより、半導体装置の内部で処理する信号の秘匿性及び/又は真正性を従来技術に比較して損ないにくくすることができる。
図7の半導体装置によれば、ウェル接続線をウェル16の下側に、すなわち電子回路15とは逆の側に接続することにより、大きな断面積を有する電極17を形成し、従って、各電極17がウェル16に接続された領域(ウェルコンタクト)の面積を大きくすることができる。多数の回路素子15aに対向するようにウェルコンタクトの面積を大きくすることにより、1つのウェル接続線を介して、これらの回路素子15aの近傍のウェル16の電圧を検出又は設定することができる。例えば、電子回路15において、数ミクロンのサイズを有する一群の論理回路(例えば、暗号回路及びその関連するレジスタ及びラッチ等)の近傍におけるウェル16の電圧を、5~20ミクロン程度の直径を有する1つの電極17により検出又は設定することができる。なお、このような大面積のウェルコンタクトを電子回路15と同じ側に設けることは、面積上のコストから許容されにくい。
また、第2の実施形態に係る半導体装置によれば、ウェルコンタクトの面積を大きくすることにより、ウェル接続線を介して電子回路15及びウェル16を低インピーダンスで接続することができる。
また、第2の実施形態に係る半導体装置によれば、ウェル16の異なる複数の位置に接続された複数のウェル接続線を用いることにより、ウェル16の電圧を所望の空間分解能で検出又は設定することができる。ウェル接続線を電子回路15とは逆の側からウェル16に接続することにより、電子回路15と同じ側からは観測できない電圧分布を、高い空間分解能及び電圧分解能で検出することができる。
また、第2の実施形態に係る半導体装置によれば、ウェル接続線の構造の複雑さから、リバースエンジニアリング耐性の向上にも有効である。
また、第2の実施形態に係る半導体装置は、通常の半導体プロセス技術を用いて回路基板に配線導体13b、ビア導体14、及び電極17などを追加可能である。
図11を参照して、従来技術に係る半導体装置を想定した比較例の動作モードを考える。ノードN20を介してウェル16の電圧を検出する場合、小さなウェルコンタクトの近傍の電圧しか検出することができない。また、ノードN20を介してウェル16の電圧を設定する場合も同様に、小さなウェルコンタクトの近傍の電圧しか設定することができない。このように、電子回路15と同じ側に設けられたノードN20を介してウェル16の電圧を検出又は設定する場合、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護する能力は、本開示の第2の実施形態に係る半導体装置と比べて限定的である。
また、半導体装置の良品及び不良品を選別するために電子回路15の通常の機能試験を行う際、ノードN20を介してウェル16に電源電圧VDDを設定してもよい。とりわけ、半導体基板11に電子回路15を形成した後、配線導体13b、ビア導体14、及び電極17を形成する前に電子回路15を試験する際、ノードN20を介してウェル16に電源電圧VDDを設定してもよい。
次に、図17~図19を参照して、第2の実施形態の第2の変形例に係る半導体装置について説明する。
図17は、第2の実施形態の第2の変形例に係る半導体装置の構成を示す断面図である。回路基板1Cは、半導体基板11、多層配線12、配線導体13b-1,13b-2、ビア導体14-1,14-2、電子回路15、ウェル16C、及び電極17-1,17-2を備える。回路基板1Cのこれらの構成要素は、図7の対応する構成要素と同様に構成される。ただし、電極17-1及び17-2は、1つのウェル16Cにおける異なる第1及び第2の位置にそれぞれ接続される。各電極17-1及び17-2がウェル16Cに接続された領域(ウェルコンタクト)を、以下、それぞれ、「ノードN31」及び「ノードN32」という。電極17-1、配線導体13b-1、及びビア導体14-1は互いに接続され、ウェル16Cのための第1のウェル接続線を構成する。電極17-2、配線導体13b-2、及びビア導体14-2は互いに接続され、ウェル16Cのための第2のウェル接続線を構成する。
図18は、第2の実施形態に係る半導体装置の第4の保護回路の構成を示すブロック図である。図18は、図17の電子回路15内の保護回路が、ノードN31におけるウェル16Cの電圧の変動を検出する検出回路と、検出されたウェル16Cの電圧の変動を少なくとも部分的に打ち消すバイアス電圧を発生してノードN32においてウェル16Cに印加する電圧発生回路とを含む場合を示す。符号51は、電極17-1、配線導体13b-1、及びビア導体14-1を含むウェル接続線を示し、符号52は、電極17-2、配線導体13b-2、及びビア導体14-2を含むウェル接続線を示す。ウェル接続線51は、ノードN31においてウェル16Cの下側に接続され、ノードN33において電子回路15内の保護回路に接続される。また、ウェル接続線55は、ノードN32においてウェル16Cの下側に接続され、ノードN34において電子回路15内の保護回路に接続される。保護回路は、演算増幅器52,54及び反転利得器53を備える。演算増幅器52は、ウェル接続線51を介してウェル16Cに接続され、ノードN33の電圧V(N33)が入力される。従って、演算増幅器52の出力電圧は、ウェル16Cの電圧、すなわちノードN31の電圧V(N31)に応じて変化する。反転利得器53は、検出されたウェル16Cの電圧の変動を少なくとも部分的に打ち消すように、演算増幅器52の出力電圧の逆の極性を有する電圧を発生し、演算増幅器42を介して出力する。演算増幅器54から出力されたバイアス電圧、すなわちノードN34の電圧V(N34)は、ウェル接続線55を介して、ウェル16CのノードN32に印加される。
また、ウェル16Cは、ノードN31及びN32の間に内部抵抗56を有する。
図19は、図18の保護回路の動作を示すタイミングチャートである。半導体装置が擾乱注入攻撃を受けたことに起因してノードN31の電圧V(N31)が変動したとき(図19の上段を参照)、ノードN34において、ウェル16Cの電圧の変動を少なくとも部分的に打ち消すための電圧V(N34)が発生される(図19の中段を参照)。ウェル接続線55を介して電圧V(N34)がウェル16CのノードN32に印加されることにより、ウェル16Cの電圧の変動は少なくとも部分的に打ち消され、ノードN32の電圧V(N32)の変動は、ノードN31の電圧V(N31)の変動よりも小さくなる(図19の下段を参照)。このように、図17の半導体装置は、擾乱注入攻撃を受けたとき、観測可能な半導体装置の応答を抑制することにより、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。
第3の実施形態.
第3の実施形態では、第1及び第2の実施形態の組み合わせについて説明する。
図20は、第3の実施形態に係る半導体装置の構成を示す断面図である。回路基板1Dは、半導体基板11、多層配線12、1つ又は複数の配線導体13a、1つ又は複数の配線導体13b、複数のビア導体14、電子回路15、1つ又は複数のウェル16、及び1つ又は複数の電極17を備える。図7の半導体基板11、多層配線12、ビア導体14、及び電子回路15は、図2及び図7の対応する構成要素と同様に構成される。図7の配線導体13aは、図2の対応する構成要素と同様に構成される。ウェル16及び電極17は、図7の対応する構成要素と同様に構成される。電子回路15は、第1の実施形態と同様に、半導体装置への切削攻撃を検出するための保護回路と、第2の実施形態と同様に、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するための保護回路とを含む。
図21は、図20の回路基板1Dの下面を示す図である。回路基板1Dは、2つの配線導体13aB及び4つの配線導体13bを備える。一方の配線導体13aBは、実質的に回路基板1の下面の半分を覆うようにミアンダ状に形成される。他方の配線導体13aBは、実質的に回路基板1の下面の残り半分を覆うようにミアンダ状に形成される。図21の配線導体13bは、図8の配線導体13bと同様に形成される。
図22は、図20の回路基板1Dの上面を示す図である。電子回路15は、保護回路61~66を含む。保護回路61及び62は、第1の実施形態に係る電子回路15内の保護回路(例えば図5を参照)と同様に構成される。保護回路61は、ノードN41及びN43の間における配線導体13aBの断線を検出することにより、切削攻撃を受けたことを検出する。保護回路62は、ノードN46及びN48の間における配線導体13aBの断線を検出することにより、切削攻撃を受けたことを検出する。保護回路63~66は、第2の実施形態に係る電子回路15内の保護回路(例えば、図12、図14、図16、又は図18を参照)と同様に構成される。保護回路63~66は、ノードN42、N45、N65、及びN44においてウェル接続線にそれぞれ接続され、各ウェル接続線を介してウェル16の電圧を検出又は設定する。
第3の実施形態に係る半導体装置は、配線導体13aと、切削攻撃を受けたことを検出する電子回路15内の保護回路とを備えたことにより、半導体装置の下側からの攻撃に対して半導体装置の内部で処理する信号を保護することができる。また、第3の実施形態に係る半導体装置は、配線導体13b、ビア導体14、及び電極17と、ウェル16の電圧を検出又は設定する電子回路15内の保護回路とを備えたことにより、半導体装置の上側及び下側からの擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。従って、第3の実施形態に係る半導体装置は、ボンディングワイヤ4を用いたフェイスアップ実装にも、バンプを用いたフリップチップ実装にも有効である。
図23は、第3の実施形態の変形例に係る半導体装置の構成を示す断面図である。図23は、図20の回路基板1Dをフリップチップ実装によりパッケージ基板に固定する場合を示す。パッケージ基板2は、回路基板1Dと対向する位置において配線層6を備える。回路基板1D及びパッケージ基板2は、複数のバンプ5を介して、回路基板1Dの多層配線12及びパッケージ基板2の配線層6が互いに対向するように積み重ねられる。回路基板1Dの多層配線12は、複数のバンプ5を介して、パッケージ基板2の配線層6に電気的に接続される。第3の実施形態に係る半導体装置によれば、回路基板1Dを高い自由度でパッケージ基板2に固定することができる。
回路基板1D及びパッケージ基板2の間において、バンプ5以外の部分は、接着剤又は他の封止材料(アンダーフィル)によって充填される。これにより、回路基板1D及びパッケージ基板2は互いに機械的に接続される。ただし、図23において、接着剤又は他の封止材料の図示を省略する。
第4の実施形態.
第1~第3の実施形態に係る半導体装置の保護回路は、電子回路15の一部として設けられることに限定されず、他の位置に設けられてもよい。
図24は、第4の実施形態に係る半導体装置の構成を示す断面図である。図24の半導体装置は、互いに積み重ねられた回路基板1E及び100を備える。
回路基板1Eは、半導体基板11、多層配線12、1つ又は複数の配線導体13a、1つ又は複数の配線導体13b、複数のビア導体14、電子回路15、1つ又は複数のウェル16、及び1つ又は複数の電極17を備える。図24の半導体基板11、多層配線12、配線導体13a,13b、ビア導体14、電子回路15、複数のウェル16、及び電極17は、図20の対応する構成要素と同様に構成される。ただし、電子回路15は、保護回路を含まない。
回路基板100は、半導体基板101、1つ又は複数の保護回路102a,102b、複数のパッド導体103、及び複数のビア導体104を備える。半導体基板101、パッド導体103、及びビア導体104は、図2の回路基板1の半導体基板11、パッド導体12ac、及びビア導体14と同様に構成される。保護回路102aは、第1の実施形態と同様に、半導体装置への切削攻撃を検出する。保護回路102bは、第2の実施形態と同様に、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護する。
回路基板1E及び100は、回路基板1Eの下面及び回路基板100の上面が互いに対向するように積み重ねられ、互いに電気的かつ機械的に接続される。回路基板1E及び100は、複数のバンプ5を介して、回路基板1Eの下面及び回路基板100の上面が互いに対向するように積み重ねられる。配線導体13aは、バンプ5を介して保護回路102aに電気的に接続される。配線導体13bは、バンプ5を介して保護回路102bに電気的に接続される。
回路基板1E及び100の間において、バンプ5以外の部分は、接着剤又は他の封止材料(アンダーフィル)によって充填される。これにより、回路基板1E及び100は互いに機械的に接続される。ただし、図24において、接着剤又は他の封止材料の図示を省略する。
図24の半導体装置では、電子回路15及びウェル16は回路基板1Eに形成され、保護回路102bは回路基板100に形成される。ウェル接続線は、回路基板1Eにおけるウェル16及び配線導体13bから回路基板100における保護回路102bまで形成される。
図24において、回路基板100の下面は、図23と同様に構成されたパッケージ基板2の配線層6に電気的に接続されてもよい。それに代わって、回路基板100の下面は、図2と同様にパッケージ基板2に直接に固定されてもよい。
第4の実施形態に係る半導体装置によれば、保護すべき信号を処理する電子回路15を備えた回路基板1Eとは別の回路基板100に保護回路102a及び102bを備えたことにより、第1~第3の実施形態に係る半導体装置に比べて、半導体装置の構成上の自由度を向上することができる。
第4の実施形態は、第3の実施形態に限らず、第1又は第2の実施形態にも適用可能である。
第5の実施形態
第1の実施形態では、図2に示すように、半導体基板11が、複数の配線層12a及び複数の誘電体層12bを含む多層配線12及び電子回路15を上面に有し、その下面に配線導体13aを有する場合を示したが、本発明はこれに限定されるものではない。そこで、第5の実施形態では、図2に示した1つの半導体基板11を2層構造にした場合について説明することとする。
図25は、第5の実施形態に係る半導体装置の構成を示す断面図である。図25の半導体装置は、回路基板1Fと回路基板1Gとを積層し、例えば接着剤などにより貼り合わせた構成となる。回路基板1Fは多層配線12及び電子回路15を有し、回路基板1Gは配線導体13aを有する。配線導体13aは、パッケージ基板2と接する面に形成されている。なお、かかる多層配線12、電子回路15及び配線導体13aは、図2に示すものと同一のものであるため、ここではその説明を省略する。
ビア導体14aは、半導体基板11aをZ方向(厚さ方向)に貫通して形成され、ビア導体14bは、半導体基板11bをZ方向(厚さ方向)に貫通して形成されるとともに、ビア導体14a及びビア導体14bは互いに接続される。また、ビア導体14aが多層配線12に電気的に接続されるとともに、ビア導体14bが配線導体13aに電気的に接続される。なお、この配線導体13aは、図3又は図4に示すものとなる。
このように、第5の実施の形態に係る半導体装置は、配線導体13aを有する回路基板1Gを多層配線12及び電子回路15を有する回路基板1Fに貼り合わせる2層構造として形成される。これにより、回路基板1Fと回路基板1Gの製造プロセスを分けることができるため、半導体装置の製造が容易となり、製造コストを低減することが可能となる。特に、多層配線12及び電子回路15に悪影響を与えることなく、配線導体13aを有する回路基板1Gを製造することができる。
第6の実施形態
ところで、上記第5の実施形態では、配線導体13aをパッケージ基板2と接する面に形成した場合を示したが、本発明はこれに限定されるものではない。このため、第6の実施形態では、配線導体13aを回路基板1Fに接する面側に設けた場合について説明することとする。
図26は、第6の実施形態に係る半導体装置の構成を示す断面図である。図26の半導体装置は、回路基板1Fと回路基板1Gとを積層し、例えば接着剤などにより貼り合わせた構成となる。回路基板1Fは多層配線2及び電子回路15を有し、回路基板1Gは配線導体13aを有する。ここで、回路基板1Gの配線導体13aは、パッケージ基板2と接する面ではなく、回路基板1Fと接する面に形成されている。これにより、配線導体13aを有する回路基板1Gの製造が容易になる。
ビア導体14aは、半導体基板11aをZ方向(厚さ方向)に貫通して形成され、その一方が多層配線12に電気的に接続され、他方が回路基板1Gの配線導体13aに電気的に接続される。ビア導体14bは、半導体基板11bをZ方向(厚さ方向)に貫通して形成され、その一方が配線導体13aに電気的に接続され、他方がパッケージ基板2と電気的に接続される。
このように、第6の実施の形態に係る半導体装置は、配線導体13aを有する回路基板1Gを多層配線2及び電子回路15を有する回路基板1Fに貼り合わせる2層構造として形成されるとともに、回路基板1Gの配線導体13aを回路基板1Fに接する面側に設けられる。これにより、回路基板1Gの製造が容易となり、製造コストを低減することが可能となる。
第6の実施形態
ところで、上記第5の実施形態では、配線導体13aをパッケージ基板2と接する面に形成した場合を示し、上記第6の実施形態では、回路基板1Gの配線導体13aを回路基板1Fに接する面側に設けた場合を示したが、本発明はこれに限定されるものではない。このため、第7の実施形態では、配線導体13aを回路基板1Gの内部に設けた場合について説明することとする。
図27は、第7の実施形態に係る半導体装置の構成を示す断面図である。図27の半導体装置は、回路基板1Fと回路基板1Gとを積層し、例えば接着剤などにより貼り合わせた構成となる。回路基板1Fは多層配線2及び電子回路15を有し、回路基板1Gは配線導体13aを有する。ここで、回路基板1Gの配線導体13aは、該回路基板1Gの内部に形成されている。
ビア導体14aは、半導体基板11aをZ方向(厚さ方向)に貫通して形成され、その一方が多層配線12と電気的に接続され、他方が回路基板1Gのビア導体14bと電気的に接続される。ビア導体14bは、半導体基板11bのZ方向(厚さ方向)に形成され、その一方がビア導体14aと電気的に接続され、他方が配線導体13aと電気的に接続される。ビア導体14cは、半導体基板11bのZ方向(厚さ方向)に形成され、その一方が配線導体13aと電気的に接続され、他方がパッケージ基板2と電気的に接続される。
このように、第7の実施の形態に係る半導体装置は、配線導体13aを有する回路基板1Gを多層配線2及び電子回路15を有する回路基板1Fに貼り合わせる2層構造として形成されるとともに、回路基板1Gの内部に配線導体13aが設けられる。
本発明の各態様に係る半導体装置は、秘匿性及び/又は真正性が求められる信号を処理する場合、擾乱注入攻撃又はハードウェアトロージャン挿入攻撃などに対する対策として有効である。
1,1A~1G,100…回路基板、
2…パッケージ基板、
3…パッド導体、
4…ボンディングワイヤ、
5…バンプ、
6…配線層、
11,11a,11b…半導体基板、
12…多層配線、
12a…配線層、
12aa…配線導体、
12ab…絶縁誘電体、
12b…誘電体層、
12ac…パッド導体、
13a,13aA,13aB,13b…配線導体、
14,14a,14b,14c…ビア導体、
15…電子回路、
15a…回路素子、
16,16C…ウェル、
16a~16c…浅いウェル、
16d…深いウェル、
16e…ポケット、
16f…埋め込み不純物層、
16g…トレンチ、
17…電極、
21~23…スイッチング素子、
24…ラッチ回路、
31…ウェル接続線、
32…演算増幅器、
33…ディジタル/アナログ変換器(DAC)、
34…比較器、
41…ディジタル/アナログ変換器(DAC)、
42…演算増幅器、
43…ウェル接続線、
51,55…ウェル接続線、
52,54…演算増幅器、
53…反転利得器、
56…ウェルの内部抵抗、
61~66…保護回路、
101…半導体基板、
102a,102b…保護回路、
103…パッド導体、
104…ビア導体、
N1~N48…ノード、
SW…スイッチ。

Claims (3)

  1. 多層配線及び電子回路が形成された第1の回路基板と、
    複数のストリップ導体を含む配線導体と、半導体基板とを有する第2の回路基板と、
    を積層し、
    前記配線導体の断線に伴う攻撃を前記電子回路に設けられた保護回路が検出し、
    前記第1の回路基板及び/又は前記第2の回路基板に設けられた所定のビア導体を介して、前記多層配線と前記配線導体とを電気的に接続し、
    前記配線導体は、
    前記半導体基板の前記第1の回路基板と接する面に埋め込み形成され、前記第1の回路基板に形成される第1のビア導体及び/又は前記第2の回路基板に形成される第2のビア導体を介して前記多層配線及び前記配線導体とが電気的に接続された、
    半導体装置。
  2. 前記保護回路は前記電子回路の一部である、
    請求項1に記載の半導体装置。
  3. 前記配線導体は、ミアンダ状、ストライプ状、又はメッシュ状に形成された、
    請求項1又は2に記載の半導体装置。
JP2023062334A 2017-12-15 2023-04-06 半導体装置 Active JP7495551B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017241052 2017-12-15
JP2017241052 2017-12-15
JP2018222464A JP7290846B2 (ja) 2017-12-15 2018-11-28 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018222464A Division JP7290846B2 (ja) 2017-12-15 2018-11-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2023076693A JP2023076693A (ja) 2023-06-01
JP7495551B2 true JP7495551B2 (ja) 2024-06-04

Family

ID=67180185

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018222464A Active JP7290846B2 (ja) 2017-12-15 2018-11-28 半導体装置
JP2023062334A Active JP7495551B2 (ja) 2017-12-15 2023-04-06 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018222464A Active JP7290846B2 (ja) 2017-12-15 2018-11-28 半導体装置

Country Status (1)

Country Link
JP (2) JP7290846B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012159A (ja) 2001-08-07 2006-01-12 Renesas Technology Corp 半導体装置およびicカード
JP2010205849A (ja) 2009-03-02 2010-09-16 Toshiba Corp 半導体装置
JP2012053788A (ja) 2010-09-02 2012-03-15 Canon Inc 半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035729A (ja) 2005-07-22 2007-02-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7847581B2 (en) 2008-04-03 2010-12-07 Stmicroelectronics (Rousset) Sas Device for protecting an integrated circuit against a laser attack
JP2013045407A (ja) 2011-08-26 2013-03-04 Renesas Electronics Corp 半導体装置
FR2986356B1 (fr) 2012-01-27 2014-02-28 St Microelectronics Rousset Dispositif de protection d'un circuit integre contre des attaques en face arriere

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012159A (ja) 2001-08-07 2006-01-12 Renesas Technology Corp 半導体装置およびicカード
JP2010205849A (ja) 2009-03-02 2010-09-16 Toshiba Corp 半導体装置
JP2012053788A (ja) 2010-09-02 2012-03-15 Canon Inc 半導体集積回路装置

Also Published As

Publication number Publication date
JP7290846B2 (ja) 2023-06-14
JP2019110293A (ja) 2019-07-04
JP2023076693A (ja) 2023-06-01

Similar Documents

Publication Publication Date Title
US8188578B2 (en) Seal ring structure for integrated circuits
US8053873B2 (en) IC having voltage regulated integrated Faraday shield
US8759883B2 (en) Semiconductor integrated circuit
US8242586B2 (en) Integrated circuit chip with seal ring structure
US20100187525A1 (en) Implementing tamper evident and resistant detection through modulation of capacitance
US20040188763A1 (en) Semiconductor device
JP2018186271A (ja) 攻撃検知機能を備える電子装置、その設計方法及びその製造方法
US11531049B2 (en) Electromagnetic pulse detection
US6919618B2 (en) Shielding device for integrated circuits
JP7495551B2 (ja) 半導体装置
JPWO2005088701A1 (ja) 半導体装置
JP2017168732A (ja) 半導体装置
JPH10270562A (ja) 半導体集積回路
US8704531B2 (en) Loop element and noise analyzer
KR100523504B1 (ko) 반도체 집적 회로 장치, 실장 기판 장치 및 실장 기판장치의 배선 절단 방법
CN100521186C (zh) 半导体器件
JP2000332206A (ja) 半導体集積回路装置
US11139255B2 (en) Protection of integrated circuits
JP3728389B2 (ja) 表面カバーを備えた半導体チップ
US7411277B2 (en) Semiconductor integrated circuit having shield wiring
US11894315B2 (en) Electronic system in package comprising protected side faces
US12033925B2 (en) Protection of wire-bond ball grid array packaged integrated circuit chips
JP2022099881A (ja) 半導体装置
JP2009088396A (ja) 配線基板
KR20210083272A (ko) 와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240430

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240523

R150 Certificate of patent or registration of utility model

Ref document number: 7495551

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150