JP2022099881A - 半導体装置 - Google Patents

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真 永田
Makoto Nagata
拓司 三木
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Abstract

【課題】裏面又は側面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことを課題とする。【解決手段】電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板１を備えた半導体装置であって、前記回路基板１は、第１のストリップ導体を前記第２の面に形成した配線導体１３ａと、第２のストリップ導体を前記第２の面に形成したダミー配線導体１３ｂと、前記配線導体１３ａと前記ダミー配線導体１３ｂの短絡を検知する検知回路４１とを備える。【選択図】図３

Description

本発明は、裏面暴露検知回路の回避攻撃を検知する為の半導体装置に関する。
現在、信号を処理するために、集積された電子回路を含む様々な半導体装置が使用されている。
ある種の信号処理（例えば、暗号化及び複合化）では、処理される信号の秘匿性及び／又は真正性が求められる場合がある。この場合、機密情報を含む信号が、外部から直接にアクセス可能な信号線に伝送されないことが求められる。また、機密情報を含む信号を処理する回路が、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しないことが求められる。
例えば、特許文献１には、ＩＣチップの裏面シリコン基板を介したノイズ観測やフォルト注入等のセキュリティ攻撃を防ぎ、かつ、裏側からの物理攻撃すなわち暴露攻撃を検知する裏面埋込配線構造の技術が開示されている。
特開２０１９－１１０２９３号公報
しかしながら、上記特許文献１のものは、ＩＣチップの電子回路面を下にして配線基板に実装するフリップチップ実装を行う場合に、裏面が露出してしまう。このため、例えば裏面の配線に対してバイパス回路を設けるバイパス攻撃、側面へのレーザ照射、側面へのプロービング等の高度な攻撃を受ける可能性が生ずる。
本発明は、上記従来技術の問題点（課題）を解決するためになされたものであって、裏面又は側面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明は、電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、前記回路基板は、第１のストリップ導体を前記第２の面に形成した配線導体と、第２のストリップ導体を前記第２の面に形成したダミー配線導体と、前記配線導体と前記ダミー配線導体の短絡を検知する検知回路とを備えたことを特徴とする。
また、本発明は、上記発明において、前記配線導体は、ミアンダ状、ストライプ状、又はメッシュ状に形成されたことを特徴とする。
また、本発明は、上記発明において、前記配線導体がミアンダ状に形成された場合には、前記ダミー配線導体が前記ミアンダ状に形成されることを特徴とする。
また、本発明は、上記発明において、前記配線導体がストライプ状に形成された場合には、前記ダミー配線導体が前記ストライプ状に形成されることを特徴とする。
また、本発明は、上記発明において、前記配線導体がメッシュ状に形成された場合には、前記ダミー配線導体が前記メッシュ状に形成されることを特徴とする。
また、本発明は、電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、前記回路基板は、第１のストリップ導体を前記第２の面に形成した配線導体と、中間電圧にバイアスされた前記配線導体のバイアス電圧を監視する監視回路とを備えたことを特徴とする。
また、本発明は、電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、前記回路基板は、第１のストリップ導体を前記第２の面に形成した配線導体と、第２のストリップ導体を前記第２の面に形成した容量配線導体と、前記容量配線導体の容量変化を検知する検知回路とを備えたことを特徴とする。
また、本発明は、電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、前記回路基板は、第１のストリップ導体を前記第２の面に形成した配線導体と、第２のストリップ導体を前記第１の面に形成した多層配線導体と、前記配線導体と前記多層配線導体とをつなぐビア導体と、前記配線導体、多層配線導体及び前記ビア導体の切断を検知する検知回路とを備えたことを特徴とする。
本発明によれば、裏面又は側面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる半導体装置を提供することができる。
図１は、実施形態１に係る半導体装置の構成を示す斜視図である。 図２は、図１のＡ－Ａ線における断面図である。 図３は、図１の回路基板の第２の面を示す図である。 図４は、実施形態１に係る半導体装置の検知回路の構成を示す回路図である。 図５は、図４の検知回路の動作であって、通常の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。 図６は、実施形態２に係る半導体装置の回路基板の第２の面を示す図である。 図７は、実施形態２の係る半導体装置の電圧監視回路付検知回路の構成を示す回路図である。 図８は、図７の電圧監視回路の動作を示すタイミングチャートである。 図９は、実施形態３に係る半導体の回路基板の第２の面を示す図である。 図１０は、実施形態３に係る半導体装置の容量センサ回路の構成を示すブロック図である。 図１１は、実施形態４に係る半導体装置の回路基板の第２の面を示す図である。 図１２は、実施形態４に係る半導体装置の回路基板の側面の透視図を示す図である。
以下に、本発明に係る半導体装置の各実施形態を図面に基づいて詳細に説明する。
［実施形態１］
まず、本実施形態１に係る半導体装置の概要について説明する。本実施形態１では、回路基板１の裏面に配置された埋込配線導体１３をバイパスして攻撃の検知を避けるバイパス攻撃を検知するため、ダミー配線導体１３ｂを設けた半導体装置について説明する。
図１は、実施形態１に係る半導体装置の構成を示す斜視図である。図１に示す半導体装置は、回路基板１、配線基板２、配線導体３及び埋込配線導体１３を備える。回路基板１は、図１のＸＹ面と並行な２つの面を有する。ここでは、電子回路１５が設けられる面を「第１の面」と呼び、第１の面の裏面を「第２の面」と呼ぶこととする。
回路基板１は、半導体基板１１と、半導体基板１１においてＸＹ面に対して平行に形成された複数の配線層１２aを含む。例えば、半導体基板１１はシリコンからなり、配線層１２aは銅からなる。回路基板１には電子回路１５が形成されている。
電子回路１５は、半導体装置への切削攻撃や、バイパス攻撃等を検知する検知回路４１を含む。回路基板１の第１の面には、電子回路１５に電力を供給し、信号を入出力するための複数のパッド導体１２ａｃが形成される。回路基板１は、この第１の面において、例えばバンプ導体などにより配線基板２にフリップチップ実装されている。かかるフリップチップ実装とは、半導体をチップに切り出したベアチップを、フリップ（反転）して実装する実装技術である。
配線基板２は、複数の半導体装置間の接続や外部から電源電圧を印加するための基板であり、樹脂又はセラミックにより構成される。配線導体３は、半導体装置への電源電圧の印加及び信号の伝送をするための配線である。埋込配線導体１３についての説明は後述する。
次に、本実施形態１に係る半導体装置の構成を説明する。図２は、図１のＡ－Ａ線における半導体装置の断面図である。図２に示すように、回路基板１は、半導体基板１１、多層配線導体１２、埋込配線導体１３、ビア導体１４及び電子回路１５を備える。
半導体基板１１は、第１の面に複数の配線層１２ａを含む多層配線導体１２を有し、第２の面に埋込配線導体１３を有する。図２の例では、多層配線導体１２は６つの配線層１２ａを含む。各配線層１２ａは、任意の半導体プロセス技術によりパターン形成される。これにより、多層配線導体１２に電子回路１５が形成される。電子回路１５は、トランジスタ、ダイオード、キャパシタ、抵抗、インダクタなどの複数の回路素子１５ａを含む。
電子回路１５は、ＣＭＯＳプロセス技術又は他のプロセス技術により形成することができる。また、配線層１２ａの一部は、パッド導体１２ａｃとして形成される。埋込配線導体１３は、半導体基板１１にエッチングで溝を掘り、そこに金属を埋め込んで配線としており、回路基板１の他の１つの配線導体１３ａとして、半導体基板１１の第２の面に形成される。ビア導体１４は、半導体基板１１をＺ方向（厚さ方向）に貫通して形成される。少なくとも１つのビア導体１４が多層配線導体１２に電気的に接続され、少なくとも１つのビア導体１４が埋込配線導体１３に電気的に接続される。配線基板２は、すでに説明したので、ここではその詳細な説明を省略する。
次に、本実施形態１に係る半導体装置の回路基板１の第２の面のパターンについて説明する。図３は、図１の回路基板１の第２の面を示す図である。図３に示すように、配線導体１３ａは、例えば、お互いに接続された直線上の複数のストリップ導体を含み、実質的に回路基板１の第２の面の全体を覆うようにノードＮ１からノードＮ２までミアンダ状に形成される。一方、ダミー配線導体１３ｂは、配線導体１３ａと同じように、お互いに接続された直線上の複数のストリップ導体を含み、配線導体１３ａと近接して配置され、実質的に回路基板１の第２の面の全体を覆うようにミアンダ状に形成される。
ノードＮ１及びノードＮ２は、図２のビア導体１４を介して電子回路１５内の検知回路４１に接続される。また、ダミー配線導体１３ｂは、ノードＮ３が図２のビア導体１４を介して電子回路１５内の高位電圧（例えば電源電圧）に接続される。かかる構造とすることにより、攻撃者がバイパス攻撃でプローブを接触した場合に、配線導体１３ａとダミー配線導体１３ｂが短絡する。半導体装置は、電子回路１５内の検知回路４１により配線導体１３ａとダミー配線導体１３ｂが短絡したことを検知することにより、バイパス攻撃を受けた事実を検知することができる。
回路基板１の第２の面に設けられる配線導体１３ａ及びダミー配線導体１３ｂは、実質的に回路基板１の第２の面の全部を覆うことができれば、ミアンダ状に限らず、他の任意の形状の領域として形成されてもよい。配線導体１３ａとダミー配線導体１３ｂは、お互いが近接して配置されていれば、例えば、互いに接続されることなく互いに所定間隔を有して配置された直線上の複数のストリップ導体を含むストライプ状又やメッシュ状の領域として形成することができる。ストリップ導体の間隔は、電子回路１５を形成する半導体プロセス技術における配線の設計基準に従う。配線導体１３ａがストライプ状である場合にはダミー配線導体１３ｂもストライプ状とし、配線導体１３ａがメッシュ状である場合にはダミー配線導体１３ｂもメッシュ状とすることが望ましい。
配線導体１３ａの各ストリップ導体の両端のノードは、図２のビア導体１４を介して電子回路１５内の検知回路４１に接続される。ダミー配線導体１３ｂの各ストリップ導体のノードの一方は、図２のビア導体１４を介して電子回路１５内の電源に接続される。半導体装置は、電子回路１５内の検知回路４１により各配線導体１３ａとダミー配線導体１３ｂとの短絡を検知することにより、バイパス攻撃を受けたこと検知することができる。
次に、検知回路４１の構成について説明する。図４は、実施形態１に係る半導体装置の検知回路４１の構成を示す回路図である。図４に示すように、検知回路４１は、スイッチング素子２１～２３及びラッチ回路２４を備える。検知回路４１は、電子回路１５の内部に設けられ、図２のビア導体１４を介して図３のノードＮ１，ノードＮ２及びノードＮ３に接続される。検知回路４１は、電子回路１５の他の部分からリセット信号の入力及び定電圧が印加され、検出信号を発生する。
次に、検知回路４１の動作について説明する。図５は、図４の検知回路４１の通常動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。通常時には、ノードＮ１の電圧はノードＮ２の電圧（接地電圧）に等しく、検出信号はローレベルのままである。これに対して、半導体装置がバイパス攻撃を受けて配線導体１３ａとダミー配線導体１３ｂが短絡した場合には、ダミー配線導体１３ｂが高位電圧（例えば電源電圧）に接続されているため、ノードＮ１の電圧が高位電圧となる。このため、検出信号はローレベルからハイレベルに移行する。
検出信号がローレベルからハイレベルに移行したならば、電子回路１５の動作を停止させることにより、半導体装置の内部で処理する信号を攻撃者から保護することができる。
上述してきたように、本実施形態１では、半導体装置に配線導体１３ａ、ダミー配線導体１３ｂ及び電子回路１５内の検知回路４１を設けることにより、バイパス攻撃を受けた事実を検知することができる。本実施形態１に係る半導体装置は、バイパス攻撃を受けたことを検知したときに電子回路１５の動作を停止することにより、セキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。
なお、上記実施形態１では、配線導体１３ａが接地電圧に接続されたことにより、配線導体１３ａは、電磁シールド効果を持つ。したがって、電子回路１５が機密情報を含む信号を処理する場合に、半導体装置の上方に対する信号の漏洩（不要電波又は電源ノイズとしての信号の漏洩）を低減することができる。
［実施形態２］
ところで、上記実施形態１では、バイパス攻撃を検知するために配線導体１３ａとダミー配線導体１３ｂを設ける必要があるが、埋込配線導体１３の構造が複雑になる。そこで、本実施形態２では、ダミー配線導体１３ｂを設けずにバイパス攻撃を検知する半導体装置について説明する。
まず、本実施形態２に係る半導体装置の回路基板１の第２の面について説明する。図６は、実施形態２に係る半導体装置の回路基板１の第２の面を示す図である。配線導体１５ｂは、互いに接続された直線状の複数のストリップ導体を含み、実質的に回路基板１の第２の面の全体を覆うようにノードＮ２１からノードＮ２２までミアンダ状に形成される。ノードＮ２１及びノードＮ２２は、図２のビア導体１４を介して電子回路１５内の電圧監視回路付検知回路４２に接続される。
ミアンダ状に形成された配線導体１５ｂは、電圧監視回路４３によって中間電圧に設定される。これにより、ミアンダ状に形成された配線導体１５ｂは、少なくとも１つのストリップ導体にバイパス攻撃がなされると、配線導体１５ｂの電圧に変化が起こる。したがって、半導体装置は、電子回路１５内の電圧監視回路４３により電圧の変化を検知することにより、バイパス攻撃を受けた事実を検知できる。
回路基板１の第２の面の配線導体１５ｂは、実質的に回路基板１の第２の面の全部を覆うことができれば、ミアンダ状に限らず、他の任意の形状の領域として形成されてもよい。配線導体１５ｂは、お互いが近接して配置されていれば、例えば、互いに接続されることなく互いに所定間隔を有して配置された直線上の複数のストリップ導体を含むストライプ状又やメッシュ状の領域として形成されてもよい。ストリップ導体の間隔は、電子回路１５を形成する半導体プロセス技術における配線の設計基準に従う。
次に、電圧監視回路付検知回路４２の電圧監視回路４３の動作について説明する。図７は、実施形態２に係る半導体装置の電圧監視回路付検知回路４２の構成を示す回路図である。検知回路４４は、スイッチング素子２５，２６、２７及びラッチ回路２８で構成される。また、電圧監視回路４３は、可変抵抗素子３０、制御・検出ロジック回路３１及びアナログ－デジタル変換器３２を備える。
電圧監視回路付検知回路４２は、電子回路１５の内部に設けられ、図２のビア導体１４（図７には図示せず）を介して図７のノードＮ２１及びノードＮ２２に接続される。検知回路４４には、電子回路１５の他の部分からのリセット信号の入力及び定電圧が印加され、検出信号を発生する。一方、電圧監視回路４３は、まず、回路基板１の第２の面に設置された配線導体１５ｂの電圧を制御・検出ロジック回路３１を用いて可変抵抗素子３０の抵抗値を変えることによって設定する。そして、電圧監視回路４３は、外部からバイパス攻撃を受けると、ノードＮ２１の電圧が下がる。その後、電圧監視回路４３は、アナログ－デジタル変換器３２で電圧変化をデジタル化し、その変化を制御・検出ロジック回路３１で検知することによって、半導体装置はバイパス攻撃の事実を検知することができる。
次に、電圧監視回路４３の動作を説明する。図８は、図７の電圧監視回路４３の動作を示すタイミングチャートである。図８に示すように、電圧監視回路４３は、ノードＮ２１の電圧を常に監視しており、その電圧をアナログ－デジタル変換器３２でデジタル化し、その変位を制御・検出ロジック回路３１で監視を行っている。配線導体１５ｂは、制御・検出ロジック回路３１により設定された中間電圧に可変抵抗素子３０の抵抗値を変化させることによって設定している。配線導体１５ｂにバイパス攻撃が行われた場合（ｔ1）、ノードＮ２１の電圧が下がるため、アナログ－デジタル変換器３２の出力信号ＤOUTが下がる。この変化を制御・検出ロジック回路３１で検知する。
制御・検出ロジック回路３１でバイパス攻撃の事実を検知したならば、電子回路１５は、例えば、その動作を停止してもよい。これにより、半導体装置の内部で処理する信号を攻撃者から保護することができる。
このように、実施形態２に係る半導体装置は、配線導体１５ｂと電子回路１５内の電圧監視回路付検知回路４２とを備えることにより、バイパス攻撃を受けた事実を検知することができる。実施形態２に係る半導体装置は、バイパス攻撃を受けた事実を検知したとき、例えば、電子回路１５の動作を停止することにより、セキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。
［実施形態３］
ところで、上記実施形態１及び２では、バイパス攻撃の事実を検知することはできるが、バイパス攻撃を仕掛ける前のプローブ等の接近を検知することはできない。そこで、本実施形態３では、バイパス攻撃を行われる前にプローブ等の接近を検知する半導体装置について説明する。
まず、実施形態３に係る半導体装置の回路基板１の第２の面について説明する。図９は、実施形態３に係る半導体の回路基板１の第２の面を示す図である。図９に示すように、配線導体１６ａ及び配線導体１６ｂは、互いに接続された直線状の複数のストリップ導体を含み、櫛形状に形成される。ノードＮ３１及びノードＮ３２は、図２のビア導体１４を介して電子回路１５内の容量センサ回路４５に接続される。
この櫛形状に配置された配線導体１６ａ及び配線導体１６ｂは、容量配線導体を形成しバイパス攻撃用のプローブが接近すると容量変化が起こる。半導体装置は、電子回路１５内の容量センサ回路４５でこの容量変化を検知し、プローブの接近を検知することができる。なお、回路基板１の第２の面の配線導体１６ａ及び１６ｂは、容量配線導体を構成することができれば配置は櫛状で無くともよく、他の任意の形状の領域として形成されてもよい。
配線導体１６ｃは、例えば、互いに接続された直線状の複数のストリップ導体を含み、回路基板１の第２の面の上記櫛形状に配置された配線導体１６a及び配線導体１６ｂを除いた部分全体を覆うようにノードＮ３３からノードＮ３４までミアンダ状に形成される。ノードＮ３３及びノードＮ３４は、実施形態２と同様に、図２のビア導体１４を介して電子回路１５内の電圧監視回路付検知回路４２に接続される。ミアンダ状に形成された配線導体１６ｃにバイパス攻撃を行うと、電圧監視回路４３によってバイパス攻撃の事実を検知することができる。
次に、実施形態３に係る半導体装置の容量センサ回路４５の構成について説明する。図１０は、実施形態３に係る半導体装置の容量センサ回路４５の構成を示すブロック図である。容量センサ回路４５は、容量－電圧変換回路３３、アナログ－デジタル変換器３４、検出ロジック回路３５及びパルス生成回路３６を備える。容量センサ回路４５は、電子回路１５内部に設けられ、図２のビア導体１４（図１０には図示せず）を介して図９のノードＮ３１及びノードＮ３２に接続される。
容量センサ回路４５は、配線導体１６ａ及び配線導体１６ｂで構成される容量配線導体にバイパス攻撃を仕掛けるプローブが接近すると、その容量値が低下する。容量センサ回路４５の容量―電圧変換回路３３は、プローブ接近による容量値の低下に伴って出力電圧が下がるため、検出ロジック回路３５によってプローブの接近を検知することができる。
なお、実施形態３で容量配線導体は、相互容量回路の例を示したが自己容量回路の構成であっても良い。この場合、容量センサ回路４５は、自己容量回路にバイパス攻撃を仕掛けるプローブが接近すると、その容量値が増加するため、プローブの接近を検知することができる。
このように、実施形態３に係る半導体装置では、配線導体１６ａ及び配線導体１６ｂによる容量配線導体と、電子回路１５内の容量センサ回路４５とを備えたことにより、バイパス攻撃を行うためのプローブの接近を検知することができる。実施形態３に係る半導体装置は、バイパス攻撃を行うためのプローブの接近を検知したならば、例えば、電子回路１５の動作を停止することにより、セキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。
［実施形態４］
ところで、上記実施形態１～３では、回路基板１の側面からのプロービング攻撃や側面からのレーザ注入攻撃を防ぐことができない。そこで、実施形態４では、側面からのプロービング攻撃や側面からのレーザ注入攻撃を防ぐことができる半導体装置について説明する。
まず、実施形態４に係る半導体装置の回路基板１の第２の面について説明する。図１１は、実施形態４に係る半導体装置の回路基板１の第２の面を示す図である。配線導体１７ａは、実施形態２の配線導体１５ｂと同じ役割であるため、説明を省略する。回路基板１の第２の面に形成された配線導体１７ｂは、回路基板１の第１の面に形成された配線層１２ａとビア導体５１を介して接続される。
次に、上記配線層１２ａは、ビア導体５１を介して回路基板１の第２の面に形成された配線導体１７ｂに接続されており、配線導体１７ｂと配線層１２ａはビア導体１４を介して接続される。これにより、回路基板１のＸ－Ｙ平面に垂直なＸ－Ｚ平面及びＹ－Ｚ平面にミアンダ状の配線を形成する。ノードＮ４３及びノードＮ４４は、ビア導体５１を介して電子回路１５内の検知回路４１に接続される。
図１２は、実施形態４に係る半導体装置の回路基板１の側面の透視図を示す図である。図１２に示すように、回路基板１のＸ－Ｚ平面にビア導体５１、配線層１２ａ、ビア導体５１、配線導体１７ｂ、ビア導体５１の順で配線が接続されており、実施形態４に係る半導体装置は、Ｘ－Ｚ平面から見るとミアンダ状の配線を備えている。
Ｘ－Ｚ平面及びＹ－Ｚ平面のミアンダ状の配線は、ビア導体５１を介して電子回路１５内の検知回路４１に接続される。これにより、該ミアンダ状の配線の電圧は、接地電圧となり、電磁シールド効果を持つ。したがって、電子回路１５が機密情報を含む信号を処理する場合に、半導体装置の側方に対する信号の漏洩（不要電波又は電源ノイズとしての信号の漏洩）を低減することができる。また、該ミアンダ状の配線は、回路基板１の側面からのレーザ注入攻撃でパターンが切断されたならば、検知回路４１で攻撃の検知を行うことができる。
このように、実施形態４に係る半導体装置は、配線導体１７ｂ、ビア導体５１及び配線層１２ａを接続したＸ－Ｚ平面及びＹ－Ｚ平面のミアンダ状の配線と、電子回路１５内に検知回路４１を備えたことにより、プロービング攻撃に強くすることができる。また、実施形態４に係る半導体装置は、レーザ注入攻撃を受けたことを検知したならば、例えば、電子回路１５の動作を停止することにより、側面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。
上記の各実施形態で図示した各構成は機能概略的なものであり、必ずしも物理的に図示の構成をされていることを要しない。すなわち、各装置の分散・統合の形態は図示のものに限られず、その全部又は一部を各種の負荷や使用状況などに応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
本発明に係る半導体装置は、裏面又は側面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる半導体装置の提供に適している。
１ 回路基板
２ 配線基板
３ 配線導体
１１ 半導体基板
１２ 多層配線導体
１２ａ 配線層
１２ａｃ パッド導体
１３ 埋込配線導体
１３ａ、１５ｂ、１６ａ、１６ｂ、１６ｃ、１７ａ、１７ｂ 配線導体
１３ｂ ダミー配線導体
１４、５１ ビア導体
１５ 電子回路
１５ａ 回路素子
２１、２２、２３、２５、２６、２７ スイッチング素子
２４、２８ ラッチ回路
３０ 可変抵抗素子
３１ 制御・検出ロジック回路
３２ アナログ／デジタル変換器（ＡＤＣ）
３３ 容量－電圧変換回路
３４ アナログ／デジタル変換器（ＡＤＣ）
３５ 検出ロジック回路
３６ パルス生成回路
４１、４４ 検知回路
４２ 電圧監視回路付検知回路
４３ 電圧監視回路
４５ 容量センサ回路

Claims (8)

  1. 電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、
    前記回路基板は、
    第１のストリップ導体を前記第２の面に形成した配線導体と、
    第２のストリップ導体を前記第２の面に形成したダミー配線導体と、
    前記配線導体と前記ダミー配線導体の短絡を検知する検知回路と
    を備えたことを特徴とする半導体装置。
  2. 前記配線導体は、
    ミアンダ状、ストライプ状、又は、メッシュ状に形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記配線導体がミアンダ状に形成された場合には、前記ダミー配線導体が前記ミアンダ状に形成されることを特徴とする請求項２に記載の半導体装置。
  4. 前記配線導体がストライプ状に形成された場合には、前記ダミー配線導体が前記ストライプ状に形成されることを特徴とする請求項２に記載の半導体装置。
  5. 前記配線導体がメッシュ状に形成された場合には、前記ダミー配線導体が前記メッシュ状に形成されることを特徴とする請求項２に記載の半導体装置。
  6. 電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、
    前記回路基板は、
    第１のストリップ導体を前記第２の面に形成した配線導体と、
    中間電圧にバイアスされた前記配線導体のバイアス電圧を監視する監視回路と
    を備えたことを特徴とする半導体装置。
  7. 電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、
    前記回路基板は、
    第１のストリップ導体を前記第２の面に形成した配線導体と、
    第２のストリップ導体を前記第２の面に形成した容量配線導体と、
    前記容量配線導体の容量変化を検知する検知回路と
    を備えたことを特徴とする半導体装置。
  8. 電子回路が形成される第１の面と該第１の面の裏面となる第２の面を有する回路基板を備えた半導体装置であって、
    前記回路基板は、
    第１のストリップ導体を前記第２の面に形成した配線導体と、
    第２のストリップ導体を前記第１の面に形成した多層配線導体と、
    前記配線導体と前記多層配線導体とをつなぐビア導体と、
    前記配線導体、多層配線導体及び前記ビア導体の切断を検知する検知回路と
    を備えたことを特徴とする半導体装置。
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