KR20210083272A - 와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호 - Google Patents

와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호 Download PDF

Info

Publication number
KR20210083272A
KR20210083272A KR1020217012834A KR20217012834A KR20210083272A KR 20210083272 A KR20210083272 A KR 20210083272A KR 1020217012834 A KR1020217012834 A KR 1020217012834A KR 20217012834 A KR20217012834 A KR 20217012834A KR 20210083272 A KR20210083272 A KR 20210083272A
Authority
KR
South Korea
Prior art keywords
track
substrate
integrated circuit
landing zone
chip
Prior art date
Application number
KR1020217012834A
Other languages
English (en)
Inventor
파스칼 오브리
앤드류 엠클라우치란
Original Assignee
나그라비젼 에스에이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 나그라비젼 에스에이 filed Critical 나그라비젼 에스에이
Publication of KR20210083272A publication Critical patent/KR20210083272A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 출원은 패키지의 와이어 본드 볼 그리드 어레이 형태로 패키징되는 집적 회로를 보호하는 것에 관한 것으로, 특히 집적 회로 바로 아래에 있는 패키지의 기판을 통한 공격을 방지하는 것에 관한 것이다.

Description

와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호
본 발명은 물리적 및/또는 전기적 변경으로부터 보호되는 집적 회로 칩에 관한 것으로, 보다 구체적으로 패키지의 와이어 본드 볼 그리드 어레이 형태로 패키징된 집적 회로를 보호하는 것에 관한 것이다.
집적 회로(IC) 칩은 칩의 내부 기능에 관한 지식을 얻고 그 결과 칩의 작동에 영향을 미치는 것을 목표로 하는 라이브 하드웨어 분석과 같은 물리적 공격을 받는 경우가 많다.
이러한 공격 동안, 칩을 기계적 손상으로부터 보호하는 플라스틱 하우징은 그의 상면에서 개방되어 전자 회로를 커버하는 패시베이션 층을 노출시킬 수 있다.
패시베이션 층은 신호 라인에 액세스가 가능하도록 기계적 연마기 또는 화학적 수단을 사용하여 에칭 방법에 의해 선택적으로 제거될 수 있다.
라이브 하드웨어 분석 기술은 작동 중에 집적 회로 칩에 대해 수행될 수 있지만, 칩의 작동을 분석하고 재구성하는 것을 목표로 하는 리버스 엔지니어링과 같은 다른 기술은 일반적으로 칩의 파괴를 야기한다.
결함 주입을 사용하는 공격 기술도 개발되었다. 결함 주입에서, 레이저와 같은 로컬 에너지원은 집적 회로의 동작을 변경하는 데 사용될 수 있다.
유사하게, 정밀 프로브를 사용하여 국부적인 부채널 분석을 수행해서 집적 회로 내에서 전자기 방출을 측정하기 위한 공격 기술이 알려져 있다.
이러한 기술 또는 이들의 조합은 집적 회로 칩 내에 저장된 비밀을 추출하는 데 사용될 수 있다.
집적 회로 칩의 분석은 일반적으로 바람직하지 않다. 라이브 하드웨어 분석은, 특히 전자 지갑 기능 등을 포함하는 마이크로프로세서와 같은 보안 회로의 경우에, 가능하다면, 방지되어야 한다. 실제로, 이러한 분석을 더 어렵게 만드는 다양한 방법이 이미 존재한다.
칩의 전부 또는 일부에 대한 물리적 공격은 소위 액티브 또는 패시브 쉴드에 의해 방지될 수 있다.
패시브 쉴드는 예를 들어 절단, 단락 또는 용량성 부하 변동을 검출하기 위해 아날로그 무결성 측정을 수행하도록 구성된 회로에 연결된 금속 평면 또는 트랙을 포함한다. 액티브 쉴드에는, 랜덤 비트 시퀀스가 주입되고 트랙의 일단으로부터 다른 단까지 적합성 검사를 받는 복수의 트랙이 있을 수 있다.
집적 회로 칩은 패키지의 외부에 제공된 전기적 연결부를 통해 집적 회로 칩으로부터 외부 세계로의 연결이 가능한 여러 다양한 패키지 유형으로 제공된다. 이러한 연결부는 예를 들어 핀, 패드 또는 솔더 볼일 수 있다.
하나의 알려진 유형의 패키지는 볼 그리드 어레이(BGA)이다. BGA에서, 패키지의 일 표면에 복수의 솔더 볼이 제공되어 집적 회로 칩으로부터 외부 세계로의 연결부를 제공한다.
간결성을 위해, 솔더 볼을 갖는 패키지의 표면을 이하 패키지의 바닥면으로 지칭한다.
내부적으로, BGA 패키지 내에서, 연결부는 집적 회로에 대해 이루어진다. 연결 방식에 따라, BGA 패키지는 와이어 본드 또는 플립 칩 BGA로 간주된다.
본 출원은 와이어 본드 BGA 패키지에 관한 것이다. 도 1의 예시적인 단면에서 알 수 있는 바와 같이, 와이어 본드 BGA 패키지(1)에서, 집적 회로(2)는 기판(8)에 장착된다.
집적 회로는 집적 회로의 표면 상의 영역인 랜딩 존(22)에 제공된다. 랜딩 존의 윤곽에 의해 형성되는 기판의 영역은 랜딩 존 영역으로 지칭될 수 있다. 랜딩 존 영역은 통상적으로 기판의 랜딩 존 영역이지만, 항상 그런 것은 아니다. 랜딩 존은 접착제를 사용하여 집적 회로가 장착될 수 있는 금속 베이스 패드(12)를 가질 수 있다. 이러한 금속 베이스 패드는 접지 평면의 일부를 형성할 수 있거나 또는 랜딩 존 영역에서 접지 평면을 제공하는 별도의 층이 있을 수 있다.
솔더 볼 연결부(10)는 패키지의 바닥면에 제공되어 패키지로부터 외부 연결부를 생성한다. 와이어 본드(4)는 기판의 상면 상의 패드(16)에 집적 회로를 연결한다. 패드(16)는 랜딩 존 영역을 둘러싸는 기판의 주변 영역에 배열된다. 패드는, 트랙 및 인터커넥트(15)에 의해, 개별 솔더 볼을 갖는 패드에 차례로 연결되는 밑면의 트랙에 차례로 연결된다. 도 2에서 알 수 있는 바와 같이, (대응하는 트랙, 인터커넥트 및 패드와 같이) 신호 연결부를 제공하는 솔더 볼은 다이가 위치되는 기판의 랜딩 존 영역(22)을 둘러싸는 주변 영역(28)에 위치되는 것이 바람직하다.
보다 복잡하고 조밀한 연결부를 가능하게 하기 위해, 기판은 트랙을 제공하는 복수의 층(18)(파선으로 도시됨)을 가져 상면 상의 와이어 본드와 기저 솔더 볼 사이의 연결부를 용이하게 할 수 있다.
전통적으로, 기계적 보호를 제공하기 위해 플라스틱 성형 쉘(6)이 집적 회로에 제공된다. 집적 회로로부터의 열 전달을 돕기 위해, 써멀 비아(14)가 제공되어 기판을 통해 열을 전달할 수 있다. 이러한 써멀 비아는 접지 평면과 기판의 밑면 사이에 전기적 연결부를 제공할 수도 있다. 이러한 써멀 비아는 전통적으로 다이 아래의 금속 패드(12)로부터의 열 전달을 보장하기 위해 랜딩 존 영역 주위에 위치된다.
일부 구성에서, 집적 회로 아래의 기판의 랜딩 존 영역(22)에 어떠한 솔더 볼도 제공되지 않는다. 다른 구성에서, 솔더 볼은 랜딩 존 영역에 제공된다. 솔더 볼이 랜딩 존 영역에 제공되는 경우, 솔더 볼은 일반적으로 접지에 대한 연결부이다. 동시에, 전력 연결부는 함께 그룹화되어 랜딩 존 영역의 코너로부터 연장될 수 있고 일반적으로 전력 평면에 연결될 수 있다.
금속 베이스 패드는 접지 평면일 수 있거나 또는 금속 베이스 패드(12) 아래에 별도의 접지 평면이 있을 수 있다. 유사하게, 하나 이상의 전력 평면은 기판의 다른 층에 제공될 수 있다. 접지 또는 전력 평면은 전통적으로 랜딩 존 영역을 커버하도록 연장되는 층에서 실질적으로 인접한 전도성 재료 영역인 점을 이해할 것이다. 접지 및 전력 평면은 일반적으로 전력 전송을 개선하고 노이즈와 같은 문제를 줄이는 데 바람직하다.
본 출원은 와이어 본드 BGA로 패키징되는 집적 회로 칩의 보안을 개선하는 것에 관한 것이다.
본 출원은 가급적 이전에 확인되지 않은 공격으로부터 보호하는 것에 관한 것이다.
특히, 통합된 표면에 근접할 필요가 있는 전술한 바와 같은 국부적인 전자기 부채널 또는 표적 레이저 결함 공격이 BGA 패키지에 대해 이용될 수 있음이 확인되었다.
이와 관련하여, 이러한 기술 모두의 경우 IC의 기판의 표적화는 박막화와 조합되므로 바람직하고, 신호 라우팅 및 전력 공급에 사용되는 IC 금속 층의 차폐 효과(전자기 또는 물리적) 없이 그 내부의 트랜지스터에 액세스가 가능하다.
플립 칩 패키지의 경우, 기판은 직접 이용 가능하다.
와이어 본드 BGA 패키지의 경우, 기판은 보호를 제공한다고 여겨졌다. 그러나, 이제는 전력 및 접지 연결부의 그룹화를 비롯하여 BGA 패키지 내에서 신호를 효율적으로 라우팅하는 종래의 접근법이 취약점을 유발한다는 사실을 인식하였다.
특히, 도 3에 나타낸 바와 같이 밀링 단계(30)를 사용하여 전력 도메인(접지 및 공급 전압) 라우팅의 많은 부분이 제거된 경우에도 기판의 넓은 영역에 액세스할 수 있다. 랜딩 존 영역을 통한 이러한 밀링 단계에 의해 제공된 개구에 의해 집적 회로의 기판의 큰 섹션에 액세스가 가능하다.
따라서, 본 출원은 종래의 통념을 부정하고 집적 회로의 적절한 작동을 위해 요구되고 그 파손이 집적 회로 칩을 작동 불가능하게 만드는 랜딩 존 영역에 보호 트랙을 제공하고자 의도적으로 추구하는 반직관적인 접근법을 제공한다. 적합하게는, 이러한 보호 트랙은 접지 또는 전력 트랙이 아니라, 대신 집적 회로에 또는 그로부터 신호를 제공하기 위한 신호 트랙이다.
따라서, 본 출원은 전력 또는 접지 이외의 임계 연결부가 집적 회로 아래의 패키지의 기판을 통해 라우팅되는 와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩을 제공한다.
보다 구체적으로, 제1 실시예에 따르면, 공격으로부터 칩을 보호하기 위해 청구범위 제1항에 따른 칩 및 청구범위 제10항에 따른 방법이 제공된다.
따라서, 제1 실시예는 제1 표면 및 제1 표면과 대향하는 제2 표면을 갖는 기판을 포함하는 칩을 제공한다. 집적 회로는 기판의 제1 표면의 랜딩 존에 장착되고, 랜딩 존은 기판의 랜딩 존 영역을 형성한다. 랜딩 존 영역을 둘러싸는 주변 영역에서 제1 표면에 복수의 접점이 적어도 제공된다. 복수의 와이어 본드는 집적 회로와 복수의 접점 사이에 전기적 연결부를 제공한다. 복수의 솔더 볼 연결부는 제2 표면의 주변 영역에 제공되고 복수의 연결 트랙은 제1 표면 상의 전기 접점을 제2 표면 상의 솔더 볼 연결부와 연결하기 위해 기판에 제공된다. 칩은 기판의 랜딩 존 영역을 통해 라우팅되는 적어도 하나의 보호 트랙을 추가적으로 포함하고, 칩은 적어도 하나의 보호 트랙의 변경이 집적 회로의 작동을 방지하도록 구성된다.
기판의 랜딩 존 영역에 전도성 재료의 층으로서 접지 평면이 제공될 수 있고, 적어도 하나의 보호 트랙은 접지 평면 층을 분할하는 격리 경로를 따를 수 있다.
유사하게, 기판의 랜딩 존 영역에 전도성 재료의 층으로서 전력 평면이 제공될 수 있고, 적어도 하나의 보호 트랙은 전력 평면을 분할하는 격리 경로를 따를 수 있다.
적어도 하나의 보호 트랙은 기판의 랜딩 존 영역에 위치된 적어도 하나의 솔더 볼에 전기적으로 연결될 수 있다.
적어도 하나의 보호 트랙은 집적 회로의 정확한 작동에 필요한 집적 회로에 전기적 연결부를 적절하게 제공한다.
적어도 하나의 보호 트랙은 보안 트랙일 수 있다. 이러한 보안 트랙은 결과적으로 보안 트랙의 무결성과의 간섭을 검출하도록 구성되는 보안 메커니즘의 일부를 형성할 수 있다.
이러한 보안 메커니즘은 보안 트랙의 제1 단부에 신호를 제공하기 위한 집적 회로 상의 신호 송신기; 및 신호의 변경을 검출하기 위해 보안 트랙의 타단에 연결된 검출 회로를 적절하게 더 포함할 수 있다. 검출 회로는 보안 트랙의 중단 또는 임피던스의 감쇠 또는 변동과 같은 트랙의 제2 단부에서 특성 신호의 변형을 검출할 수 있다.
적절하게, 보안 메커니즘은 적어도 하나의 대항 조치의 성능을 야기하기 위해 검출 회로에 반응하는 응답 회로를 더 포함할 수 있다. 적어도 하나의 대항 조치는 칩의 기능 전부 또는 일부를 재설정하거나 비활성화하는 것을 포함할 수 있다. 이러한 재설정은 집적 회로 상의 메모리 내용을 소거하는 것을 포함할 수 있다.
추가 실시예에서, 와이어 본드 패키징형 볼 그리드 어레이 칩을 변경으로부터 보호하기 위한 방법이 제공된다. 본 방법은 집적 회로용 랜딩 존을 갖는 제1 표면 및 제1 표면과 대향하는 제2 표면을 갖는 기판을 형성하는 단계로서, 랜딩 존은 기판의 랜딩 존 영역을 형성하고, 기판을 형성하는 단계는 주변 영역에서 제1 표면 주위에 복수의 접점을 제공하는 단계를 포함하고, 주변 영역은 랜딩 존 영역을 둘러싸는, 단계;
랜딩 존에 집적 회로를 장착하는 단계;
집적 회로와 복수의 접점 사이에 복수의 와이어 본드를 연결하는 단계; 및
제2 표면의 주변 영역에 복수의 솔더 볼 연결부를 제공하는 단계를 적절하게 포함하고, 기판을 형성하는 단계는 제1 표면 상의 전기 접점을 제2 표면 상의 솔더 볼 연결부와 연결하기 위해 기판에 복수의 전도성 트랙을 제공하는 단계를 포함한다.
기판을 형성하는 단계는 기판의 랜딩 존 영역을 통해 적어도 하나의 보호 트랙을 라우팅하는 단계를 적절하게 포함하고, 칩은 적어도 하나의 보호 트랙의 변경이 집적 회로의 작동을 방지하도록 구성된다.
본 방법은 접지 평면으로서 역할을 하도록 기판의 랜딩 존 영역에 전도성 재료의 층을 형성하는 단계를 포함할 수 있고, 적어도 하나의 트랙은 접지 평면을 분할하는 격리 경로를 따른다.
본 방법은 전력 평면으로서 역할을 하도록 기판의 랜딩 존 영역에 전도성 재료의 층을 제공하는 단계를 포함할 수 있고, 적어도 하나의 트랙은 전력 평면을 분할하는 격리 경로를 따른다.
본 방법은 랜딩 존 중 하나와 적어도 하나의 솔더 볼 사이에 적어도 하나의 전도성 트랙을 사용하여 전도성 경로를 형성하는 단계를 포함할 수 있고, 적어도 하나의 솔더 볼은 기판의 랜딩 존 영역에 위치된다.
적어도 하나의 보호 트랙은 집적 회로의 후속적인 정확한 작동에 필요한 집적 회로에 전기적 연결부를 제공할 수 있다.
적어도 하나의 보호 트랙은 보안 메커니즘의 일부를 형성하는 보안 트랙일 수 있다. 본 방법은 보안 트랙과의 임의의 간섭을 검출하기 위한 보안 메커니즘의 일부로서 집적 회로에 검출 회로를 제공하는 단계를 더 포함할 수 있다. 이 경우, 검출 회로는 응답 회로가 대항 조치를 활성화하도록 구성된다. 대항 조치는 칩의 기능 전부 또는 일부를 재설정하거나 비활성화하는 것을 포함할 수 있다.
이제 첨부 도면을 참조하여 본 출원을 설명할 것이다:
도 1은 당업계에 알려진 와이어 본드 BGA 패키지의 단면도이고;
도 2는 도 1에 일반적으로 도시된 유형의 패키지의 저면도이고;
도 3은 도 1의 패키지의 기판에 대한 잠재적 공격로의 예시이고;
도 4는 도 3에 도시된 수단에 의한 공격 기회를 감소시키기 위해 와이어 본드 BGA 패키지에 보호 조치가 제공될 수 있는 영역을 강조한 예시이고;
도 5는 전도성 평면이 분할될 수 있는 방법을 나타낸 예시적인 배열이고;
도 6은 전도성 평면의 분할을 나타낸 추가적인 예시적 배열이고;
도 7은 도 3에 도시된 수단에 의한 공격 기회를 감소시키기 위해 임계 신호에 대한 솔더 볼 연결부가 제공되는 추가적인 예시적 배열이고;
도 8은 도 4 내지 7의 배열에 이용될 수 있는 보안 메커니즘이다.
전술한 바와 같이, 공격에 대한 취약성은 와이어 본드 BGA 패키지에서 확인되었으며, 본 출원은 이러한 시도를 저지하기 위한 저렴한 방법을 제공한다.
도 4에 도시된 바와 같이, 본 출원은 집적 회로 다이 아래의 기판(8)의 영역(42)에서 보호 조치가 이용되는 와이어 본드 패키지형 볼 그리드 어레이인 BGA 칩(40)을 제공한다. 반복을 피하기 위해, 도 1의 종래 기술과 유사한 특징은 동일한 참조 번호를 이용한다.
보호 조치는 패키지를 위해 BGA 패키지의 생성 동안에, 보다 구체적으로 기판의 형성 동안 및 칩의 설계에서, 적용된다는 점을 이해할 것이다.
보호 조치는 다이에 액세스하기 위해 솔더 볼 측면으로부터 칩 패키지를 밀링 또는 이와 다른 방식으로 개방 동안 하나 이상의 보호 트랙의 물리적 파괴를 강제하는 것을 기반으로 한다.
전력 및 접지 연결부를 위해 상당한 중복이 제공되므로 다이 아래의 랜딩 존 영역의 큰 섹션을 전통적으로 개방하고, 이에 따라 다이 아래의 영역의 많은 부분이 집적 회로의 작동에 대하여 제한적인 영향으로 제거되어 공격으로 다이를 개방할 수 있다.
보다 구체적으로, BGA 와이어 본딩형 패키지는 통상적으로 가장 효율적인 핀아웃을 제공하도록 라우팅되며, 전원 및 접지 볼은 (칩 아래의) 패키지의 랜딩 존 영역 주위 및 그 내부에 배열된다. 또한, 이를 통해 열은 넓은 GND 평면으로 방출된다. 통상적으로, 이러한 전력 및 접지 평면은 PCB 층 사이의 다수 지점에서 재연결된다. 기능에 어떠한 영향도 미치지 않고 다이의 실리콘 아래에 넓은 영역이 개방될 수 있는 것은 다수의 연결부 및 넓은 영역이다.
본 출원은 취약한 랜딩 존 영역(42)을 통해 보호 연결부(보호 트랙)를 배치한다. 그러면, 기판은 칩의 정상적인 작동을 위해 제1 표면 상의 전기 접점에 솔더 볼을 연결하는 연결 트랙, 및 솔더 볼로부터 칩으로부터 또는 칩으로 신호를 전달하는 데 사용되지 않지만 랜딩 존 내로의 침입을 검출하는 데 사용되는 보호 트랙을 포함한다. 그러한 목적을 위해, 보호 트랙의 적어도 일부는 랜딩 존 내에 위치된다.
연결 트랙(트레이스라고도 알려짐)은 당업자에게 익숙할 것이다. 일반적으로, 트랙의 길이는 예를 들어 폭의 적어도 10배인 자릿수이다.
이러한 맥락에서, 보호 트랙은 랜딩 존 영역 외부의 지점에서 적절하게 시작된다. 보호 트랙은 기판의 표면에 평행하게 이어짐을 이해할 것이다. 이는 전통적으로 접지 평면을 아래의 솔더 볼에 연결하는 데 이용되는 비아와 같은 표면에 실질적으로 수직하게 이어지는 연결 트랙과 대조된다. 보호 트랙은 기판의 하나 이상의 층에 제공될 수 있다. 특정 구성에서, 보호 트랙은, 예를 들어 보안 트랙이고 집적 회로 상의 검출기에 대해 연결부가 이루어지는 경우에, 랜딩 존 영역 외부의 지점에서 끝날 것이다. 다른 구성에서, 보호 트랙은 랜딩 존 영역 내의 지점에서 종료될 것이고 외부 전기적 연결부는 솔더 볼 연결부를 통해 제2 비아에 대해 이루어질 것이다(후술됨).
하나 이상의 보호 트랙의 물리적 파괴 또는 이와의 간섭은 연결 및 이에 따른 칩의 기능을 비활성화할 수 있거나 또는 트랙이 보안 트랙인 경우에 IC의 보안 메커니즘에 의한 검출 및 동작을 가능하게 할 수 있다.
보안 메커니즘은 당업자에게 알려진 액티브 또는 패시브 차폐 기술(위에서 언급되고 아래에서 설명됨)을 이용할 수 있다.
전력 및/또는 접지 평면을 통해 실리콘 기판 바로 아래에 하나 이상의 임계 신호를 라우팅함으로써, 이러한 신호와 접지 및 전력 평면을 재연결하지 않고도 개방될 수 있는 영역을 제한한다.
랜딩 존 영역을 통해 라우팅되는 임계 신호가 더 많을 수록, 공격 중에 다수의 컷 신호를 재연결하는 것이 더 불가능하다는 것을 이해할 것이다.
랜딩 존 영역을 통해 라우팅되는 신호는 칩의 작동에 적절히 임계화되도록 선택된다.
제1 접근법에서, 임계 특성은 직접적일 수 있으며, 즉 랜딩 존 영역의 전도성 트랙을 따라 라우팅되는 신호가 집적 회로의 정상적인 기능(정확한 작동)을 위해 필요하다는 점이다. 일 예로서, in은 집적 회로로부터의 입력 또는 출력 신호 연결부일 수 있다. 신호 연결부는 전력 연결부와, 즉 접지 또는 공급 전압과, 구별된다는 점을 이해할 것이다.
제2 접근법에서, 임계 특성은 간접적이다. 이러한 접근법에서, 전도성 트랙은 보안 메커니즘의 일부를 형성하는 보안 트랙(또는 보호 트랙)이다. 보안 메커니즘은 집적 회로의 정상적인 작동에 필요하지 않으며, 일반적으로 보안 트랙의 무결성에 대한 공격을 검출할 때까지 집적 회로의 작동을 방해하지 않는다.
이러한 두 접근법은 상호 배타적이지 않다는 것을 이해할 것이다. 둘 모두 상이한 트랙을 사용하여 동시에 이용될 수 있다.
동시에, 접지 평면 또는 전력 평면과 동일한 층에 트랙을 제공함으로써, GND 및 전력 도메인은, 평면의 인접 영역이 분할되어 임계 회로/검출기 회로를 격리시키기 위해 더 많은 기회를 생성함에 따라, 적절하게 덜 상호 연결된다. 트랙이 GND 또는 전력 도메인과 다른 층에 제공되는 경우, 트랙은 개방될 이용 가능한 공간을 제한하여 공격에 이용 가능한 인접 영역을 줄인다.
도 4에 도시된 바와 같이, 집적 회로 다이(2)는 일반적으로 기판(8)의 상단에 위치되고 장착된다. 다이의 윤곽 또는 주변은 랜딩 존으로 지칭되는 영역을 형성하며, 이는 결과적으로 두 표면 사이에서 연장되고 랜딩 존의 영역에 의해 형성되는 기판(8)의 랜딩 존 영역을 형성한다. 와이어 본드(4)는 기판의 제1 표면 상의 접점(16)에 다이의 상단을 연결한다. 이러한 접점(16)은 랜딩 존 영역(22)을 둘러싸는 기판의 주변 영역에 배열된다. 솔더 볼 연결부(10)는 기판의 제2 측면에 제공된다.
비아(15)와 같은 관통 연결부가 제공되어 개별 솔더 볼 연결부를 상면 상의 관련 접점에 전기적으로 연결한다.
다이의 랜딩 존 영역을 통한 공격을 방해하기 위해, 적어도 하나의 전도성 트랙이 기판의 랜딩 존 영역(42)을 통해 라우팅된다. 적어도 하나의 트랙은 접지 또는 전력 평면의 일부를 형성하지 않는다. 전도성 트랙은 접지 또는 전력 평면 중 하나 또는 다른 평면과 동일 평면일 수 있다. 칩은 적어도 하나의 전도성 트랙의 변경이 회로의 작동을 방지하도록 구성된다.
격리되어 사용되거나 함께 조합될 수 있는 랜딩 존 영역을 통한 라우팅 임계 경로에 대한 몇 가지 잠재적인 접근법을 이제 도 5 내지 7을 참조하여 설명할 것이다.
도 5에, 기판의 랜딩 존 영역에 제공되는 접지 평면(52)이 도시되어 있다. 기판의 밑면의 솔더 볼(미도시)로부터 접지 평면으로의 열적 및 전기적 연결부 양자를 제공하는 복수의 써멀 비아(14)가 제공된다. 편의상, 다이의 위치에 의해 형성된 랜딩 존 영역을 지나 연장되는 평면의 영역은 도시되어 있지 않다. 실제로, 연결부는 랜딩 존 영역으로부터 와이어 본드가 다이에 대해 연결부를 만들 접촉 패드로 연장될 것이다. 일반적으로, 다이에 배열된 다수의 상이한 접지 및 전력 연결부가 있을 것이다.
따라서, 종래의 접근법에서, 랜딩 존 영역의 코너에 인접하고 그 외부에 있는 영역에서 전력 연결부를 갖는 랜딩 존 영역의 외부 측면을 따라 전도성 트랙에 대해 접지 연결부가 이루어질 수 있다.
접지 평면으로부터 격리되지만 이와 동일 평면에 있는 전도성 트랙(56)은 접지 평면을 통해 격리 경로를 따른다. 이러한 격리 경로는 접지 평면을 2개의 별도의 인접 영역(54a 및 54b)으로 분리한다. 전도성 트랙은 접촉 패드 및 와이어 본드를 통해 일측에 연결된다. 제1 접근법에서, 전도성 트랙은 액티브 또는 패시브 쉴드의 일부로서 이용되고, 제2 접촉 패드 및 와이어 본드를 통해 집적 회로에 연결되고, 보호 트랙의 임의의 변경을 모니터링하도록 구성되는 검출 회로의 일부를 형성한다.
제2 접근법에서, 전도성 트랙은 집적 회로 상의 필요 신호(임계 연결부)에 연결부를 제공하고, 전도성 트랙의 제2 단부는 비아를 통해 기판의 하단에서의 솔더 볼 연결부에 연결된다. 따라서, 임계 신호 연결부는 인터럽션이 집적 회로의 정확한 작동을 방해하는 랜딩 존 영역을 통해 라우팅된다.
동시에, 접지 평면을 2개의 별도의 접지 평면 영역(54a 및 54b)으로 분리하는 것은 다이의 기판에 액세스하기 위해 재료를 제거하는 범위를 다시 제한함을 이해할 것이다.
전도성 트랙의 수의 증가로 복잡성을 증가시키고 연결부를 우회하고 재확립할 필요성을 증가시킬 수 있음을 이해할 것이다. 따라서, 도 6에서, 접지 평면(62)은 2개의 별도의 전도성 트랙(66, 67)에 의해 4개의 별도의 인접 영역(64a, 64b, 64c, 64d)으로 분할되며, 이들 각각은 회로의 동작을 위한 임계 신호 중 하나 또는 다른 것일 수 있으며 또는 검출 회로에 연결된다. 접근법이 2개의 전도성 트랙으로 제한되지 않음을 이해할 것이다.
도 5 및 6이 접지 평면의 맥락에서 참조되었지만, 전력 평면에도 동일하게 적용될 수 있음을 이해할 것이다. 전력 평면의 경우, 써멀 비아가 전통적으로 접지 연결부이기 때문에 써멀 비아는 평면으로부터 격리될 가능성이 있다.
취약한 영역을 보호하기 위한 추가 접근법이, 와이어 본드 연결부(74)가 기판의 상면 상의 전도성 패드(70)에 대해 이루어지는, 도 7에 도시되어 있다. 종래에서와 같이, 전도성 패드(70)는 다이의 랜딩 존 영역을 둘러싸는 주변 영역에 위치된다. 전도성 패드는 집적 회로에 대한 접지 또는 전력 연결부가 아닌 신호 연결부를 위한 것이다.
전도성 패드는 전도성 트랙(72)에 의해 다이의 랜딩 존 영역 내로 연결되며, 이 경우 비아(78)는 기판의 밑면에 연결부를 제공하여 결과적으로 전기적 연결부는 솔더 볼(80)에 대해 이루어진다. 솔더 볼(80)은 다이의 바로 아래 기판의 랜딩 존 영역에 제공된다. 전도성 트랙은 접지 평면, 전력 평면과 동일 평면에 있는 층에 위치될 수 있거나 또는 중간 층에 위치될 수 있음을 이해할 것이다. 마찬가지로, 접촉 패드와 솔더 볼 사이의 전도성 경로는 기판의 상이한 층에 추가 비아 또는 트랙을 포함할 수 있다.
전력 또는 접지 연결부 이외의 임계 신호를 위해 다이 아래의 중앙에 하나 이상의 솔더 볼 연결부를 위치시킴으로써, 확인된 취약 영역을 통한 공격에 대한 칩의 취약성을 상당히 감소시킨다. 이러한 접근법은 주변 영역에 대해 모든 신호 연결부를 배열하는 접근법인 와이어 본드 BGA 패키지의 설계와 완전히 반직관적이게 실행된다는 점을 이해할 것이다.
도 7의 기술이 도 5 및 6의 기술과 쉽게 조합될 수 있음을 이해할 것이다.
이제 전도성 트랙이 보안 트랙인 특성을 보다 자세히 설명할 것이다. 이러한 접근법에서, 전도성 트랙의 임계 특성은 간접적이다.
보안 트랙 그 자체에 대한 간섭은 집적 회로의 정상적인 작동을 방해하지 않는다.
대신, 도 7에 도시된 바와 같이, 보안 트랙(86)은 보안 트랙의 중단에 반응하는 보안 메커니즘(82)의 일부를 형성한다. 보안 메커니즘은 보안 트랙과 집적 회로(2) 사이의 보안 트랙 및 연결부, 및 보안 트랙의 무결성에 대한 공격을 모니터링하는 집적 회로 내의 회로(87, 88, 89)를 포함한다. 보안 메커니즘(82)은 일반적으로 보안 트랙(86)의 무결성에 대한 공격을 검출할 때까지 집적 회로(2)의 작동을 방해하지 않는다.
도 8에서, 보안 메커니즘(82)은 보안 트랙(86)을 따라 신호를 지향시키기 위해 송신기(87)를 이용한다. 이러한 신호는 전압, 전류, 또는 클럭 또는 디지털 비트 스트림과 같은 동적 신호일 수 있다. 마찬가지로, DC 또는 AC 전압 또는 전류일 수 있다. 검출 회로(88)는 송신기에 대한 보안 트랙의 대향 단부에서 신호의 임의의 변화를 모니터링한다. 검출 회로에 의한 신호의 변화 검출은 칩의 정상적인 작동을 방지하는 응답 회로(89)에 의한 대항 조치를 발생시킬 것이다. 대항 조치는 칩의 기능 전부 또는 일부를 재설정하거나 비활성화하는 것을 포함할 수 있다. 이러한 대항 조치는 집적 회로의 기능을 비활성화하거나 또는 집적 회로 상의 메모리 내용을 소거하거나 또는 둘 모두를 포함할 수 있다.
보안 트랙은, 예를 들어 트랙, 비아 및 와이어 본드의 조합을 사용하여, 집적 회로의 적어도 2개의 단자에 전기적으로 연결되는 전도성 트랙으로 간주될 수 있다. 이를 통해 보안 트랙의 일단에서 제1 단자 및 결과적으로 보안 메커니즘의 송신기로의 제1 연결부가 가능하게 된다. 제2 단자에 대한 연결부는 보안 트랙의 대향 단부에서 제공된다. 결과적으로 제2 단자는 보안 메커니즘의 검출기에 대한 연결부를 제공한다.
보안 메커니즘은 패시브 쉴드 또는 액티브 쉴드일 수 있다. 양자의 경우에, 신호는 신호 송신기에 의해 전도성 트랙의 제1 단부에 제공되고 검출 회로는 전도성 트랙의 대향 단부를 모니터링하는 데 이용된다.
패시브 쉴드의 경우, 송신기와 검출 회로는 전도성 트랙의 임피던스 변화의 검출이 가능하도록 구성될 수 있다. 이러한 변화는 예를 들어 커패시턴스 또는 저항으로 측정될 수 있다. 패시브 쉴드는 통상적으로 송신기와 검출기에 아날로그 회로를 이용한다.
액티브 차폐에서, 비트 시퀀스(통상적으로 랜덤)는 전도성 트랙의 시작 시에 주입되고, 이어서 검출 회로에 의해 타단에서 검사되어 비트 시퀀스가 보안 트랙을 따라 이동한 후 변경되지 않고 도착하는지 여부를 확인한다.
패시브 또는 액티브 쉴드로서 보안 메커니즘을 구현하기 위해 유리하게 선택될 수 있는 여러 다양한 기술이 이용 가능하다는 점을 이해할 것이다.
본원에서 사용되는 경우 포함/포함하는 단어는 언급된 특징, 정수, 단계 또는 구성요소의 존재를 지정하기 위한 것이지만 하나 이상의 다른 특징, 정수, 단계, 구성요소 또는 그 그룹의 존재 또는 추가를 배제하지 않는다.

Claims (15)

  1. 칩으로서,
    제1 표면 및 상기 제1 표면과 대향하는 제2 표면을 갖는 기판;
    상기 기판의 제1 표면 상의 랜딩 존에 장착되는 집적 회로로서, 상기 랜딩 존은 상기 기판의 주변 영역에 의해 둘러싸인 상기 기판의 랜딩 존 영역을 형성하는, 집적 회로;
    상기 주변 영역에서 상기 제1 표면 주위에 제공된 복수의 접점;
    상기 집적 회로와 상기 복수의 접점 사이에 전기적 연결부를 제공하는 복수의 와이어 본드;
    상기 제2 표면 상의 주변 영역에 제공된 복수의 솔더 볼 연결부; 및
    상기 제1 표면 상의 전기 접점을 상기 제2 표면 상의 솔더 볼 연결부와 연결하기 위해 상기 기판에 제공된 복수의 연결부를 포함하고,
    상기 기판은 상기 기판의 랜딩 존 영역을 통해 라우팅되는 적어도 하나의 전도성 트랙을 포함하고, 상기 칩은 상기 적어도 하나의 전도성 트랙의 변경이 상기 집적 회로의 작동을 방지하도록 구성되는, 칩.
  2. 제1항에 있어서, 상기 기판의 영역에 전도성 재료의 층으로서 접지 평면이 제공되고, 상기 적어도 하나의 트랙은 상기 접지 평면을 분할하는 격리 경로를 따르는, 칩.
  3. 제1항에 있어서, 상기 기판의 랜딩 존 영역에 전도성 재료의 층으로서 전력 평면이 제공되고, 상기 적어도 하나의 트랙은 상기 전력 평면을 분할하는 격리 경로를 따르는, 칩.
  4. 제1항에 있어서, 상기 적어도 하나의 전도성 트랙은 적어도 하나의 솔더 볼에 전기적으로 연결되고, 상기 적어도 하나의 솔더 볼은 상기 기판의 랜딩 존 영역에 위치되는, 칩.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 적어도 하나의 전도성 트랙은 상기 집적 회로의 정상적인 작동에 필요한 상기 집적 회로에 전기적 연결부를 제공하는, 칩.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 적어도 하나의 전도성 트랙은 보안 메커니즘의 일부를 형성하는 보안 트랙이고, 상기 보안 메커니즘은 상기 보안 트랙의 무결성과의 간섭을 검출하고 이에 따라 적어도 하나의 대항 조치를 활성화하도록 구성되는, 칩.
  7. 제6항에 있어서, 상기 보안 메커니즘은 상기 보안 트랙의 제1 단부에 신호를 제공하기 위한 상기 집적 회로 상의 신호 송신기; 및상기 신호의 변경을 검출하기 위해 상기 보안 트랙의 타단에 연결된 검출 회로를 포함하는, 칩.
  8. 제7항에 있어서, 상기 보안 메커니즘은 상기 적어도 하나의 대항 조치의 성능을 야기하기 위해 상기 검출 회로에 반응하는 응답 회로를 더 포함하고, 상기 적어도 하나의 대항 조치는 상기 칩의 기능 전부 또는 일부를 재설정 또는 비활성화하는 것을 포함하는, 칩.
  9. 와이어 본드 패키징형 볼 그리드 어레이 칩을 변경으로부터 보호하기 위한 방법으로서,
    집적 회로용 랜딩 존을 갖는 제1 표면 및 상기 제1 표면과 대향하는 제2 표면을 갖는 기판을 형성하는 단계로서, 상기 랜딩 존은 상기 기판의 랜딩 존 영역을 형성하고, 상기 기판을 형성하는 단계는 주변 영역에서 상기 제1 표면 주위에 복수의 접점을 제공하는 단계를 포함하고, 상기 주변 영역은 상기 랜딩 존 영역을 둘러싸는, 단계;
    상기 랜딩 존에 상기 집적 회로를 장착하는 단계;
    상기 집적 회로와 상기 복수의 접점 사이에 복수의 와이어 본드를 연결하는 단계; 및
    상기 제2 표면의 주변 영역에 복수의 솔더 볼 연결부를 제공하는 단계를 포함하고,
    상기 기판을 형성하는 단계는 상기 제1 표면 상의 전기 접점을 상기 제2 표면 상의 솔더 볼 연결부와 연결하기 위해 상기 기판에 복수의 연결부를 제공하는 단계를 포함하고;
    상기 기판을 형성하는 단계는 상기 기판의 랜딩 존 영역을 통해 적어도 하나의 전도성 트랙을 라우팅하는 단계를 포함하고, 상기 칩은 상기 적어도 하나의 전도성 트랙의 변경이 상기 집적 회로의 작동을 방지하도록 구성되는, 와이어 본드 패키징형 볼 그리드 어레이 칩을 변경으로부터 보호하기 위한 방법.
  10. 제9항에 있어서, 상기 방법은 접지 평면으로서 역할을 하도록 상기 기판의 랜딩 존 영역에 전도성 재료의 층을 형성하는 단계를 포함하고, 상기 적어도 하나의 트랙은 상기 접지 평면을 분할하는 격리 경로를 따르는, 방법.
  11. 제10항에 있어서, 전력 평면으로서 역할을 하도록 상기 기판의 랜딩 존 영역에 전도성 재료의 층을 제공하는 단계를 더 포함하고, 상기 적어도 하나의 트랙은 상기 전력 평면을 분할하는 격리 경로를 따르는, 방법.
  12. 제10항에 있어서, 상기 제1 표면의 접점 중 하나와 상기 적어도 하나의 솔더 볼 사이에 상기 적어도 하나의 전도성 트랙을 사용하여 전도성 경로를 형성하는 단계를 더 포함하고, 상기 적어도 하나의 솔더 볼은 상기 기판의 랜딩 존 영역에 위치되는, 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 적어도 하나의 트랙은 상기 집적 회로의 후속적인 정확한 작동에 필요한 상기 집적 회로에 전기적 연결부를 제공하는, 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 적어도 하나의 전도성 트랙은 보안 트랙이고, 상기 방법은 상기 보안 트랙을 포함하는 보안 메커니즘을 제공하는 단계를 더 포함하고, 상기 보안 메커니즘은 상기 보안 트랙의 무결성과의 간섭을 검출하고 이에 따라 적어도 하나의 대항 조치를 활성화하도록 구성되는, 방법.
  15. 제14항에 있어서, 상기 보안 메커니즘에 의해 상기 보안 트랙의 제1 단부에 신호를 제공하는 단계; 및
    상기 보안 트랙의 제2 단부에서 신호의 변경을 검출하고 변경의 검출에 따라 상기 적어도 하나의 대항 조치의 성능을 야기하는 단계를 더 포함하고, 상기 적어도 하나의 대항 조치는 상기 칩의 기능 전부 또는 일부를 재설정 또는 비활성화하는 것을 포함하는, 방법.
KR1020217012834A 2018-10-26 2019-10-17 와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호 KR20210083272A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP18202853.0A EP3644351A1 (en) 2018-10-26 2018-10-26 Protection of wire-bond ball grid array packaged integrated circuit chips
EP18202853.0 2018-10-26
PCT/EP2019/078247 WO2020083745A1 (en) 2018-10-26 2019-10-17 Protection of wire-bond ball grid array packaged integrated circuit chips

Publications (1)

Publication Number Publication Date
KR20210083272A true KR20210083272A (ko) 2021-07-06

Family

ID=64082885

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217012834A KR20210083272A (ko) 2018-10-26 2019-10-17 와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호

Country Status (7)

Country Link
US (1) US20210358837A1 (ko)
EP (2) EP3644351A1 (ko)
JP (1) JP7407811B2 (ko)
KR (1) KR20210083272A (ko)
CN (1) CN112913004A (ko)
SG (1) SG11202102932SA (ko)
WO (1) WO2020083745A1 (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
KR100849182B1 (ko) * 2007-01-22 2008-07-30 삼성전자주식회사 반도체 카드 패키지 및 그 제조방법
US7923830B2 (en) * 2007-04-13 2011-04-12 Maxim Integrated Products, Inc. Package-on-package secure module having anti-tamper mesh in the substrate of the upper package
US7868441B2 (en) * 2007-04-13 2011-01-11 Maxim Integrated Products, Inc. Package on-package secure module having BGA mesh cap
KR101564070B1 (ko) * 2009-05-01 2015-10-29 삼성전자주식회사 인쇄 회로 기판 및 이를 이용한 반도체 패키지
US8910310B2 (en) * 2012-05-17 2014-12-09 Silicon Motion, Inc. Embedded flash memory card and electronic device using the same, and engineering board for embedded flash memory card
JP6237982B2 (ja) * 2013-04-23 2017-11-29 セイコーエプソン株式会社 物理量センサー、電子機器及び移動体
JP6905473B2 (ja) * 2015-05-13 2021-07-21 ナグラビジョン エス アー 物理的及び／又は電気的変化に対する集積回路チップ保護

Also Published As

Publication number Publication date
CN112913004A (zh) 2021-06-04
EP3644351A1 (en) 2020-04-29
SG11202102932SA (en) 2021-04-29
JP2022505555A (ja) 2022-01-14
US20210358837A1 (en) 2021-11-18
EP3871252A1 (en) 2021-09-01
JP7407811B2 (ja) 2024-01-04
WO2020083745A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
KR102163707B1 (ko) 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법
CN105374758B (zh) 检测并阻止对安全系统的背面攻击
CN100501992C (zh) 用于针对加密应用实现安全多芯片模块的方法和结构
JP6635276B2 (ja) 攻撃検知機能を備える電子装置、その設計方法及びその製造方法
US20120199948A1 (en) Semiconductor chip comprising protection means against a physical attack
US20180102643A1 (en) Integrated circuit chip protection against physical and/or electrical alterations
KR101004684B1 (ko) 적층형 반도체 패키지
US10770410B2 (en) Circuit alteration detection in integrated circuits
KR20210083272A (ko) 와이어 본드 볼 그리드 어레이 패키지형 집적 회로 칩의 보호
JPH06291257A (ja) 過電圧保護回路
US6426531B1 (en) Semiconductor integrated circuit device and a method of assembly thereof
US10473709B2 (en) Integrated circuit chip stack
US4959708A (en) MOS integrated circuit with vertical shield
KR100382250B1 (ko) 표면이 커버링된 반도체칩
EP3937055A1 (en) Integrated circuit device with protection against malicious attacks
JP7495551B2 (ja) 半導体装置
JP7290846B2 (ja) 半導体装置
US11894315B2 (en) Electronic system in package comprising protected side faces
US10770411B2 (en) Device comprising a stack of electronic chips
KR100691488B1 (ko) 반도체 패키지
Jacob How could device security against unauthorized internal chip access be married with design for testability?
MXPA99007633A (es) Chip semiconductor con cubierta de superficie

Legal Events

Date Code Title Description
E902 Notification of reason for refusal