CN112913004A - 引线键合球栅阵列封装的集成电路芯片的保护 - Google Patents

引线键合球栅阵列封装的集成电路芯片的保护 Download PDF

Info

Publication number
CN112913004A
CN112913004A CN201980069250.1A CN201980069250A CN112913004A CN 112913004 A CN112913004 A CN 112913004A CN 201980069250 A CN201980069250 A CN 201980069250A CN 112913004 A CN112913004 A CN 112913004A
Authority
CN
China
Prior art keywords
substrate
integrated circuit
track
chip
safety
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980069250.1A
Other languages
English (en)
Inventor
帕斯卡尔·奥布里
安德鲁·麦克劳奇兰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nagravision SARL
Original Assignee
Nagravision SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nagravision SA filed Critical Nagravision SA
Publication of CN112913004A publication Critical patent/CN112913004A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

本申请是针对保护封装在引线键合球栅阵列形式的封装中的集成电路，并且特别是针对防止穿过所述集成电路正下方的所述封装的衬底的攻击。

Description

引线键合球栅阵列封装的集成电路芯片的保护
技术领域
本发明涉及一种防止物理和/或电改变的集成电路芯片，并且更具体地涉及保护封装在引线键合球栅阵列形式的封装中的集成电路。
背景技术
集成电路(IC)芯片经常受到物理攻击，如实时硬件分析，目的是获得有关芯片内部功能的知识，从而影响芯片的运行。
在这类攻击期间，保护芯片免受机械损坏的塑料外壳可在其顶面上打开，以露出覆盖电子电路的钝化层。
钝化层可通过使用机械抛光机或化学手段的蚀刻方法来选择性地去除，以允许接近信号线。
实时硬件分析技术可在集成电路芯片的操作期间对其执行分析，而旨在进行分析和重构芯片操作的其它技术(如反向工程)通常会导致芯片损坏。
还使用故障注入开发了攻击技术。在故障注入中，可使用局部能量源，例如激光，来改变集成电路的行为。
类似地，已知攻击技术，其允许使用精确的探针来执行局部侧信道分析，以测量来自集成电路内部的电磁辐射。
这些技术或它们的组合可用于提取存储在集成电路芯片内的秘密。
对集成电路芯片的分析通常是不可取的。如果可能的话，应防止进行实时硬件分析，特别是在安全电路(如微处理器，包含电子钱包功能等)的情况下。实际上，已存在各种方法来使这类分析更加困难。
可通过所谓的有源或无源屏蔽来防止芯片的全部或部分受到物理攻击。
无源屏蔽包括连接至被配置为执行模拟完整性测量以检测例如切断、短路或电容性负载变化的电路的金属平面或轨道。在有源屏蔽中，可存在多个轨道，其中随机位序列被注入并检查从轨道一端到另一端的一致性。
集成电路芯片以各种不同的封装类型提供，其允许经由提供在封装外部的电连接部从集成电路芯片到外部世界的连接部。这些连接部例如可为销、焊盘或焊料球。
一种已知类型的封装是球栅阵列(BGA)的封装。在BGA中，在封装的一个表面上提供多个焊料球，以提供从集成电路芯片到外部世界的连接部。
为简单起见，以下将具有焊料球的封装的表面称为封装的底表面。
在BGA封装内部与集成电路进行连接。根据连接方式的不同，BGA封装被视为引线键合BGA或倒装芯片BGA。
本申请针对引线键合BGA封装。从图1的示例性横截面中可看出，在引线键合BGA封装1中，集成电路2安装在衬底8上。
集成电路设置在着陆区22上，所述着陆区是集成电路表面上的区域。由着陆区的轮廓限定的衬底的区域可被称为着陆区区域。着陆区区域典型地但并非总是衬底的着陆区区域。着陆区可具有金属基座焊盘12，可使用粘合剂将集成电路安装到所述金属基座焊盘上。金属基座焊盘可形成接地平面的一部分，或者可有单独的层在着陆区区域中提供接地平面。
焊料球连接部10设置在封装的底表面上，以从封装进行外部连接。引线键合4将集成电路连接至衬底顶表面上的焊盘16。焊盘16布置在衬底的围绕着陆区区域的外围区域中。焊盘依次通过轨道和互连件15连接至下侧上的轨道，所述轨道又通过单独的焊料球连接至焊盘。从图2中可看出，提供信号连接的焊料球(与相应的轨道、互连件和焊盘一样)优选地定位在围绕衬底的着陆区区域22的外围区域28中，在所述区域中，管芯被定位。
为了便于更复杂和更密集的连接，衬底可具有多个层18(示出为虚线)，这些层提供轨道以便于顶表面上的引线键合和下面的焊料球之间的连接。
常规地，集成电路设置有塑料模制外壳6以提供机械保护。为了帮助来自集成电路的热传递，可提供热通孔14以通过衬底传递热。这些热通孔还可在接地平面和衬底的下侧之间提供电连接部。这些热通孔通常定位在着陆区周围，以便确保热量从位于管芯下面的金属焊盘12传递。
在一些配置中，在集成电路下面的衬底的着陆区区域22中没有设置焊料球。在其它配置中，焊料球设置在着陆区区域中。在着陆区区域提供焊料球的地方，它们通常是接地连接部。同时，电源连接部可从着陆区区域的角落延伸到一起，并且可共同连接至电源平面。
金属基座焊盘可为接地平面，或者在金属基座焊盘12下方可有单独的接地平面。类似地，可在衬底的其它层上提供一个或多个电源平面。应理解，接地或电源平面通常是在一层中基本上连续的导电材料的区域，所述区域延伸到覆盖着陆区区域。接地或电源平面通常是可取的，以改善功率传递并减少如噪声等问题。
本申请旨在提高被封装为引线键合BGA的集成电路芯片的安全性。
发明内容
本申请针对防止先前尚未被确定为可能的攻击。
特别地，已确定，可针对BGA封装采用如上所述的局部电磁侧信道或目标激光故障攻击，这些攻击需要紧密靠近集成表面。
在这方面，对于这两种针对IC衬底的技术均是优选的，因为与减薄相结合，它允许在没有用于路由信号和供电的IC金属层的屏蔽效应(电磁或物理)的情况下接近其内的晶体管。
在倒装芯片封装的情况下，可直接使用衬底。
在引线键合BGA封装的情况下，据信衬底可提供保护。但是，现在已意识到，在BGA封装内有效路由信号的常规方法(包含电源和接地连接部的分组)引入了一个漏洞。
特别是，即使在使用图3所示的铣削步骤30去除了大部分电源域(接地和电源电压)路由的情况下，也可使衬底的大面积区域保持可接近。通过这类铣削步骤所提供的穿过着陆区区域的开口允许接近集成电路的衬底的大截面。
因此，本申请提供了一种反直观的方法，所述方法否定了常规观点，并且有意寻求在着陆区区域中提供保护轨道，这是集成电路正确操作所必需的，并且其断开将使集成电路芯片不可操作。适当地，这些保护轨道不是接地轨道也不是电源轨道，而是用于向集成电路提供信号或从集成电路提供信号的信号轨道。
因此，本申请提供了一种引线键合球栅阵列封装的集成电路芯片，其中除了电源或接地以外的关键连接部被路由穿过集成电路下方的封装的衬底。
更具体地，根据第一实施例，提供根据权利要求1的芯片以及根据权利要求10的用于保护芯片免受攻击的方法。
因此，第一实施例提供一种芯片，所述芯片包括具有第一表面和与该第一表面相对的第二表面的衬底。集成电路被安装在衬底的第一表面的着陆区上，所述着陆区限定衬底的着陆区区域。多个触点至少设置在围绕着着陆区区域的外围区域的第一表面上。多个引线键合提供集成电路与多个触点之间的电连接部。多个焊料球连接部设置在第二表面的外围区域中，多个连接轨道设置在衬底中，用于将第一表面上的电触点与第二表面上的焊料球连接部连接。芯片还包括路由穿过衬底的着陆区区域的至少一个保护轨道，其中芯片被配置为使得至少一个保护轨道中的改变阻止集成电路的操作。
可在衬底的着陆区区域中设置有作为导电材料层的接地平面，并且至少一个保护轨道可沿着分隔接地平面层的隔离路径。
类似地，可在衬底的着陆区区域中设置有作为导电材料层的电源平面，并且至少一个保护轨道可沿着分隔电源平面的隔离路径。
至少一个保护轨道可电连接至位于衬底的着陆区区域中的至少一个焊料球。
至少一个保护轨道适当地提供到集成电路的电连接部，这是集成电路正确操作所必需的。
至少一个保护轨道可为安全轨道。安全轨道又可形成安全机构的一部分，所述安全机构被配置为检测对安全轨道的完整性的干扰。
这类安全机构适当地还包括在集成电路上的信号发射器，用于向安全轨道的第一端提供信号；以及连接至安全轨道的第二端的检测电路，用于检测对信号的改变。检测电路可检测到安全轨道的中断或在轨道的第二端处的特性信号的修改，如衰减或阻抗变化。
适当地，安全机构还可包括响应于检测电路的响应电路，用于引起至少一种反措施的执行。至少一种反措施可包括重置或禁用芯片的功能性的全部或部分。重置可包含擦除集成电路上的存储器的内容。
在另一个实施例中，提供了一种用于保护引线键合封装的球栅阵列芯片免于改变的方法。所述方法适当地包括以下步骤：形成具有第一表面和与第一表面相对的第二表面的衬底，所述第一表面具有用于集成电路的着陆区区域，所述着陆区区域限定所述衬底的着陆区区域，所述衬底的形成包含在外围区域中围绕第一表面提供多个触点，外围区域围绕着陆区区域。
将集成电路安装在着陆区上；
在集成电路和多个触点之间连接多个引线键合；
在第二表面的外围区域上提供多个焊料球连接部，并且其中形成衬底的步骤包含在衬底中提供多个导电轨道，用于将第一表面上的电触点与第二表面上的焊料球连接部连接。
衬底的形成适当地包括使至少一个保护轨道路由穿过衬底的着陆区区域，其中芯片被配置为使得至少一个保护轨道中的改变阻止集成电路的操作。
所述方法可包括在衬底的着陆区区域中形成导电材料层以充当接地平面的步骤，其中至少一个轨道沿着分隔接地平面的隔离路径。
所述方法可包括在衬底的着陆区区域中提供导电材料层以充当电源平面，并且至少一个轨道沿着分隔电源平面的隔离路径。
所述方法可包括使用着陆区中的一个与至少一个焊料球之间的至少一个导电轨道来形成导电路径的步骤，其中至少一个焊料球位于衬底的着陆区区域中。
至少一个保护轨道可提供到集成电路的电连接部，所述电连接部是集成电路的后续正确操作所必需的。
至少一个保护轨道可为形成安全机构的一部分的安全轨道。所述方法还可包括在集成电路中提供检测电路作为安全机构的一部分，用于检测对安全轨道的任何干扰。在这种情况下，检测电路被配置为使响应电路启用反措施。反措施可包括重置或禁用芯片的功能性的全部或部分。
附图说明
现在将参考附图描述本申请，在附图中：
图1是本领域已知的引线键合BGA封装的横截面图；
图2是图1所示类型的封装的底视图；
图3是对图1的封装的衬底的潜在攻击路径的图示；
图4是突出显示一个区域的图示，在所述区域中，可在引线键合BGA封装中提供保护措施，以减少通过图3中所示的手段进行攻击的机会；
图5是示出如何分隔导电平面的示例性布置；
图6是示出导电平面的分隔的另一示例性布置；
图7是另一示例性布置，其中提供了到关键信号的焊料球连接部，以减少通过图3所示的手段进行攻击的机会；以及
图8是可与图4至7的布置一起使用的安全机构。
具体实施方式
如上所述，已在引线键合BGA封装中确定了攻击的漏洞，并且本申请提供了一种廉价的方法来挫败这类尝试。
如图4所示，本申请提供了一种引线键合封装的球栅阵列BGA芯片40，其中在集成电路管芯下方的衬底8的区域42中采用了保护措施。为了避免重复，与图1的现有技术的特征一样，使用相同的附图标记。
应理解，保护措施在创建封装的BGA封装期间，更特别地在衬底形成期间以及芯片的设计期间应用。
这些保护措施的基础是，在打开期间，通过从焊料球一侧铣削或以其它方式处理芯片的封装而迫使物理破坏一个或多个保护轨道，以获得接近管芯的机会。
常规地，由于为电源和接地连接部提供了很大的冗余，因此可在对集成电路的操作影响有限的情况下，将管芯下的大段着陆区区域打开，且因此可去除管芯下的区域的大部分，从而打开管芯以进行攻击。
更具体地，典型地将BGA引线键合的封装路由，以提供最有效的引脚布局，电源和接地球布置在封装的着陆区区域周围和内部(芯片下方)。这也允许热量散布到大的GND平面中。典型地，这些电源和接地平面在PCB层之间的多个点处重新连接。正是大面积和多个连接部，允许在不影响功能性的情况下，在管芯的硅下方打开大面积的区域。
本申请通过易受攻击的着陆区区域42放置保护连接部(保护轨道)。然后，衬底将包括用于芯片的正常操作的连接轨道以及将焊料球连接至第一表面上的电触点以及保护轨道，所述保护轨道不用于传送来自焊料球的信号或从焊料球向芯片传送信号，而是用于检测侵入到着陆区的情况。为此，保护轨道的至少一部分位于着陆区内。
连接轨道(也称为轨道)是本领域技术人员所熟悉的。一般而言，轨道的长度是其宽度的数量级，例如至少十倍。
在这种情况下，保护轨道适当地始于着陆区区域之外的点。应理解，保护轨道平行于衬底的表面延伸。这与基本上垂直于表面延伸的连接轨道形成对比，如常规地用于将接地平面连接至下方的焊料球的通孔。保护轨道可设置在衬底的一层或多层中。在某些配置中，保护轨道将终止于着陆区区域之外的一点处，例如在此处它是安全轨道并与集成电路上的检测器建立连接部。在其它配置中，保护轨道将终止于着陆区区域之内的一点处，并且将经由焊料球连接部与第二建立外部电连接部(如下所述)。
对一个或多个保护轨道的物理破坏或干扰可禁用连接性且因此芯片的功能或者轨道为安全轨道的情况下允许IC的安全机构进行检测和采取措施。
安全机构可采用本领域技术人员已知的有源或无源屏蔽技术(上文提及且下文描述)。
通过直接通过电源和/或接地平面在硅衬底下面路由一个或关键信号，这限制了可打开的区域，而不必重新连接这些信号以及接地和电源层平面。
应理解，穿过着陆区区域的关键信号越多，在攻击期间重新连接多个切断信号越不可行。
通过着陆区区域路由的信号被选择为对芯片的操作具有适当的关键性。
在第一种方法中，关键性质可为直接的，即，沿着陆区区域中的导电轨道路由的信号对于集成电路的正常功能(正确操作)是必需的。作为示例，in可为来自集成电路的输入或输出信号连接部。应理解，信号连接部不同于电源连接部，即接地或电源电压。
在第二种方法中，关键性质是间接的。在这种方法中，导电轨道是形成安全机构一部分的安全轨道(或保护轨道)。安全机构对于集成电路的正常操作不是必需的，并且除非并且直到它检测到对安全轨道的完整性的攻击，否则安全机构通常不会干扰集成电路的操作。
应理解，这两种方法不是互相排斥的。两者均可使用不同的轨道同时采用。
同时，通过在与接地平面或电源平面相同的层中提供轨道，GND和电源域的互连性适当降低，因为平面的连续区域可被分割，从而创造更多机会来隔离关键电路/检测器电路。在与GND或电源域不同的层中提供轨道的情况下，轨道仍会通过限制可打开的空间来减少可用于攻击的连续区域。
如图4所示，集成电路管芯2通常定位并安装在衬底8的顶部上。管芯的轮廓或周界限定了被称为着陆区的区域，所述区域协调地限定了衬底8的着陆区区域，所述着陆区区域在两个表面之间延伸并由着陆区的面积限定。引线键合4将管芯的顶部连接至衬底的第一表面上的触点16。这些触点16布置在衬底的围绕着陆区区域22的外围区域中。焊料球连接部10设置在衬底的第二侧上。
提供贯通连接，例如通孔15，以将各个焊料球连接电连接至顶表面上的相关触点。
为了阻止通过管芯的着陆区的攻击，至少一个导电轨道被路由穿过衬底的着陆区42。至少一个轨道不形成接地或电源平面的一部分。导电轨道可与接地或电源平面中的一个或另一个共面。芯片被配置为使得在至少一个导电轨道中的改变阻止电路的操作。
现在将参考图5至7描述通过着陆区区域路由关键路径的几种潜在方法，这些方法可单独使用或组合在一起。
在图5中，示出了设置在衬底的着陆区区域中的接地平面52。提供了多个热通孔14，其提供从衬底的下侧上的焊料球(未示出)到接地平面的热连接部和电连接部。为了方便起见，未示出延伸超出由管芯的位置限定的着陆区区域的平面的区域。实际上，连接部将从着陆区区域延伸到接触焊盘，引线键合将在这些接触焊盘上建立与管芯的连接部。一般而言，将有多个不同的接地和电源连接部布置到管芯。
因此，在常规方法中，可沿着陆区区域的外侧与导电轨道建立接地连接部，并且在着陆区区域的拐角附近并在其外部的区域中具有电源连接部。
与接地平面绝缘但与接地平面共面的导电轨道56沿穿过接地平面的隔离路径。隔离路径将接地平面分成两个单独的连续区域54a和54b。导电轨道通过接触焊盘连接并在一侧上进行引线键合。在第一种方法中，导电轨道被用作有源或无源屏蔽的一部分，并且通过第二接触焊盘连接并引线键合到集成电路，并形成检测电路的一部分，所述检测电路被配置为监测保护轨道中的任何改变。
在第二种方法中，导电轨道提供到集成电路上所需信号的连接部(关键连接部)，并且导电轨道的第二端借助于通孔连接至衬底底部处的焊料球连接部。因此，关键信号连接被路由穿过着陆区区域，所述着陆区区域的中断阻止了集成电路的正确操作。
同时，应理解，将接地平面分成两个单独的接地平面区域54a和54b再次限制了去除材料以接近管芯的衬底的范围。
应理解，可增加导电轨道的数量以增加旁路和重新建立连接部的复杂性和必要性。因此，在图6中，接地平面62被两个单独的导电轨道66、67分隔为四个单独的连续区域64a、64b、64c、64d，导电轨道中的每一个可为用于电路操作的关键信号的一个或另一个，或者连接至检测电路。应理解，所述方法不限于两个导电轨道。
尽管图5和6是在接地平面的情况下引用的，但是应理解，它同样可应用于电源平面。在电源平面的情况下，由于热通孔通常是接地连接部，因此热通孔可能会与电源平面隔离。
图7示出了保护易受攻击区域的另一种方法，其中与衬底的顶表面上的引线焊盘70建立引线键合连接部74。如常规，导电焊盘70位于围绕管芯的着陆区的外围区域中。导电焊盘用于信号连接部，而不是集成电路的接地或电源连接部。
导电焊盘借助于导电轨道72连接至管芯的着陆区区域，其中通孔78提供到衬底的下侧的连接部，并且在此电连接至焊料球80。焊料球80设置在直接在管芯下方的衬底的着陆区区域中。应理解，导电轨道可定位在与接地平面、电源平面共面的层中或在中间层中。同样地，接触焊盘和焊料球之间的导电路径可在衬底的不同层中包含附加通孔或轨道。
通过将一个或多个焊料球连接放置在管芯下方的中心位置，以获取电源或接地连接以外的关键信号，可显著降低芯片通过所确定的易受攻击区域进行攻击的漏洞。应理解，所述方法与引线键合BGA封装的设计完全背道而驰，该所述方法是将所有信号连接布置在外围区域周围。
应理解，图7的技术可容易地与图5和6的技术结合。
现在将更详细地描述导电轨道是安全轨道的性质。在这种方法中，导电轨道的关键特性是间接的。
对安全轨道的干扰本身不会破坏集成电路的正常操作。
而是如图7所示，安全轨道86形成安全机构82的一部分，所述安全机构对安全轨道的破坏做出反应。安全机构包括安全轨道以及在安全轨道和集成电路2之间的连接部以及集成电路内的电路87、88、89，所述集成电路用于监测对安全轨道完整性的攻击。安全机构82通常不会干扰集成电路2的操作，除非并且直到它检测到对安全轨道86的完整性的攻击。
在图8中，安全机构82使用发射器87沿安全轨道86引导信号。所述信号可为电压、电流或s动态信号，如时钟或数字位流。同样，它可为直流或交流电压或电流。检测电路88监测与发射器相对的安全轨道的另一端的信号的任何变化。由检测电路检测到信号变化将导致响应电路89采取反措施，从而阻止芯片的正常操作。反措施可包括重置或禁用芯片的功能性的全部或部分。这些反措施可包含禁用集成电路的功能或擦除集成电路上的存储器的内容或两者。
安全轨道可被认为是导电轨道，其例如使用轨道、通孔和引线键合的组合电连接至集成电路的至少两个端子。这允许在安全轨道的一端处到第一端子，继而到安全机构的发射器的第一连接部。与第二端子的连接部设置在安全轨道的另一端。第二端子又提供到安全机构的检测器的连接部。
安全机构可为无源屏蔽或有源屏蔽。在两种情况下，由信号发射器向导电轨道的第一端提供信号，并且采用检测电路来监测导电轨道的相对端。
在无源屏蔽的情况下，发射器和检测电路可被配置为允许检测导电轨道的阻抗的变化。此变化可例如作为电容或电阻来测量。无源屏蔽典型地为发射器和检测器采用模拟电路。
在有源屏蔽中，位序列(典型地是随机的)在导电轨道的开始处注入，随后由检测电路在另一端进行测试，以检查位序列在沿安全轨道行进后是否到达原位。
应理解，可使用各种不同的技术，这些技术可被选择为有利于实施作为无源或有源屏蔽的安全机构。
当在本说明书中使用时，词语“包括/包括(comprises/comprising)”是指所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其它特征、整数、步骤、组件或其组的存在或添加。

Claims (15)

1.一种芯片，其包括
衬底，其具有第一表面和与所述第一表面相对的第二表面；
集成电路，其安装在所述衬底的所述第一表面上的着陆区上，所述着陆区限定由所述衬底的外围区域围绕的所述衬底的着陆区区域；
多个触点，其设置在所述外围区域中的所述第一表面周围；
多个引线键合，其提供所述集成电路和所述多个触点之间的电连接部；
多个焊料球连接部，其设置在所述第二表面上的所述外围区域中；
多个连接部，其设置在所述衬底中，用于将所述第一表面上的所述电触点与所述第二表面上的所述焊料球连接部连接；
其特征在于，所述衬底包括路由穿过所述衬底的所述着陆区区域的至少一个导电轨道，其中所述芯片被配置为使得所述至少一个导电轨道中的改变阻止所述集成电路的操作。
2.根据权利要求1所述的芯片，其中在所述衬底的所述区域中设置有作为导电材料层的接地平面，并且其中所述至少一个轨道沿着分隔所述接地平面的隔离路径。
3.根据权利要求1所述的芯片，其中在所述衬底的所述着陆区区域中设置有作为导电材料层的电源平面，并且所述至少一个轨道沿着分隔所述电源平面的隔离路径。
4.根据权利要求1所述的芯片，其中所述至少一个导电轨道电连接至至少一个焊料球，其中所述至少一个焊料球位于所述衬底的所述着陆区区域中。
5.根据前述权利要求中任一项所述的芯片，其中所述至少一个导电轨道提供到所述集成电路的电连接部，所述电连接部是所述集成电路的正常操作所必需的。
6.根据权利要求1至5中任一项所述的芯片，其中所述至少一个导电轨道是形成安全机构的一部分的安全轨道，其中所述安全机构被配置为检测对所述安全轨道的完整性的干扰，并且作为响应，启用至少一种反措施。
7.根据权利要求6所述的芯片，其中所述安全机构包括：所述集成电路上的信号发射器，用于向所述安全轨道的第一端提供信号；以及
连接至所述安全轨道的第二端的检测电路，用于检测所述信号的改变。
8.根据权利要求7所述的芯片，其中所述安全机构还包括响应于所述检测电路的响应电路，用于引起所述至少一种反措施的执行，并且其中所述至少一种反措施包括重置或禁用所述芯片的功能性的全部或部分。
9.一种用于保护引线键合封装的球栅阵列芯片不被改变的方法，其包括以下步骤
形成具有第一表面和与所述第一表面相对的第二表面的衬底，所述第一表面具有用于集成电路的着陆区，所述着陆区限定所述衬底的着陆区区域，所述衬底的所述形成包含在外围区域中围绕所述第一表面提供多个触点，所述外围区域围绕所述着陆区区域；
将所述集成电路安装在所述着陆区上；
在所述集成电路和所述多个触点之间连接多个引线键合；
在所述第二表面的外围区域上提供多个焊料球连接部；
其中形成所述衬底的所述步骤包含在所述衬底中提供多个连接部，用于将所述第一表面上的所述电触点与所述第二表面上的所述焊料球连接部连接；
其特征在于，所述衬底的所述形成包括将至少一个导电轨道路由穿过所述衬底的所述着陆区区域，其中所述芯片被配置为使得所述至少一个导电轨道中的改变阻止所述集成电路的操作。
10.根据权利要求9所述的方法，其中所述方法包括在所述衬底的所述着陆区区域中形成导电材料层以充当接地平面的步骤，其中所述至少一个轨道沿着分隔所述接地平面的隔离路径。
11.根据权利要求10所述的方法，其还包括在所述衬底的所述着陆区区域中提供导电材料层以充当电源平面，并且所述至少一个轨道沿着分隔所述电源平面的隔离路径。
12.根据权利要求10所述的方法，其还包括使用所述第一表面的所述触点中的一个与至少一个焊料球之间的所述至少一个导电轨道来形成导电路径的步骤，其中所述至少一个焊料球位于所述衬底的所述着陆区区域中。
13.根据权利要求9至12中任一项所述的方法，其中所述至少一个轨道提供到所述集成电路的电连接部，所述电连接部是所述集成电路的后续正确操作所必需的。
14.根据权利要求9至13中任一项所述的方法，其中所述至少一个导电轨道是安全轨道，所述方法还包括提供包含所述安全轨道的安全机构，其中所述安全机构被配置为检测对所述安全轨道的完整性的干扰，并且作为响应，启用至少一种反措施。
15.根据权利要求14所述的方法，其还包括由所述安全机构向所述安全轨道的第一端提供信号；以及
在所述安全轨道的第二端检测所述信号的改变，并且作为响应，检测引起所述至少一种反措施的执行的改变，并且其中所述至少一种反措施包括重置或禁用所述芯片的功能的全部或部分。
CN201980069250.1A 2018-10-26 2019-10-17 引线键合球栅阵列封装的集成电路芯片的保护 Pending CN112913004A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP18202853.0A EP3644351A1 (en) 2018-10-26 2018-10-26 Protection of wire-bond ball grid array packaged integrated circuit chips
EP18202853.0 2018-10-26
PCT/EP2019/078247 WO2020083745A1 (en) 2018-10-26 2019-10-17 Protection of wire-bond ball grid array packaged integrated circuit chips

Publications (1)

Publication Number Publication Date
CN112913004A true CN112913004A (zh) 2021-06-04

Family

ID=64082885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980069250.1A Pending CN112913004A (zh) 2018-10-26 2019-10-17 引线键合球栅阵列封装的集成电路芯片的保护

Country Status (7)

Country Link
US (1) US20210358837A1 (zh)
EP (2) EP3644351A1 (zh)
JP (1) JP7407811B2 (zh)
KR (1) KR20210083272A (zh)
CN (1) CN112913004A (zh)
SG (1) SG11202102932SA (zh)
WO (1) WO2020083745A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
KR100849182B1 (ko) * 2007-01-22 2008-07-30 삼성전자주식회사 반도체 카드 패키지 및 그 제조방법
US7923830B2 (en) * 2007-04-13 2011-04-12 Maxim Integrated Products, Inc. Package-on-package secure module having anti-tamper mesh in the substrate of the upper package
US7868441B2 (en) * 2007-04-13 2011-01-11 Maxim Integrated Products, Inc. Package on-package secure module having BGA mesh cap
KR101564070B1 (ko) * 2009-05-01 2015-10-29 삼성전자주식회사 인쇄 회로 기판 및 이를 이용한 반도체 패키지
US8910310B2 (en) * 2012-05-17 2014-12-09 Silicon Motion, Inc. Embedded flash memory card and electronic device using the same, and engineering board for embedded flash memory card
JP6237982B2 (ja) * 2013-04-23 2017-11-29 セイコーエプソン株式会社 物理量センサー、電子機器及び移動体
US10135239B2 (en) * 2015-05-13 2018-11-20 Nagravision S.A. Integrated circuit chip protection against physical and/or electrical alterations

Also Published As

Publication number Publication date
JP2022505555A (ja) 2022-01-14
EP3644351A1 (en) 2020-04-29
SG11202102932SA (en) 2021-04-29
KR20210083272A (ko) 2021-07-06
JP7407811B2 (ja) 2024-01-04
WO2020083745A1 (en) 2020-04-30
EP3871252A1 (en) 2021-09-01
US20210358837A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
US5955762A (en) Microelectronic package with polymer ESD protection
US7795713B2 (en) Semiconductor device and method for producing the same
US20230137364A1 (en) Packaging techniques for backside mesh connectivity
US20060180939A1 (en) Tamper-resistant semiconductor device
KR101004684B1 (ko) 적층형 반도체 패키지
US20100248547A1 (en) Esd protection
US7538346B2 (en) Semiconductor device
JP2018186271A (ja) 攻撃検知機能を備える電子装置、その設計方法及びその製造方法
JP7407811B2 (ja) ワイヤボンドボールグリッドアレイパッケージ化集積回路チップの保護
JPH06291257A (ja) 過電圧保護回路
US6426531B1 (en) Semiconductor integrated circuit device and a method of assembly thereof
KR20090063149A (ko) 반도체 장치
JP4065876B2 (ja) パッド下の集積半導体構造
US4959708A (en) MOS integrated circuit with vertical shield
US6753595B1 (en) Substrates for semiconductor devices with shielding for NC contacts
US7542254B2 (en) Method for producing a protective assembly for protecting an electronic component from electrostatic discharge, and correspondingly configured electronic component
KR100382250B1 (ko) 표면이 커버링된 반도체칩
EP3937055A1 (en) Integrated circuit device with protection against malicious attacks
CN112992868B (zh) 具静电放电防护功能的半导体装置及静电放电的测试方法
US11894315B2 (en) Electronic system in package comprising protected side faces
KR100691488B1 (ko) 반도체 패키지
KR20000000890A (ko) 반도체 장치 및 그의 제조방법
JPH0318744B2 (zh)
JPH11195744A (ja) 半導体集積回路
KR19980030514A (ko) 이에스디(esd) 보호회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination