JP7407811B2 - ワイヤボンドボールグリッドアレイパッケージ化集積回路チップの保護 - Google Patents

ワイヤボンドボールグリッドアレイパッケージ化集積回路チップの保護 Download PDF

Info

Publication number
JP7407811B2
JP7407811B2 JP2021521841A JP2021521841A JP7407811B2 JP 7407811 B2 JP7407811 B2 JP 7407811B2 JP 2021521841 A JP2021521841 A JP 2021521841A JP 2021521841 A JP2021521841 A JP 2021521841A JP 7407811 B2 JP7407811 B2 JP 7407811B2
Authority
JP
Japan
Prior art keywords
substrate
track
integrated circuit
security
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021521841A
Other languages
English (en)
Other versions
JP2022505555A (ja
Inventor
オーブリィ,パスカル
マクロークラン,アンドリュ
Original Assignee
ナグラビジョン エス アー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ナグラビジョン エス アー filed Critical ナグラビジョン エス アー
Publication of JP2022505555A publication Critical patent/JP2022505555A/ja
Application granted granted Critical
Publication of JP7407811B2 publication Critical patent/JP7407811B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/14Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/57Protection from inspection, reverse engineering or tampering
    • H01L23/573Protection from inspection, reverse engineering or tampering using passive means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/57Protection from inspection, reverse engineering or tampering
    • H01L23/576Protection from inspection, reverse engineering or tampering using active circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15182Fan-in arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、物理的および/または電気的変化から保護された集積回路チップに関するものであり、より具体的には、ワイヤボンドボールグリッドアレイ形態のパッケージにパッケージ化された集積回路を保護することを対象とする。
集積回路(IC)チップは、チップの内部機能の知識を得て、それによってチップの動作に影響を与えることを目的とした、ライブハードウェア分析などの物理的な攻撃にさらされることがよくある。
そのような攻撃の間、機械的損傷からチップを保護するプラスチックハウジングがその上面で開かれ、電子回路を覆う不動態化層が現れる可能性がある。
不動態化層は、信号線へのアクセスを可能にするために、機械的研磨機または化学的手段を使用するエッチング方法によって選択的に除去することができる。
ライブハードウェア分析技術は、動作中の集積回路チップ上で実行できるが、チップの動作を分析および再構築することを目的としたリバースエンジニアリングなどの他の技術は、通常、チップの破壊をもたらす。
フォールトインジェクションを使用した攻撃の手法も開発されている。フォールトインジェクションでは、ローカルエネルギー源、例えばレーザーを使用して、集積回路の動作を変更できる。
同様に、集積回路内からの電磁放射を測定するために正確なプローブを使用して局所的なサイドチャネル分析を実行することを可能にする攻撃の技術が知られている。
これらの技術またはそれらの組み合わせを使用して、集積回路チップ内に格納された秘密を抽出することができる。
集積回路チップの分析は通常望ましくない。特に電子ウォレット機能などを含むマイクロプロセッサなどの安全な回路の場合は、可能であれば、ライブハードウェア分析を防止する必要がある。実際には、そのような分析をより困難にするための様々な方法がすでに存在する。
チップの全部または一部の物理的攻撃は、いわゆるアクティブまたはパッシブシールドによって防ぐことができる。
パッシブシールドは、例えば切断、短絡、または容量性負荷の変動を検出するために、アナログ完全性測定を実行するように構成された回路に接続された金属面またはトラックで構成される。アクティブシールドでは、ランダムビットシーケンスが注入され、トラックの一端から他端へと適合性がチェックされる、複数のトラックが存在する場合がある。
集積回路チップは、パッケージの外部に設けられた電気接続を介して集積回路チップから外界への接続を可能にする様々な異なるパッケージタイプで提供される。これらの接続は、例えば、ピン、パッド、またははんだボールであり得る。
既知のタイプのパッケージの1つは、ボールグリッドアレイ(BGA)のパッケージである。BGAでは、集積回路チップから外界への接続を提供するために、パッケージの1つの表面に複数のはんだボールが設けられる。
簡単にするために、はんだボールを有するパッケージの表面を、以下、パッケージの底面と呼ぶものとする。
BGAパッケージの内部では、集積回路に接続されている。接続方法に応じて、BGAパッケージはワイヤボンドまたはフリップチップBGAのいずれかと見なされる。
本出願は、ワイヤボンドBGAパッケージを対象としている。図1の例示的な断面図に見られるように、ワイヤボンドBGAパッケージ1では、集積回路2が基板8に取り付けられている。
集積回路は、集積回路の表面上の領域である装着帯22上に設けられる。装着帯の輪郭によって画定される基板の領域は、装着帯領域と呼ばれることがある。装着帯領域は、常にではないが、通常、基板の装着帯領域である。装着帯は、接着剤を使用して集積回路を取り付けることができる金属ベースパッド12を有することができる。この金属ベースパッドが接地面の一部を形成する場合もあれば、装着帯領域に接地面を提供する別個の層が存在する場合もある。
パッケージから外部接続を行うために、パッケージの底面にはんだボール接続10が設けられている。ワイヤボンド4は、集積回路を基板の上面のパッド16に接続する。パッド16は、装着帯領域を取り囲む基板の周辺領域に配置されている。パッドはトラックおよび相互接続15によって下側のトラックに接続され、トラックは個々のはんだボールを有するパッドに接続される。図2に見られるように、(対応するトラック、相互接続、およびパッドと同様に)信号接続を提供するはんだボールは、好ましくは、ダイが配置される基板の装着帯領域22を囲む周辺領域28に配置される。
より複雑でより高密度の接続を容易にするために、基板は、上面のワイヤボンドと下にあるはんだボールとの間の接続を容易にするためのトラックを提供する複数の層18(破線として示される)を有し得る。
従来、集積回路は、機械的保護を提供するプラスチック成形シェル6を備えている。集積回路からの熱伝達を助けるために、熱ビア14を設けて、基板を通して熱を伝達することができる。これらの熱ビアはまた、接地板と基板の下側との間の電気接続を提供し得る。これらの熱ビアは、従来、ダイの下にある金属パッド12からの熱伝達を確実にするために、装着帯領域の周りに配置されている。
いくつかの構成では、集積回路の下にある基板の装着帯領域22にはんだボールが設けられていない。他の構成では、装着帯領域にはんだボールが設けられる。装着帯領域にはんだボールが設けられている場合、それらは通常、接地への接続である。同時に、電源接続をグループ化して装着帯領域の角から伸ばし、電源面に共通続することができる。
この金属ベースパッドが接地面の一部を形成する場合もあれば、金属ベースパッド12の下に別個の接地面が存在する場合もある。同様に、1つまたは複数の電源面を基板の他の層に設けることができる。接地面または電源面は、従来、装着帯領域を覆うように延びる層内の、実質的に隣接する導電性材料の領域であることが理解されよう。接地面と電源面は、電源伝達を改善し、ノイズなどの問題を減らすために、一般に望ましい。
本出願は、ワイヤボンドBGAとしてパッケージ化された集積回路チップのセキュリティを改善することを目的としている。
本出願は、これまで可能であると認識されていなかった攻撃からの保護を目的としている。
特に、集積面に近接する必要がある上記のような局所的な電磁サイドチャネル攻撃または標的レーザー障害攻撃を、BGAパッケージに対して使用できることが確認されている。
この点で、これらの技術の両方において、ICの基板をターゲットとすることが好ましい。薄型化に伴い、信号のルーティングおよび電源の供給に使用されるIC金属層の(電磁的または物理的な)シールド効果なしで、内部のトランジスタへのアクセスを可能にするからである。
フリップチップパッケージの場合、基板を直接利用できる。
ワイヤボンドBGAパッケージの場合、基板が保護を提供すると考えられていた。しかしながら、電源接続と接地接続のグループ化など、BGAパッケージ内の信号を効率的にルーティングする従来のアプローチには脆弱性が伴うことが現在認識されている。
特に、図3に示すように、フライス加工ステップ30を使用して、電源領域(接地電圧と電源電圧)のルーティングの大部分が取り除かれた場合でも、基板の広い領域がアクセス可能なままになる。そのようなフライス加工ステップによって設けられる、装着帯領域を貫通する開口部により、集積回路の基板の大部分へのアクセスが可能になる。
したがって、本出願は、従来の常識を否定する反直感的なアプローチを提供し、集積回路の適切な動作に必要であり、その破壊により集積回路チップが動作不能になるような保護トラックを装着帯領域に設けることを意図的に目指す。適切には、これらの保護トラックは接地トラックまたは電源トラックではなく、集積回路との間で信号を提供するための信号トラックである。
したがって、本出願は、電源または接地以外の重要な接続が集積回路の下のパッケージの基板を通って配線される、ワイヤボンドボールグリッドアレイパッケージ化集積回路チップを対象とする。
より具体的には、第1の実施形態によれば、請求項1に記載のチップ、ならびにチップを攻撃から保護するための請求項10に記載の方法が提供される。
すなわち、第1の実施形態は、第1の表面と、前記第1の表面と反対側の第2の表面と、を有する基板を備えるチップを提供する。集積回路が、前記基板の前記第1の表面上の装着帯に取り付けられ、前記装着帯は、前記基板の装着帯領域を画定する。複数の接点が、前記装着帯領域を取り囲む周辺領域において、少なくとも前記第1の表面上に設けられる。複数のワイヤボンドが、前記集積回路と前記複数の接点との間に電気接続を提供する。複数のはんだボール接続が、前記第2の表面の前記周辺領域に設けられ、複数の接続トラックが、前記第1の表面の前記電気接点を前記第2の表面の前記はんだボール接続と接続するために前記基板に設けらる。前記チップは、前記基板の前記装着帯領域を通ってルーティングされた少なくとも1つの保護トラックをさらに備え、前記チップは、前記少なくとも1つの保護トラックの変更が前記集積回路の動作を妨げるように構成される。
接地面が、前記基板の前記装着帯領域内の導電性材料の層として設けられてもよく、前記少なくとも1つの保護トラックが、前記接地面を分割する隔離された経路をたどってもよい。
同様に、電源面が、前記基板の前記装着帯領域内の導電性材料の層として設けられてもよく、前記少なくとも1つの保護トラックが、前記電源面を分割する隔離された経路をたどってもよい。
前記少なくとも1つの保護トラックは、前記基板の前記装着帯領域に配置された少なくとも1つのはんだボールに電気的に接続されてもよい。
前記少なくとも1つの保護トラックは、適切には、前記集積回路の正常な動作に必要とされる、前記集積回路への電気接続を提供する。
前記少なくとも1つの保護トラックはセキュリティトラックであってもよい。このセキュリティトラックは、該セキュリティトラックの整合性への干渉を検出するように構成されたセキュリティメカニズムの一部を形成してもよい。
そのようなセキュリティメカニズムは、適切には、前記セキュリティトラックの第1の端部に信号を提供するための前記集積回路上の信号送信器と、前記信号の変化を検出するための前記セキュリティトラックの第2の端部に接続された検出回路と、をさらに備える。前記検出回路は、前記セキュリティトラックの中断、または前記トラックの第2の端部におけるインピーダンスの減衰や変動などの特性信号の変化を検出できる。
適切には、前記セキュリティメカニズムは、前記少なくとも1つの対抗措置の実行を引き起こすための前記検出回路に応答する応答回路をさらに含んでもよい。前記少なくとも1つの対抗措置は、前記チップの機能の全部または一部をリセットまたは無効にすることを含んでもよい。このリセットは、前記集積回路上のメモリの内容の消去を含んでもよい。
別の実施形態において、ワイヤボンドパッケージ化ボールグリッドアレイチップを変更から保護するための方法が提供される。前記方法は、適切には、第1の表面と、前記第1の表面と反対側の第2の表面と、を有し、集積回路の装着帯を有する基板であって、前記装着帯は、前記基板の装着帯領域を画定する、基板を形成することであって、前記装着帯領域を囲む周辺領域において、前記第1の表面の周りに複数の接点を設けることを含む、基板を形成することと、
前記集積回路を前記装着帯に取り付けることと、
前記集積回路と前記複数の接点との間に複数のワイヤボンドを接続することと、
前記第2の表面上の周辺領域に複数のはんだボール接続を設けることと、を含み、前記基板を形成することは、前記第1の表面の前記電気接点を前記第2の表面の前記はんだボール接続と接続するために前記基板に複数の導電性トラックを設けることを含む。
前記基板を形成することは、適切には、少なくとも1つの保護トラックを前記基板の前記装着帯領域を通してルーティングすることを含み、前記チップは、前記少なくとも1つの保護トラックの変更が前記集積回路の動作を妨げるように構成される。
前記方法は、接地面として機能する導電性材料の層を、前記基板の前記装着帯領域内に設けることを含んでもよく、前記少なくとも1つのトラックは、前記接地面を分割する隔離された経路をたどる。
前記方法は、電源面として機能する導電性材料の層を、前記基板の前記装着帯領域内に設けることを含んでもよく、前記少なくとも1つのトラックはが、前記電源面を分割する隔離された経路をたどる。
前記方法は、前記少なくとも1つの導電性トラックを使用して、前記装着帯の1つと少なくとも1つのはんだボールとの間に導電性経路を形成するステップを含んでもよく、前記少なくとも1つのはんだボールは、前記基板の前記装着帯領域に配置される。
前記少なくとも1つの保護トラックは、前記集積回路の後続の正常な動作に必要とされる、前記集積回路への電気接続を提供してもよい。
前記少なくとも1つの保護トラックは、セキュリティメカニズムの一部を形成するセキュリティトラックであってもよい。前記方法は、前記セキュリティトラックとの干渉を検出するための前記セキュリティメカニズムの一部として、前記集積回路内に検出回路を提供することをさらに含んでもよい。この場合、前記検出回路は、応答回路が対抗措置を可能にするように構成される。前記対抗措置は、前記チップの機能の全部または一部をリセットまたは無効にすることを含んでもよい。
以下の添付の図面を参照して、本出願を説明する。
図1は、当技術分野で知られているワイヤボンドBGAパッケージの断面図である。 図2は、図1に一般的に示されているタイプのパッケージの底面図である。 図3は、図1のパッケージの基板への潜在的な攻撃経路を示している。 図4は、図3に示される手段による攻撃の機会を低減するために、ワイヤボンドBGAパッケージで保護手段が提供され得る領域を強調した図である。 図5は、導電面がどのように分割され得るかを示す例示的な配置である。 図6は、導電面の分割を示すさらなる例示的な配置である。 図7は、図3に示される手段による攻撃の機会を低減するために、重要な信号へのはんだボール接続が設けられている、さらなる例示的な配置である。 図8は、図4から図7の配置で使用され得るセキュリティメカニズムである。
上で説明したように、攻撃に対する脆弱性がワイヤボンドBGAパッケージで特定されており、本出願はそのような試みを妨害する安価な方法を提供する。
図4に示すように、本出願は、集積回路ダイの下の基板8の領域42に保護手段が採用されている、ワイヤボンドパッケージ化ボールグリッドアレイ(BGA)チップ40を提供する。繰り返しを回避するために、図1の先行技術の特徴と同様の特徴には同じ参照番号を使用する。
保護手段は、パッケージ用のBGAパッケージの作成中に、より具体的には、基板の形成中、ならびにチップの設計中に適用されることが理解されよう。
保護対策は、ダイにアクセスするために、はんだボール側からチップのパッケージをフライス加工またはその他の方法で開ける間に、1つまたは複数の保護トラックを物理的に破壊することに基づいている。
従来、ダイの下の装着帯領域の大部分を開くことは可能である。これは、電源および接地接続にかなりの冗長性が提供されているため、集積回路の動作への影響を抑えつつダイの下の領域の大部分を除去でき、したがってダイを開いて攻撃することができる。
より具体的には、BGAワイヤボンディングパッケージは通常、最も効率的なピン配置を提供するようにルーティングされ、電源ボールと接地ボールがパッケージの装着帯領域(チップの下)の周囲および内部に配置されている。これにより、大きなGND面への熱放散も可能になる。通常、これらの電源面と接地面は、PCB層間の複数のポイントで再接続される。この大きな領域と複数の接続により、機能に影響を与えることなく、ダイのシリコンの下に大きな領域を開くことができる。
本出願は、脆弱な装着帯領域42にわたって保護接続(保護トラック)を配置する。これにより、基板は、チップの正常な動作のための、はんだボールを第1の表面の電気接点に接続するための接続トラックと、はんだボールとチップとの間で信号を伝達するためではなく、装着帯への侵入を検出するための保護トラックとを備える。その目的のために、保護トラックの少なくとも一部が装着帯内に配置される。
接続トラック(トレースとしても知られている)は、当業者にはよく知られているであろう。一般に、トラックの長さは幅より一桁、例えば10倍以上大きい。
これに関連して、保護トラックは、適切には、装着帯領域の外側のポイントから開始される。保護トラックは基板の表面と平行に延在することが理解されよう。これは、接地面を下のはんだボールに接続するために従来使用されているビアなどの、表面に実質的に垂直に延在する接続トラックとは対照的である。保護トラックは、基板の1つまたは複数の層に設けることができる。特定の構成では、保護トラックは、装着帯領域の外側のポイントで終了する。例えば、保護トラックがセキュリティトラックである場合、集積回路上の検出器に接続される。他の構成では、保護トラックは装着帯領域内のポイントで終端し、外部電気接続は第2のビアおよびはんだボール接続を介して行われる(以下で説明する)。
1つまたは複数の保護トラックの物理的な破壊または干渉により、接続が無効になり、チップの機能が無効になるか、トラックがセキュリティトラックである場合、ICのセキュリティメカニズムによる検出とアクションが可能になる。
セキュリティメカニズムは、当業者に知られているであろうアクティブまたはパッシブシールド技術(上で参照され、以下で説明される)を使用することができる。
1つまたは重要な信号を電源面および/または接地面を介してシリコン基板の真下にルーティングすることにより、これらの信号と接地面および電源面を再接続せずに開くことができる領域が制限される。
装着帯領域を通ってルーティングされる重要な信号が多いほど、攻撃中に複数の切断された信号を再接続することがより実行不可能でになることが理解されよう。
装着帯領域を介してルーティングされる信号は、チップの動作にとって適切に重要になるように選択される。
第1のアプローチでは、重要な性質は直接的である。つまり、装着帯領域の導電性トラックに沿ってルーティングされる信号が、集積回路の正常な機能(正しい動作)に必要とされる場合がある。一例として、これは集積回路からの入力または出力信号接続であり得る。信号接続は、電源接続、すなわち、接地または供給電圧とは異なることが理解されよう。
第2のアプローチでは、重要な性質は間接的である。このアプローチでは、導電性トラックは、セキュリティメカニズムの一部を形成するセキュリティトラック(または保護トラック)である。セキュリティメカニズムは、集積回路の正常な動作には必要ではなく、セキュリティトラックの完全性に対する攻撃を検出しない限り、一般に集積回路の動作に干渉しない。
2つのアプローチは相互に排他的ではないことが理解されよう。異なるトラックを使用して両方を同時に使用できる。
同時に、接地面または電源面と同じ層にトラックを設けることにより、当該面の隣接領域がセグメント化される可能性があるため、GND領域と電源領域の相互接続が適切に少なくなり、重要な回路/検出器回路を分離する機会が増える。トラックがGNDまたは電源領域とは異なる層に設けられている場合でも、トラックにより、開くことができるスペースが制限されることにより、攻撃に利用できる隣接領域が減少する。
図4に示されるように、集積回路ダイ2は、一般に、基板8の上部に配置および取り付けられる。ダイの輪郭または周囲は、装着帯と呼ばれる領域を画定し、これは、2つの表面の間に延在し、装着帯の領域によって定義される基板8の装着帯領域を画定する。ワイヤボンド4は、ダイの上部を、基板の第1の表面にある接点16に接続する。これらの接点16は、装着帯領域22を取り囲む基板の周辺領域に配置されている。基板の第2の側面にはんだボール接続10が設けられている。
個々のはんだボール接続を上面の関連する接点に電気的に接続するために、貫通接続、例えばビア15が設けられる。
ダイの装着「帯領域を通る攻撃を妨げるために、少なくとも1つの導電性トラックが、基板の装着帯領域42を通ってルーティングされる。少なくとも1つのトラックは、接地面または電源面の一部を形成しない。導電性トラックは、接地面または電源面のいずれかと同一平面上であってもよい。チップは、少なくとも1つの導電性トラックの変更が回路の動作を妨げるように構成される。
次に、図5から7を参照して、装着帯領域を介して重要な経路をルーティングするためのいくつかの可能なアプローチについて説明する。これらのアプローチは単独で使用することも組み合わせて使用することもできる。
図5には、基板の装着帯領域に設けられた接地面52が示されている。基板の下側のはんだボール(図示せず)から接地面への熱的および電気接続の両方を提供する複数の熱ビア14が設けられる。便宜上、ダイの位置に応じて画定される装着帯領域を越えて延在する面の領域は示されていない。実際には、接続は装着帯領域から、ワイヤボンドにより上面がダイに接続される接点パッドまで延在する。一般に、ダイには複数の異なる接地接続と電源接続が配置される。
したがって、従来のアプローチでは、導電性トラックへの接地接続は装着帯領域の外側に沿って設けられ、電源接続は、装着帯領域の角に隣接した外側の領域内に設けられる場合がある。
接地面から絶縁されているが、接地面と同一平面上にある導電性トラック56は、接地面を通る隔離された経路をたどる。この隔離された経路は、接地面を2つの別個の隣接領域54aおよび54bに分離する。導電性トラックは、接点パッドと片側のワイヤボンドを介して接続される。第1のアプローチでは、導電性トラックは、アクティブまたはパッシブシールドの一部として使用され、第2の接点パッドおよびワイヤボンドによって集積回路に接続され、保護トラックの変更を監視するように構成される検出回路の一部を形成する。
第2のアプローチでは、導電性トラックは、集積回路上の必要な信号への接続(重要な接続)を提供し、導電性トラックの第2の端部は、ビアによって、基板の底部のはんだボール接続に接続される。したがって、重要な信号接続は装着帯領域を介してルーティングされる。装着帯領域が遮断されると、集積回路の正しい動作が妨げられる。
同時に、接地面を2つの別個の接地面領域54aおよび54bに分離することにより、ダイの基板にアクセスするために材料を除去する範囲も制限されることが理解されよう。
導電性トラックの数を増やすことで、複雑さを増し、接続をバイパスして再確立する必要性を高めることができることが理解されよう。したがって、図6では、接地面62が2つの別個の導電性トラック66、67によって4つの別個の隣接領域64a、64b、64c、64dに分割され、これらのそれぞれは、回路の動作のための重要な信号か、または検出回路に接続されるか、のいずれかであってもよい。このアプローチは2つの導電性トラックに制限されないことが理解されよう。
図5および6は、接地面の文脈で参照されているが、電源面にも同様に当てはまることが理解されよう。電源面の場合、熱ビアは従来の接地接続であるため、熱ビアは面から分離される可能性が高い。
脆弱領域を保護するためのさらなるアプローチが図7に示されている。ここでは、ワイヤボンド接続74が、基板の上面上の導電性パッド70に設けられている。従来のように、導電性パッド70は、ダイの装着帯領域を取り囲む周辺領域に配置されている。導電性パッドは、集積回路への接地または電源接続ではなく、信号接続用である。
導電性パッドは、導電性トラック72によってダイの装着帯領域に接続され、ここで、ビア78によって基板の下側へ接続され、はんだボール80に電気接続される。はんだボール80は、ダイ直下の基板の装着帯領域内に設けられている。導電性トラックは、接地面、電源面と同一平面上にある層に配置されてもよく、または中間層に配置されてもよいことが理解されよう。同様に、接点パッドとはんだボールとの間の導電経路は、基板の異なる層に追加のビアまたはトラックを含み得る。
電源接続または接地接続以外に、重要な信号用に1つまたは複数のはんだボール接続をダイの下の中央に配置することにより、特定された脆弱な領域を介して攻撃されるチップの脆弱性が大幅に減少する。このアプローチは、すべての信号接続を周辺領域の周りに配置するというアプローチであるワイヤボンドBGAパッケージの設計に対して、完全に直感に反して実行されることが理解されよう。
図7の技法は、図5および図6の技法と容易に組み合わせることができることが理解されよう。
次に、導電性トラックがセキュリティトラックである場合の性質について、より詳細に説明する。このアプローチでは、導電性トラックの重要な性質は間接的である。
セキュリティトラックとの干渉自体は、集積回路の正常な動作を妨害しない。
代わりに、図7に示されるように、セキュリティトラック86は、セキュリティトラックの中断に反応するセキュリティメカニズム82の一部を形成する。セキュリティメカニズムは、セキュリティトラックと、セキュリティトラックと集積回路2との間の接続と、セキュリティトラックの完全性に対する攻撃を監視する集積回路内の回路87、88、89とを含む。セキュリティメカニズム82は、セキュリティトラック86の完全性に対する攻撃を検出しない限り、一般に集積回路2の動作に干渉しない。
図8では、セキュリティメカニズム82は、送信器87を使用して、セキュリティトラック86に沿って信号を導く。この信号は、電圧、電流、またはクロックやビットのデジタルストリームなどの動的信号であってもよい。同様に、DCまたはACの電圧または電流であってもよい。検出回路88は、送信器とは反対側のセキュリティトラックの端部にある信号の変化を監視する。検出回路による信号の変化の検出により、応答回路89による対抗措置が実行され、チップの正常な動作が妨げられる。この対抗措置は、チップの機能の全部または一部をリセットまたは無効にすることを含み得る。これらの対抗措置には、集積回路の機能を無効にすること、または集積回路上のメモリの内容を消去すること、あるいはその両方が含まれ得る。
セキュリティトラックは、例えば、トラック、ビア、およびワイヤボンドの組み合わせを使用して、集積回路の少なくとも2つの端子に電気的に接続された導電性トラックと見なすことができる。これにより、セキュリティトラックの一方の端部において第1の端子に接続し、次にセキュリティメカニズムの送信器に接続する、第1の接続が可能になる。第2の端子への接続は、セキュリティトラックの反対の端部に設けられる。第2の端子は、セキュリティメカニズムの検出器への接続を提供する。
セキュリティメカニズムは、パッシブシールドまたはアクティブシールドであってもよい。両方の場合において、信号は、信号送信器によって導電性トラックの第1の端部に提供され、検出回路は、導電性トラックの反対側の端部を監視するために使用される。
パッシブシールドの場合、送信器および検出回路は、導電性トラックのインピーダンスの変化を検出できるように構成することができる。この変化は、例えば、静電容量または抵抗として測定することができる。パッシブシールドは通常、送信器と検出器にアナログ回路を用いる。
アクティブシールドでは、ビットのシーケンス(通常はランダム)が導電性トラックの開始時に挿入され、続いて検出回路によってもう一方の端部でテストされ、セキュリティトラックに沿った移動後にビットのシーケンスが変更されずに到着するかどうかがチェックされる。
パッシブまたはアクティブシールドとしてセキュリティメカニズムを実装するために有利に選択され得る様々な異なる技術が利用可能であることが理解されよう。
本明細書で使用される「含む(comprises/comprising)」という用語は、記載された特徴、整数、ステップまたは構成要素の存在を指定するものであるが、1つまたは複数の他の特徴、整数、ステップ、構成要素またはそれらのグループの存在または追加を排除するものではない。

Claims (6)

  1. 第1の表面と、前記第1の表面と反対側の第2の表面と、を有する基板(8)と、
    前記基板(8)の前記第1の表面上の装着帯(22)に取り付けられた集積回路(2)
    であって、前記装着帯(22)は、前記基板(8)の装着帯領域を画定し、前記基板の周辺領域によって囲まれている、集積回路(2)と、
    前記周辺領域において、前記第1の表面の周りに提供される複数の電気接点(16)と、
    前記集積回路(2)と前記複数の電気接点(16)との間に電気接続を提供する複数のワイヤボンド(74)と、
    前記第2の表面上の前記周辺領域に設けられた複数のはんだボール接続(80)と、
    前記第1の表面の電気接点(16)を前記第2の表面の前記はんだボール接続(80)と接続するために前記基板(8)に設けられた複数の接続(15)と、を備え、
    前記基板(8)は、前記基板(8)の前記装着帯領域(42)を通ってルーティングされた少なくとも1つの導電性トラック(72)を含み、
    前記少なくとも1つの導電性トラック(72)は、前記集積回路(2)の正常な動作に必要とされる前記集積回路(2)への電気接続を提供し、
    ップ(40)は、前記少なくとも1つの導電性トラックの変更が前記集積回路(2)の動作を妨げるように構成され、
    前記少なくとも1つの導電性トラック(72)は、少なくとも1つのはんだボール(80)に電気的に接続され、前記少なくとも1つのはんだボール(80)は、前記基板(8)の前記装着帯領域(42)に配置され、
    前記少なくとも1つの導電性トラックは、セキュリティメカニズム(82)の一部を形成するセキュリティトラック(86)であり、前記セキュリティメカニズム(82)は、前記セキュリティトラック(86)の完全性への干渉を検出し、それに対して少なくとも1つの対抗措置を有効にするように構成される、
    前記セキュリティメカニズム(82)は、前記セキュリティトラック(86)の第1の端部に信号を提供するための前記集積回路(2)上の信号送信器(87)と、
    前記信号の変化を検出するための前記セキュリティトラック(86)の第2の端部に接続された検出回路(88)と、を備え
    前記セキュリティメカニズム(82)は、さらに前記少なくとも1つの対抗措置の実行を引き起こすための前記検出回路(88)に応答する応答回路(89)をさらに含み、前記少なくとも1つの対抗措置は、前記チップの機能の全部または一部をリセットまたは無効にすることを含む
    ことを特徴とする、チップ(40)。
  2. 接地面(62)が、前記基板(8)の前記装着帯領域(42)内の導電性材料の層として設けられ、前記少なくとも1つの導電性トラック(72)は、前記接地面(62)を分割する隔離された経路をたどる、請求項1に記載のチップ。
  3. 電源面が、前記基板(8)の前記装着帯領域(42)内の導電性材料の層として設けられ、前記少なくとも1つの導電性トラックは、前記電源面を分割する隔離された経路をたどる、
    請求項1に記載のチップ。
  4. ワイヤボンドパッケージ化ボールグリッドアレイチップを変更から保護するための方法であって、
    集積回路用の装着帯を有する第1の表面と、前記第1の表面と反対側の第2の表面と、を有する基板を形成することであって、前記装着帯は前記基板の装着帯領域を画定し、前記装着帯領域を囲む周辺領域において、前記第1の表面の周りに複数の接点を設けることを含む、基板を形成することと、
    積回路を前記装着帯に取り付けることと、
    前記集積回路と前記複数の接点との間に複数のワイヤボンドを接続することと、
    前記第2の表面上の周辺領域に複数のはんだボール接続を設けることと、を含み、
    前記基板を形成することは、前記第1の表面の電気接点を前記第2の表面の前記はんだボール接続と接続するために前記基板に複数の接続を設けることを含み、
    前記基板を形成することは、少なくとも1つの導電性トラックを前記基板の前記装着帯領域を通してルーティングすることを含み、
    前記少なくとも1つの導電性トラックは、前記集積回路の後続の正常な動作に必要とされる前記集積回路への電気接続を提供し、
    ップは、前記少なくとも1つの導電性トラックの変更が前記集積回路の動作を妨げるように構成され、
    前記少なくとも1つの導電性トラック(72)は、少なくとも1つのはんだボール(80)に電気的に接続され、前記少なくとも1つのはんだボール(80)は、前記基板(8)の前記装着帯領域(42)に配置され、
    前記少なくとも1つの導電性トラックは、セキュリティトラックであり、
    前記方法は、前記セキュリティトラックを含むセキュリティメカニズムを提供することをさらに含み、前記セキュリティメカニズムは、前記セキュリティトラックの完全性への干渉を検出し、それに対して少なくとも1つの対抗措置を有効にするように構成され、
    前記セキュリティメカニズムによって、前記セキュリティトラックの第1の端部に信号を提供することと、
    前記セキュリティトラックの第2の端部で前記信号の変化を検出し、変化の検出に応答して、前記少なくとも1つの対抗措置の実行を引き起すことと、をさらに含み、前記少なくとも1つの対抗措置は、前記チップの機能の全部または一部をリセットまたは無効にする、
    ことを特徴とする、方法。
  5. 接地面として機能する導電性材料の層を、前記基板の前記装着帯領域内に設けることを含み、前記少なくとも1つの導電性トラックが、前記接地面を分割する隔離された経路をたどる、請求項4に記載の方法。
  6. 電源面として機能する導電性材料の層を、前記基板の前記装着帯領域内に設けることをさらに含み、前記少なくとも1つの導電性トラックが、前記電源面を分割する隔離された経路をたどる、請求項5に記載の方法。
JP2021521841A 2018-10-26 2019-10-17 ワイヤボンドボールグリッドアレイパッケージ化集積回路チップの保護 Active JP7407811B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP18202853.0 2018-10-26
EP18202853.0A EP3644351A1 (en) 2018-10-26 2018-10-26 Protection of wire-bond ball grid array packaged integrated circuit chips
PCT/EP2019/078247 WO2020083745A1 (en) 2018-10-26 2019-10-17 Protection of wire-bond ball grid array packaged integrated circuit chips

Publications (2)

Publication Number Publication Date
JP2022505555A JP2022505555A (ja) 2022-01-14
JP7407811B2 true JP7407811B2 (ja) 2024-01-04

Family

ID=64082885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021521841A Active JP7407811B2 (ja) 2018-10-26 2019-10-17 ワイヤボンドボールグリッドアレイパッケージ化集積回路チップの保護

Country Status (6)

Country Link
EP (2) EP3644351A1 (ja)
JP (1) JP7407811B2 (ja)
KR (1) KR20210083272A (ja)
CN (1) CN112913004A (ja)
SG (1) SG11202102932SA (ja)
WO (1) WO2020083745A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010524253A (ja) 2007-04-13 2010-07-15 マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド Bgaメッシュ・キャップを有するパッケージ・オン・パッケージ・セキュア・モジュール
US20100276189A1 (en) 2009-05-01 2010-11-04 Samsung Electronics Co., Ltd. Semiconductor package including power ball matrix and power ring having improved power integrity
JP2014215072A (ja) 2013-04-23 2014-11-17 セイコーエプソン株式会社 物理量センサー、電子機器及び移動体
JP2018523290A (ja) 2015-05-13 2018-08-16 ナグラビジョン エス アー 物理的及び/又は電気的変化に対する集積回路チップ保護

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010524253A (ja) 2007-04-13 2010-07-15 マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド Bgaメッシュ・キャップを有するパッケージ・オン・パッケージ・セキュア・モジュール
US20100276189A1 (en) 2009-05-01 2010-11-04 Samsung Electronics Co., Ltd. Semiconductor package including power ball matrix and power ring having improved power integrity
JP2014215072A (ja) 2013-04-23 2014-11-17 セイコーエプソン株式会社 物理量センサー、電子機器及び移動体
JP2018523290A (ja) 2015-05-13 2018-08-16 ナグラビジョン エス アー 物理的及び/又は電気的変化に対する集積回路チップ保護

Also Published As

Publication number Publication date
KR20210083272A (ko) 2021-07-06
SG11202102932SA (en) 2021-04-29
EP3871252A1 (en) 2021-09-01
WO2020083745A1 (en) 2020-04-30
JP2022505555A (ja) 2022-01-14
CN112913004A (zh) 2021-06-04
EP3644351A1 (en) 2020-04-29
US20210358837A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
TW202312358A (zh) 用於接合結構的保護性半導體元件
CN107546205B (zh) 芯片封装件的篡改检测
US7872346B1 (en) Power plane and land pad feature to prevent human metal electrostatic discharge damage
KR100515555B1 (ko) 분석으로부터 보호되는 집적 회로 장치 및 그 회로 장치의제조 방법
JP6635276B2 (ja) 攻撃検知機能を備える電子装置、その設計方法及びその製造方法
US10135239B2 (en) Integrated circuit chip protection against physical and/or electrical alterations
US20110260162A1 (en) Device for Protecting an Electronic Integrated Circuit Housing Against Physical or Chemical Ingression
JP7407811B2 (ja) ワイヤボンドボールグリッドアレイパッケージ化集積回路チップの保護
US12033925B2 (en) Protection of wire-bond ball grid array packaged integrated circuit chips
US20200135609A1 (en) Circuit board and packaged chip
US6426531B1 (en) Semiconductor integrated circuit device and a method of assembly thereof
JP4065876B2 (ja) パッド下の集積半導体構造
US6753595B1 (en) Substrates for semiconductor devices with shielding for NC contacts
US10473709B2 (en) Integrated circuit chip stack
CN112992868B (zh) 具静电放电防护功能的半导体装置及静电放电的测试方法
KR100382250B1 (ko) 표면이 커버링된 반도체칩
EP3937055A1 (en) Integrated circuit device with protection against malicious attacks
US11894315B2 (en) Electronic system in package comprising protected side faces
US7542254B2 (en) Method for producing a protective assembly for protecting an electronic component from electrostatic discharge, and correspondingly configured electronic component
US20160374195A1 (en) Component for the protection of sensitive signals, corresponding device and method
JP7495551B2 (ja) 半導体装置
JP2002198466A (ja) 半導体装置
US10770411B2 (en) Device comprising a stack of electronic chips
CN117727698A (zh) 防拆芯片和电子设备
Jacob How could device security against unauthorized internal chip access be married with design for testability?

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210906

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230725

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20230904

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20230912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231219

R150 Certificate of patent or registration of utility model

Ref document number: 7407811

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150