JP2002198466A - 半導体装置 - Google Patents
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体チップに無接続なＮＣピンに印加された
静電ノイズの隣接するピンへの放電を防止することがで
き、チップサイズを拡大することなく、静電ノイズによ
る半導体チップの破壊を防止することができる半導体装
置を提供する。 【解決手段】ＮＣピンＰ１である半田ボール２と隣接す
る入力ピンＰ３である半田ボール２との間に位置して、
プリント基板１の表面に露出して設けられた、接地電位
ピンＰ２である半田ボール２が接続されている配線導体
４に接続されている静電ノイズ吸収配線導体３を有す
る。
静電ノイズの隣接するピンへの放電を防止することがで
き、チップサイズを拡大することなく、静電ノイズによ
る半導体チップの破壊を防止することができる半導体装
置を提供する。 【解決手段】ＮＣピンＰ１である半田ボール２と隣接す
る入力ピンＰ３である半田ボール２との間に位置して、
プリント基板１の表面に露出して設けられた、接地電位
ピンＰ２である半田ボール２が接続されている配線導体
４に接続されている静電ノイズ吸収配線導体３を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、外部端子として半
田ボールを用いた半導体装置に関し、特に静電ノイズ耐
圧を向上させた半導体装置に関する。
田ボールを用いた半導体装置に関し、特に静電ノイズ耐
圧を向上させた半導体装置に関する。
【０００２】
【従来の技術】近年、ＩＣ、ＬＳＩ等の半導体装置は、
半導体チップの微細加工技術が進み、チップサイズの縮
小化が進んでいる。このため、半導体装置も小型化が進
んでいる。
半導体チップの微細加工技術が進み、チップサイズの縮
小化が進んでいる。このため、半導体装置も小型化が進
んでいる。
【０００３】小型化した半導体装置として、ＢＧＡ（Ｂ
ａｌｌ Ｇｒｉｄ Ａｌｌａｙ）型半導体装置やＣＳＰ
（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ／Ｃｈｉｐ Ｓ
ｃａｌｅ Ｐａｃｋａｇｅ）型半導体装置などの、外部
端子として半田ボールを有する半導体装置が存在する。
ａｌｌ Ｇｒｉｄ Ａｌｌａｙ）型半導体装置やＣＳＰ
（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ／Ｃｈｉｐ Ｓ
ｃａｌｅ Ｐａｃｋａｇｅ）型半導体装置などの、外部
端子として半田ボールを有する半導体装置が存在する。
【０００４】従来のＢＧＡ型半導体装置（従来例１）
は、図９の平面図及び図１０の図９のＤ−Ｄ断面図で説
明される。図９及び図１０に示すように、プリント基板
１に半導体チップ６が搭載され、半導体チップ６とプリ
ント基板１に形成された配線パターンを有する配線導体
４とがボンディングワイヤ７で接続され、プリント基板
１の半導体チップ６の搭載面と反対面上に形成された絶
縁膜５の開口部にて半田ボール２が配線導体４に接続さ
れ、プリント基板１上の半導体チップ６やボンディング
ワイヤ７等が封止樹脂８で覆われている。
は、図９の平面図及び図１０の図９のＤ−Ｄ断面図で説
明される。図９及び図１０に示すように、プリント基板
１に半導体チップ６が搭載され、半導体チップ６とプリ
ント基板１に形成された配線パターンを有する配線導体
４とがボンディングワイヤ７で接続され、プリント基板
１の半導体チップ６の搭載面と反対面上に形成された絶
縁膜５の開口部にて半田ボール２が配線導体４に接続さ
れ、プリント基板１上の半導体チップ６やボンディング
ワイヤ７等が封止樹脂８で覆われている。
【０００５】このように、半田ボール２を格子上に配置
することで外部端子を形成するため、容易に多ピン化し
小型化することが可能である。
することで外部端子を形成するため、容易に多ピン化し
小型化することが可能である。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
装置は、今後更に小型化・多ピン化が進むと、半田ボー
ル間隔が狭くなることが予想される。半田ボール間隔が
狭くなることで、次のような問題が生じてくる。
装置は、今後更に小型化・多ピン化が進むと、半田ボー
ル間隔が狭くなることが予想される。半田ボール間隔が
狭くなることで、次のような問題が生じてくる。
【０００７】図９及び図１０に示すように、半導体チッ
プ６のどこにも接続されていない外部端子（半田ボール
２）、即ちＮＣ（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）ピンＰ
１が存在し、ＮＣピンＰ１に静電ノイズが印加された場
合、電荷の放電経路が無いため、ギャップ放電現象を起
こしてしまう。そして、半田ボール間隔（ピン間隔）が
狭い該半導体装置では、サージＳＧにより隣接ピン（入
力ピンＰ３）に対して静電ノイズを印加してしまう可能
性が、他のパッケージタイプ（例えばＳＯＪ、ＴＳＯ
Ｐ）の半導体装置に比べて高い。
プ６のどこにも接続されていない外部端子（半田ボール
２）、即ちＮＣ（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）ピンＰ
１が存在し、ＮＣピンＰ１に静電ノイズが印加された場
合、電荷の放電経路が無いため、ギャップ放電現象を起
こしてしまう。そして、半田ボール間隔（ピン間隔）が
狭い該半導体装置では、サージＳＧにより隣接ピン（入
力ピンＰ３）に対して静電ノイズを印加してしまう可能
性が、他のパッケージタイプ（例えばＳＯＪ、ＴＳＯ
Ｐ）の半導体装置に比べて高い。
【０００８】この時、ＮＣピンＰ１に隣接している入力
ピンＰ３は、半田ボール２が配線導体４とボンディング
ワイヤ７とを通じて、半導体チップ６上に形成された静
電破壊保護回路（図示せず）に接続されているが、ギャ
ップ放電現象による静電ノイズはこの静電破壊保護回路
の耐圧以上の急峻なパルスであるため、半導体チップ６
を破壊してしまう恐れがある。
ピンＰ３は、半田ボール２が配線導体４とボンディング
ワイヤ７とを通じて、半導体チップ６上に形成された静
電破壊保護回路（図示せず）に接続されているが、ギャ
ップ放電現象による静電ノイズはこの静電破壊保護回路
の耐圧以上の急峻なパルスであるため、半導体チップ６
を破壊してしまう恐れがある。
【０００９】なお、ギャップ放電現象について詳しく述
べてある例としては、社団法人 電子情報通信学会技術
研究報告（環境電磁工学）、１９９８年１２月１８日発
行、Ｐ３７〜Ｐ４２がある。この文献によると、３００
０Ｖ以下における電流立上り時間は１ｎｓ以下であり、
非常に急峻なパルスであると記載されている。そして、
通常ＬＳＩデバイスの設計において、耐圧基準としてい
るＥＳＤＡ規格やＪＥＤＥＣ規格等によると、規定され
ている放電波形の立上り時間は２−１０ｎｓ程度とされ
ている。これはギャップ放電における放電波形の電流立
上り時間と比べて緩やかであるため、前述の問題が発生
する。
べてある例としては、社団法人 電子情報通信学会技術
研究報告（環境電磁工学）、１９９８年１２月１８日発
行、Ｐ３７〜Ｐ４２がある。この文献によると、３００
０Ｖ以下における電流立上り時間は１ｎｓ以下であり、
非常に急峻なパルスであると記載されている。そして、
通常ＬＳＩデバイスの設計において、耐圧基準としてい
るＥＳＤＡ規格やＪＥＤＥＣ規格等によると、規定され
ている放電波形の立上り時間は２−１０ｎｓ程度とされ
ている。これはギャップ放電における放電波形の電流立
上り時間と比べて緩やかであるため、前述の問題が発生
する。
【００１０】そこでこの問題を解決するために、例えば
特開平１１−１６３２４７号公報（従来例２，３）に
は、図１１の説明図（従来例２）及び図１２の説明図
（従来例３）に示す半導体装置およびリードフレームが
ある。これには、図１１に示すように、半導体チップ６
上にＮＣピン専用のボンディングパッド６２と静電破壊
保護回路６４とを形成し、ＮＣピンＰ１（インナリード
９）とＮＣピン専用ボンディングパッド６２とをボンデ
ィングワイヤ７で接続する半導体装置が示されている。
この場合、ＮＣピンＰ１に印加された静電ノイズを、Ｎ
Ｃピン専用静電破壊保護回路６４で過電圧を吸収して、
接地電位ピンＰ２へ放電する（サージの経路ＳＧＰ）こ
とで、ＮＣピンＰ１に隣接する入力ピンＰ３への静電放
電による（サージにより印加された静電ノイズによる）
半導体チップ６の破壊を防止することが開示されてい
る。
特開平１１−１６３２４７号公報（従来例２，３）に
は、図１１の説明図（従来例２）及び図１２の説明図
（従来例３）に示す半導体装置およびリードフレームが
ある。これには、図１１に示すように、半導体チップ６
上にＮＣピン専用のボンディングパッド６２と静電破壊
保護回路６４とを形成し、ＮＣピンＰ１（インナリード
９）とＮＣピン専用ボンディングパッド６２とをボンデ
ィングワイヤ７で接続する半導体装置が示されている。
この場合、ＮＣピンＰ１に印加された静電ノイズを、Ｎ
Ｃピン専用静電破壊保護回路６４で過電圧を吸収して、
接地電位ピンＰ２へ放電する（サージの経路ＳＧＰ）こ
とで、ＮＣピンＰ１に隣接する入力ピンＰ３への静電放
電による（サージにより印加された静電ノイズによる）
半導体チップ６の破壊を防止することが開示されてい
る。
【００１１】この従来例２は、ＮＣピンＰ１に印加され
た静電ノイズを、接地電位ピンＰ２へ放電することによ
り、ＮＣピンＰ１に隣接する入力ピンＰ３への静電放電
による半導体チップ６の破壊を防止する点において効果
を奏している。
た静電ノイズを、接地電位ピンＰ２へ放電することによ
り、ＮＣピンＰ１に隣接する入力ピンＰ３への静電放電
による半導体チップ６の破壊を防止する点において効果
を奏している。
【００１２】しかしながら、この従来例２ではＮＣピン
専用のボンディングパッド６２と静電破壊保護回路６４
とを設けているため、チップサイズが大きくなってしま
うという問題が生じる。そして、チップサイズが大きく
なってしまうと、半導体ウエハ当たりの有効チップ数が
減少するため、生産歩留を落とす原因となるという問題
が生じる。
専用のボンディングパッド６２と静電破壊保護回路６４
とを設けているため、チップサイズが大きくなってしま
うという問題が生じる。そして、チップサイズが大きく
なってしまうと、半導体ウエハ当たりの有効チップ数が
減少するため、生産歩留を落とす原因となるという問題
が生じる。
【００１３】またこれには、図１２に示すように、ＮＣ
ピンＰ１は半導体チップ６に無接続であり、そして、Ｎ
ＣピンＰ１、入力ピンＰ３と半導体チップ６との間には
接地電位ピンＰ２が配置されており、ＮＣピンＰ１であ
るインナリード９と接地電位ピンＰ２であるインナリー
ド９とが対向する部分はクリアランスを小さくした半導
体装置およびリードフレームが示されている。この場
合、ＮＣピンＰ１であるインナリード９と接地電位ピン
Ｐ２であるインナリード９とが対向する部分はクリアラ
ンスを小さくして、ＮＣピンＰ１に印加された静電ノイ
ズが、接地電位ピンＰ２へ放電しやすい形状になってい
ることで、ＮＣピンＰ１に隣接する入力ピンＰ３への静
電放電による半導体チップ６の破壊を防止することが開
示されている。
ピンＰ１は半導体チップ６に無接続であり、そして、Ｎ
ＣピンＰ１、入力ピンＰ３と半導体チップ６との間には
接地電位ピンＰ２が配置されており、ＮＣピンＰ１であ
るインナリード９と接地電位ピンＰ２であるインナリー
ド９とが対向する部分はクリアランスを小さくした半導
体装置およびリードフレームが示されている。この場
合、ＮＣピンＰ１であるインナリード９と接地電位ピン
Ｐ２であるインナリード９とが対向する部分はクリアラ
ンスを小さくして、ＮＣピンＰ１に印加された静電ノイ
ズが、接地電位ピンＰ２へ放電しやすい形状になってい
ることで、ＮＣピンＰ１に隣接する入力ピンＰ３への静
電放電による半導体チップ６の破壊を防止することが開
示されている。
【００１４】しかしながら、この従来例３では放電箇所
が半導体装置内部の樹脂封止部であるため、放電が起き
にくいという問題が生じる。つまり、絶縁材料の絶縁耐
力は空気の１０〜１００倍に達することが知られている
が、封止樹脂は絶縁材料であるため、半導体装置内部の
樹脂封止部では放電が起きにくい。この結果、半導体装
置の外部（空気）に露出しているピン間（アウタリード
間）で放電が起きてしまう可能性があるという問題が生
じる。
が半導体装置内部の樹脂封止部であるため、放電が起き
にくいという問題が生じる。つまり、絶縁材料の絶縁耐
力は空気の１０〜１００倍に達することが知られている
が、封止樹脂は絶縁材料であるため、半導体装置内部の
樹脂封止部では放電が起きにくい。この結果、半導体装
置の外部（空気）に露出しているピン間（アウタリード
間）で放電が起きてしまう可能性があるという問題が生
じる。
【００１５】従って、本発明の目的は、ＮＣピンに印加
された静電ノイズの隣接するピンへの放電を防止するこ
とができ、印加された静電ノイズによる半導体チップの
破壊を防止することができる半導体装置を提供すること
にある。
された静電ノイズの隣接するピンへの放電を防止するこ
とができ、印加された静電ノイズによる半導体チップの
破壊を防止することができる半導体装置を提供すること
にある。
【００１６】本発明の他の目的は、チップサイズを拡大
することなく、静電ノイズによる半導体チップの破壊を
防止することができる半導体装置を提供することにあ
る。
することなく、静電ノイズによる半導体チップの破壊を
防止することができる半導体装置を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
基板と、前記基板に形成された配線パターンを有する第
１の配線導体と、前記基板に搭載された半導体チップ
と、前記半導体チップと前記第１の配線導体とを接続す
る接続手段と、前記第１の配線導体に接続され前記接続
手段により前記半導体チップに接続されている第１の外
部端子と、前記第１の配線導体に接続のみされている第
２の外部端子とを有する半導体装置において、前記第２
の外部端子と前記第２の外部端子と隣接する外部端子と
の間に位置して前記基板に形成された配線パターンを有
する第２の配線導体を有することを特徴とする。
基板と、前記基板に形成された配線パターンを有する第
１の配線導体と、前記基板に搭載された半導体チップ
と、前記半導体チップと前記第１の配線導体とを接続す
る接続手段と、前記第１の配線導体に接続され前記接続
手段により前記半導体チップに接続されている第１の外
部端子と、前記第１の配線導体に接続のみされている第
２の外部端子とを有する半導体装置において、前記第２
の外部端子と前記第２の外部端子と隣接する外部端子と
の間に位置して前記基板に形成された配線パターンを有
する第２の配線導体を有することを特徴とする。
【００１８】また、前記第２の配線導体が、前記第２の
配線導体と前記第２の外部端子との距離が、前記第２の
外部端子と前記第２の外部端子と隣接する外部端子との
距離より小さい位置に設けられている。
配線導体と前記第２の外部端子との距離が、前記第２の
外部端子と前記第２の外部端子と隣接する外部端子との
距離より小さい位置に設けられている。
【００１９】また、前記第２の配線導体が、接地電位ピ
ンである前記第１の外部端子が接続されている前記第１
の配線導体に接続されている。または、前記第２の配線
導体が、電源供給ピンである前記第１の外部端子が接続
されている前記第１の配線導体に接続されている。
ンである前記第１の外部端子が接続されている前記第１
の配線導体に接続されている。または、前記第２の配線
導体が、電源供給ピンである前記第１の外部端子が接続
されている前記第１の配線導体に接続されている。
【００２０】また、前記第２の配線導体が、前記第２の
外部端子の周囲を囲む形状で設けられている。また、前
記第２の配線導体が、前記基板の表面に露出して設けら
れている。
外部端子の周囲を囲む形状で設けられている。また、前
記第２の配線導体が、前記基板の表面に露出して設けら
れている。
【００２１】本発明の半導体装置は、基板と、前記基板
に形成された配線パターンを有する配線導体と、前記基
板に搭載された半導体チップと、前記半導体チップと前
記配線導体とを接続する接続手段と、前記配線導体に接
続された外部端子とを有する半導体装置において、前記
外部端子の周囲を取り巻くように形成された第１の絶縁
膜と、前記第１の絶縁膜と隣接する前記第１の絶縁膜と
の間を覆うように前記基板の表面に形成された導電膜
と、前記導電膜と前記基板との間に形成された第２の絶
縁膜とを有することを特徴とする。
に形成された配線パターンを有する配線導体と、前記基
板に搭載された半導体チップと、前記半導体チップと前
記配線導体とを接続する接続手段と、前記配線導体に接
続された外部端子とを有する半導体装置において、前記
外部端子の周囲を取り巻くように形成された第１の絶縁
膜と、前記第１の絶縁膜と隣接する前記第１の絶縁膜と
の間を覆うように前記基板の表面に形成された導電膜
と、前記導電膜と前記基板との間に形成された第２の絶
縁膜とを有することを特徴とする。
【００２２】また、前記導電膜が、接地電位ピンである
前記外部端子が接続されている前記配線導体に接続され
ている。
前記外部端子が接続されている前記配線導体に接続され
ている。
【００２３】この様な本発明によれば、配線導体に接続
のみされ半導体チップに接続されていない外部端子と隣
接する外部端子との間に位置して、接地電位ピンである
外部端子が接続されている配線導体に接続されている配
線導体又は導電膜を設けている。
のみされ半導体チップに接続されていない外部端子と隣
接する外部端子との間に位置して、接地電位ピンである
外部端子が接続されている配線導体に接続されている配
線導体又は導電膜を設けている。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
の実施形態を示す平面図、図２は図１のＡ−Ａ断面図、
図３は図２の第１の実施形態の半導体装置を実装基板に
実装した状態を示す断面図、図４及び図５は図１及び図
２の第１の実施形態の動作を示す、図４は図１のＢ部拡
大図、図５は図４のＡ−Ａ断面図である。
て図面を参照して詳細に説明する。図１は本発明の第１
の実施形態を示す平面図、図２は図１のＡ−Ａ断面図、
図３は図２の第１の実施形態の半導体装置を実装基板に
実装した状態を示す断面図、図４及び図５は図１及び図
２の第１の実施形態の動作を示す、図４は図１のＢ部拡
大図、図５は図４のＡ−Ａ断面図である。
【００２５】図１及び図２に示すように、本実施形態の
半導体装置は、プリント基板１、プリント基板１に搭載
された半導体チップ６、プリント基板１に形成された配
線パターンを有する配線導体４及び静電ノイズ吸収配線
導体３、半導体チップ６と配線導体４とを接続するボン
ディングワイヤ７、プリント基板１の半導体チップ６の
搭載面と反対面上に全面を覆うように形成され、プリン
ト基板１の配線導体４上に選択的に開口部が設けられ、
プリント基板１の静電ノイズ吸収配線導体３の表面を露
出して形成された絶縁膜５、絶縁膜５に設けられた開口
部にて配線導体４に接続された半田ボール２、プリント
基板１上の半導体チップ６やボンディングワイヤ７等を
覆っている封止樹脂８を有している。
半導体装置は、プリント基板１、プリント基板１に搭載
された半導体チップ６、プリント基板１に形成された配
線パターンを有する配線導体４及び静電ノイズ吸収配線
導体３、半導体チップ６と配線導体４とを接続するボン
ディングワイヤ７、プリント基板１の半導体チップ６の
搭載面と反対面上に全面を覆うように形成され、プリン
ト基板１の配線導体４上に選択的に開口部が設けられ、
プリント基板１の静電ノイズ吸収配線導体３の表面を露
出して形成された絶縁膜５、絶縁膜５に設けられた開口
部にて配線導体４に接続された半田ボール２、プリント
基板１上の半導体チップ６やボンディングワイヤ７等を
覆っている封止樹脂８を有している。
【００２６】ここで、静電ノイズ吸収配線導体３は、半
導体チップ６に無接続なＮＣピン（Ｐ１）である半田ボ
ール２と隣接する半田ボール２との間に位置して、ＮＣ
ピン（Ｐ１）である半田ボール２の周囲を囲む形状で、
（静電ノイズ吸収配線導体３の）表面を絶縁膜５上に露
出して設けられ、そして、接地電位ピン（Ｐ２）である
半田ボール２が接続されている配線導体４に接続されて
いる。
導体チップ６に無接続なＮＣピン（Ｐ１）である半田ボ
ール２と隣接する半田ボール２との間に位置して、ＮＣ
ピン（Ｐ１）である半田ボール２の周囲を囲む形状で、
（静電ノイズ吸収配線導体３の）表面を絶縁膜５上に露
出して設けられ、そして、接地電位ピン（Ｐ２）である
半田ボール２が接続されている配線導体４に接続されて
いる。
【００２７】なお、ＮＣピンＰ１は、半導体チップ６に
無接続な半田ボール２である。そして、接地電位ピンＰ
２、入力ピンＰ３及び電源供給ピン（図示せず）である
半田ボール２は、夫々配線導体４とボンディングワイヤ
７とを介して半導体チップ６に接続されている。
無接続な半田ボール２である。そして、接地電位ピンＰ
２、入力ピンＰ３及び電源供給ピン（図示せず）である
半田ボール２は、夫々配線導体４とボンディングワイヤ
７とを介して半導体チップ６に接続されている。
【００２８】そして、図３に示すように、本実施形態の
半導体装置は、実装基板２１に実装された状態でも、静
電ノイズ吸収配線導体３は、例えばリフローにより実装
基板２１に接続された、ＮＣピンＰ１である半田ボール
２及び隣接する半田ボール２が接触（ショート）しない
位置に設けられている。
半導体装置は、実装基板２１に実装された状態でも、静
電ノイズ吸収配線導体３は、例えばリフローにより実装
基板２１に接続された、ＮＣピンＰ１である半田ボール
２及び隣接する半田ボール２が接触（ショート）しない
位置に設けられている。
【００２９】ここで、この半導体装置は、図４及び図５
に示すように動作する。図４及び図５に示すように、Ｎ
ＣピンＰ１に静電ノイズＳＮが印加されると、ＮＣピン
Ｐ１は半導体チップ６に無接続であり、ボンディングワ
イヤ７を介しての電荷移動ができないため、ギャップ放
電（サージＳＧ）を起こす。
に示すように動作する。図４及び図５に示すように、Ｎ
ＣピンＰ１に静電ノイズＳＮが印加されると、ＮＣピン
Ｐ１は半導体チップ６に無接続であり、ボンディングワ
イヤ７を介しての電荷移動ができないため、ギャップ放
電（サージＳＧ）を起こす。
【００３０】ギャップ放電電圧Ｖｓは、パッシェンの法
則によって以下の式で表される。
則によって以下の式で表される。
【００３１】
【式１】
【００３２】上記式は、温度Ｔと空気圧力ｐが一定であ
る条件下では、ギャップ放電電圧Ｖｓは電極間距離ｄに
依存することを示す。すなわち、電極間距離ｄが小さけ
ればギャップ放電電圧Ｖｓも小さくなるため、ギャップ
放電が起きやすくなる。
る条件下では、ギャップ放電電圧Ｖｓは電極間距離ｄに
依存することを示す。すなわち、電極間距離ｄが小さけ
ればギャップ放電電圧Ｖｓも小さくなるため、ギャップ
放電が起きやすくなる。
【００３３】図５に於いて、ＮＣピンＰ１と隣接する入
力ピンＰ３との距離をａ、ＮＣピンＰ１と静電ノイズ吸
収配線導体３との距離をｂとすると、電極間距離（ｄ）
の関係はａ＞ｂであるので、サージＳＧの経路として
は、図４及び図５に示す、サージの経路ＳＧＰとなる。
力ピンＰ３との距離をａ、ＮＣピンＰ１と静電ノイズ吸
収配線導体３との距離をｂとすると、電極間距離（ｄ）
の関係はａ＞ｂであるので、サージＳＧの経路として
は、図４及び図５に示す、サージの経路ＳＧＰとなる。
【００３４】ＮＣピンＰ１に印可された静電ノイズＳＮ
は、静電ノイズ吸収配線導体３を介して、接地電位に対
して放電されるが、接地電位ピンＰ２は配線導体４とボ
ンディングワイヤ７とを通じて、半導体チップ６に形成
された高容量のコンデンサー（図示せず）に接続されて
いるため、静電ノイズＳＮを十分吸収することができ
る。
は、静電ノイズ吸収配線導体３を介して、接地電位に対
して放電されるが、接地電位ピンＰ２は配線導体４とボ
ンディングワイヤ７とを通じて、半導体チップ６に形成
された高容量のコンデンサー（図示せず）に接続されて
いるため、静電ノイズＳＮを十分吸収することができ
る。
【００３５】また、本実施形態では、静電ノイズ吸収配
線導体３は、接地電位ピンＰ２に接続されているが、本
発明はこれに限定されず、電源供給ピン（図示せず）に
接続されていても良い。
線導体３は、接地電位ピンＰ２に接続されているが、本
発明はこれに限定されず、電源供給ピン（図示せず）に
接続されていても良い。
【００３６】ここで、本実施形態では、既存の半導体装
置の製造工程に対しての変更が少ないため、生産コスト
を上げることなく、静電ノイズによる半導体チップの破
壊を防止することができる。
置の製造工程に対しての変更が少ないため、生産コスト
を上げることなく、静電ノイズによる半導体チップの破
壊を防止することができる。
【００３７】図６は本発明の第２の実施形態を示す平面
図、図７は図６のＣ−Ｃ断面図、図８は図７の第２の実
施形態の半導体装置を実装基板に実装した状態を示す断
面図である。図６及び図７に示すように、本実施形態の
半導体装置は、図１及び図２に示す第１の実施形態が、
半田ボール２及び静電ノイズ吸収配線導体３以外のプリ
ント基板１の表面に絶縁膜５が形成され、静電ノイズ吸
収配線導体３が接地電位ピンＰ２である半田ボール２が
接続されている配線導体４に接続されて構成されている
のに対し、半田ボール２の周囲を取り巻くように第１の
絶縁膜１３が形成され、半田ボール２及び第１の絶縁膜
１３以外のプリント基板１の表面に、第１の絶縁膜１３
と隣接する第１の絶縁膜１３との間を覆うように導電膜
１５が形成され、導電膜１５が接地電位ピンＰ２である
半田ボール２が接続されている配線パターンを有する第
２の配線導体１２に接続され、導電膜１５とプリント基
板１との間には第２の配線導体１２及び接地電位ピンＰ
２以外のＮＣピンＰ１、入力ピンＰ３等である半田ボー
ル２が夫々接続されている配線パターンを有する第１の
配線導体１１上に選択的に開口部が設けられた第２の絶
縁膜１４が形成されているものである。
図、図７は図６のＣ−Ｃ断面図、図８は図７の第２の実
施形態の半導体装置を実装基板に実装した状態を示す断
面図である。図６及び図７に示すように、本実施形態の
半導体装置は、図１及び図２に示す第１の実施形態が、
半田ボール２及び静電ノイズ吸収配線導体３以外のプリ
ント基板１の表面に絶縁膜５が形成され、静電ノイズ吸
収配線導体３が接地電位ピンＰ２である半田ボール２が
接続されている配線導体４に接続されて構成されている
のに対し、半田ボール２の周囲を取り巻くように第１の
絶縁膜１３が形成され、半田ボール２及び第１の絶縁膜
１３以外のプリント基板１の表面に、第１の絶縁膜１３
と隣接する第１の絶縁膜１３との間を覆うように導電膜
１５が形成され、導電膜１５が接地電位ピンＰ２である
半田ボール２が接続されている配線パターンを有する第
２の配線導体１２に接続され、導電膜１５とプリント基
板１との間には第２の配線導体１２及び接地電位ピンＰ
２以外のＮＣピンＰ１、入力ピンＰ３等である半田ボー
ル２が夫々接続されている配線パターンを有する第１の
配線導体１１上に選択的に開口部が設けられた第２の絶
縁膜１４が形成されているものである。
【００３８】そして、図６及び図７に示すように、第１
の絶縁膜１３により導電膜１５と半田ボール２とは絶縁
されている。また、第２の絶縁膜１４により導電膜１５
と第１の配線導体１１とは絶縁されている。
の絶縁膜１３により導電膜１５と半田ボール２とは絶縁
されている。また、第２の絶縁膜１４により導電膜１５
と第１の配線導体１１とは絶縁されている。
【００３９】そして、図８に示すように、本実施形態の
半導体装置は、実装基板２１に実装された状態でも、例
えばリフローにより実装基板２１に接続された、半田ボ
ール２が導電膜１５に接触（ショート）することは第１
の絶縁膜１３により起こらない。
半導体装置は、実装基板２１に実装された状態でも、例
えばリフローにより実装基板２１に接続された、半田ボ
ール２が導電膜１５に接触（ショート）することは第１
の絶縁膜１３により起こらない。
【００４０】ここで、この半導体装置は、次のように動
作する。ＮＣピンＰ１に静電ノイズＳＮ（図示せず）が
印加されると、ギャップ放電（サージＳＧ）を起こす。
作する。ＮＣピンＰ１に静電ノイズＳＮ（図示せず）が
印加されると、ギャップ放電（サージＳＧ）を起こす。
【００４１】ＮＣピンＰ１に印可された静電ノイズＳＮ
は、導電膜１５を介して、接地電位に対して放電される
が、接地電位ピンＰ２は第２の配線導体１２とボンディ
ングワイヤ７とを通じて、半導体チップ６に形成された
高容量のコンデンサー（図示せず）に接続されているた
め、静電ノイズＳＮを十分吸収することができる。
は、導電膜１５を介して、接地電位に対して放電される
が、接地電位ピンＰ２は第２の配線導体１２とボンディ
ングワイヤ７とを通じて、半導体チップ６に形成された
高容量のコンデンサー（図示せず）に接続されているた
め、静電ノイズＳＮを十分吸収することができる。
【００４２】ここで、第２の実施形態と第１の実施形態
との相違として、第１の実施形態では、ＮＣピンである
半田ボールの周囲に静電ノイズ吸収配線導体を設けるた
め、プリント基板内の他の信号配線導体とショートしな
いように、静電ノイズ吸収配線導体の配線パターンの設
計を行う必要がある。しかし、第２の実施形態では、プ
リント基板の表面全体が導体（導電膜）であるため、Ｎ
Ｃピンである半田ボールの場所に寄らず静電ノイズを吸
収する放電経路が得られるので、第１の実施形態のよう
に静電ノイズ吸収配線導体の配線パターンを考慮する必
要がなく、スタンダードなプリント基板を用いた半導体
装置を提供することができる。
との相違として、第１の実施形態では、ＮＣピンである
半田ボールの周囲に静電ノイズ吸収配線導体を設けるた
め、プリント基板内の他の信号配線導体とショートしな
いように、静電ノイズ吸収配線導体の配線パターンの設
計を行う必要がある。しかし、第２の実施形態では、プ
リント基板の表面全体が導体（導電膜）であるため、Ｎ
Ｃピンである半田ボールの場所に寄らず静電ノイズを吸
収する放電経路が得られるので、第１の実施形態のよう
に静電ノイズ吸収配線導体の配線パターンを考慮する必
要がなく、スタンダードなプリント基板を用いた半導体
装置を提供することができる。
【００４３】
【発明の効果】以上述べたように、本発明によれば、Ｎ
Ｃピン（である半田ボール）と隣接するピン（である半
田ボール）との間に静電ノイズ吸収配線導体又は導電膜
を設け、ＮＣピンに印加された静電ノイズを吸収してい
るので、ＮＣピンに印加された静電ノイズの隣接するピ
ンへの放電を防止することができ、印加された静電ノイ
ズによる半導体チップの破壊を防止することができると
いう効果が得られる。
Ｃピン（である半田ボール）と隣接するピン（である半
田ボール）との間に静電ノイズ吸収配線導体又は導電膜
を設け、ＮＣピンに印加された静電ノイズを吸収してい
るので、ＮＣピンに印加された静電ノイズの隣接するピ
ンへの放電を防止することができ、印加された静電ノイ
ズによる半導体チップの破壊を防止することができると
いう効果が得られる。
【００４４】また、半導体チップ上へのＮＣピン専用の
ボンディングパッドや静電破壊保護回路の形成（配置）
が不要であるので、チップサイズを拡大することなく、
静電ノイズによる半導体チップの破壊を防止することが
できるという効果も得られる。
ボンディングパッドや静電破壊保護回路の形成（配置）
が不要であるので、チップサイズを拡大することなく、
静電ノイズによる半導体チップの破壊を防止することが
できるという効果も得られる。
【図１】本発明の半導体装置の第１の実施形態を示す平
面図である。
面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図２の第１の実施形態の半導体装置を実装基板
に実装した状態を示す断面図である。
に実装した状態を示す断面図である。
【図４】図５と共に、図１及び図２の第１の実施形態の
動作を示す、図１のＢ部拡大図である。
動作を示す、図１のＢ部拡大図である。
【図５】図４と共に、図１及び図２の第１の実施形態の
動作を示す、図４のＡ−Ａ断面図である。
動作を示す、図４のＡ−Ａ断面図である。
【図６】本発明の第２の実施形態を示す平面図である。
【図７】図６のＣ−Ｃ断面図である。
【図８】図７の第２の実施形態の半導体装置を実装基板
に実装した状態を示す断面図である。
に実装した状態を示す断面図である。
【図９】従来技術を示す平面図である。
【図１０】図９のＤ−Ｄ断面図である。
【図１１】他の従来技術を示す説明図である。
【図１２】さらに他の従来技術を示す説明図である。
１ プリント基板 ２ 半田ボール ３ 静電ノイズ吸収配線導体 ４ 配線導体 ５ 絶縁膜 ６ 半導体チップ ６１ ボンディングパッド ６２ ＮＣピン専用ボンディングパッド ６３ 静電破壊保護回路 ６４ ＮＣピン専用静電破壊保護回路 ６５ 内部回路 ７ ボンディングワイヤ ８ 封止樹脂 ９ インナーリード １１ 第１の配線導体 １２ 第２の配線導体 １３ 第１の絶縁膜 １４ 第２の絶縁膜 １５ 導電膜 ２１ 実装基板 Ｐ１ ＮＣピン Ｐ２ 接地電位ピン Ｐ３ 入力ピン ＳＧ サージ ＳＧＰ サージの経路 ＳＮ 静電ノイズ
Claims (8)
- 【請求項１】 基板と、前記基板に形成された配線パタ
ーンを有する第１の配線導体と、前記基板に搭載された
半導体チップと、前記半導体チップと前記第１の配線導
体とを接続する接続手段と、前記第１の配線導体に接続
され前記接続手段により前記半導体チップに接続されて
いる第１の外部端子と、前記第１の配線導体に接続のみ
されている第２の外部端子とを有する半導体装置におい
て、前記第２の外部端子と前記第２の外部端子と隣接す
る外部端子との間に位置して前記基板に形成された配線
パターンを有する第２の配線導体を有することを特徴と
する半導体装置。 - 【請求項２】 前記第２の配線導体が、前記第２の配線
導体と前記第２の外部端子との距離が、前記第２の外部
端子と前記第２の外部端子と隣接する外部端子との距離
より小さい位置に設けられている請求項１記載の半導体
装置。 - 【請求項３】 前記第２の配線導体が、接地電位ピンで
ある前記第１の外部端子が接続されている前記第１の配
線導体に接続されている請求項１または２記載の半導体
装置。 - 【請求項４】 前記第２の配線導体が、電源供給ピンで
ある前記第１の外部端子が接続されている前記第１の配
線導体に接続されている請求項１または２記載の半導体
装置。 - 【請求項５】 前記第２の配線導体が、前記第２の外部
端子の周囲を囲む形状で設けられている請求項１または
２記載の半導体装置。 - 【請求項６】 前記第２の配線導体が、前記基板の表面
に露出して設けられている請求項１，２または５記載の
半導体装置。 - 【請求項７】 基板と、前記基板に形成された配線パタ
ーンを有する配線導体と、前記基板に搭載された半導体
チップと、前記半導体チップと前記配線導体とを接続す
る接続手段と、前記配線導体に接続された外部端子とを
有する半導体装置において、前記外部端子の周囲を取り
巻くように形成された第１の絶縁膜と、前記第１の絶縁
膜と隣接する前記第１の絶縁膜との間を覆うように前記
基板の表面に形成された導電膜と、前記導電膜と前記基
板との間に形成された第２の絶縁膜とを有することを特
徴とする半導体装置。 - 【請求項８】 前記導電膜が、接地電位ピンである前記
外部端子が接続されている前記配線導体に接続されてい
る請求項７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394800A JP2002198466A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394800A JP2002198466A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198466A true JP2002198466A (ja) | 2002-07-12 |
Family
ID=18860366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394800A Pending JP2002198466A (ja) | 2000-12-26 | 2000-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198466A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977428B2 (en) | 2003-01-07 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Semiconductor device adapted to remove noise from a signal |
| JP2008098251A (ja) * | 2006-10-06 | 2008-04-24 | Nec Electronics Corp | 配線基板 |
| JP2008205332A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | 半導体パッケージ |
| US10903177B2 (en) | 2018-12-14 | 2021-01-26 | Samsung Electronics Co.. Ltd. | Method of manufacturing a semiconductor package |
| WO2023136056A1 (ja) * | 2022-01-11 | 2023-07-20 | ローム株式会社 | 半導体装置 |
-
2000
- 2000-12-26 JP JP2000394800A patent/JP2002198466A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977428B2 (en) | 2003-01-07 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Semiconductor device adapted to remove noise from a signal |
| US7268422B2 (en) | 2003-01-07 | 2007-09-11 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device adapted to remove noise from a signal |
| JP2008098251A (ja) * | 2006-10-06 | 2008-04-24 | Nec Electronics Corp | 配線基板 |
| JP2008205332A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | 半導体パッケージ |
| US10903177B2 (en) | 2018-12-14 | 2021-01-26 | Samsung Electronics Co.. Ltd. | Method of manufacturing a semiconductor package |
| US11594500B2 (en) | 2018-12-14 | 2023-02-28 | Samsung Electronics Co., Ltd. | Semiconductor package |
| WO2023136056A1 (ja) * | 2022-01-11 | 2023-07-20 | ローム株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030812 |