JPH11195744A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11195744A JPH11195744A JP9368413A JP36841397A JPH11195744A JP H11195744 A JPH11195744 A JP H11195744A JP 9368413 A JP9368413 A JP 9368413A JP 36841397 A JP36841397 A JP 36841397A JP H11195744 A JPH11195744 A JP H11195744A
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Abstract
(57)【要約】
【課題】 静電破壊防止用保護素子または保護回路を備
えた、低コストのマルチチップ構成の半導体集積回路を
提供する。 【解決手段】 少なくとも入出力端子部６、６’のいず
れかに静電破壊防止用保護素子または保護回路を備えた
第一の半導体回路素子チップ３と、入出力端子部９に静
電破壊防止用保護素子または保護回路を有さないかある
いは上記第一の半導体回路素子チップに比較し静電破壊
強度の低い静電破壊防止用保護素子あるいは保護回路を
有した第二の半導体回路素子チップ８とを具備し、上記
半導体パッケージから導出する上記半導体集積回路１１
の外部接続端子１と上記第一の半導体回路素子チップの
出力端子６とを接続部材２により電気的に接続し、上記
第一の半導体回路素子チップ３の静電破壊防止用保護素
子４を経由した入力端子６’と上記第二の半導体回路素
子チップの出力端子９とを接続部材７を介して電気的に
接続する。
えた、低コストのマルチチップ構成の半導体集積回路を
提供する。 【解決手段】 少なくとも入出力端子部６、６’のいず
れかに静電破壊防止用保護素子または保護回路を備えた
第一の半導体回路素子チップ３と、入出力端子部９に静
電破壊防止用保護素子または保護回路を有さないかある
いは上記第一の半導体回路素子チップに比較し静電破壊
強度の低い静電破壊防止用保護素子あるいは保護回路を
有した第二の半導体回路素子チップ８とを具備し、上記
半導体パッケージから導出する上記半導体集積回路１１
の外部接続端子１と上記第一の半導体回路素子チップの
出力端子６とを接続部材２により電気的に接続し、上記
第一の半導体回路素子チップ３の静電破壊防止用保護素
子４を経由した入力端子６’と上記第二の半導体回路素
子チップの出力端子９とを接続部材７を介して電気的に
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体パッケ
ージに複数個の半導体回路素子チップを有するマルチチ
ップ構成の半導体集積回路に関する。
ージに複数個の半導体回路素子チップを有するマルチチ
ップ構成の半導体集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路の静電破壊防止あ
るいは強度の向上のため、半導体集積回路の入出力端子
部に外部より半導体集積回路に加わる静電気エネルギー
をバイパスを経由させるか、吸収させるために主に受動
素子を用いた保護素子あるいは能動素子を含んだ保護回
路を配置するのが一般的であった。
るいは強度の向上のため、半導体集積回路の入出力端子
部に外部より半導体集積回路に加わる静電気エネルギー
をバイパスを経由させるか、吸収させるために主に受動
素子を用いた保護素子あるいは能動素子を含んだ保護回
路を配置するのが一般的であった。
【０００３】例えば、ＳＨＦ帯以上の周波数領域の通信
用ＬＳＩとして、高周波フロントエンド用のガリウム砒
素ＩＣチップと周波数変調後の低周波信号処理用のシリ
コンＩＣチップとを同一の半導体パッケージに組み込ん
だマルチチップ構成の半導体集積回路があり、これらは
各半導体チップの各入出力端子ごとに静電エネルギーに
よる破壊防止用の保護素子あるいは保護回路が配置され
ていた。
用ＬＳＩとして、高周波フロントエンド用のガリウム砒
素ＩＣチップと周波数変調後の低周波信号処理用のシリ
コンＩＣチップとを同一の半導体パッケージに組み込ん
だマルチチップ構成の半導体集積回路があり、これらは
各半導体チップの各入出力端子ごとに静電エネルギーに
よる破壊防止用の保護素子あるいは保護回路が配置され
ていた。
【０００４】
【発明が解決しようとする課題】上述の保護素子や保護
回路の大きさは一般的に製造方法やＩＣチップの素材等
により異なるが、１万〜１０万μｍ2になる場合があ
り、さらにこれら保護素子や保護回路がＩＣチップの外
周部に配置されることが多い。この結果保護素子や保護
回路の配置によってはＩＣチップのサイズが一辺あたり
０．１〜０．４ｍｍ程度大きくなってしまい、コストア
ップの要因になっていた。
回路の大きさは一般的に製造方法やＩＣチップの素材等
により異なるが、１万〜１０万μｍ2になる場合があ
り、さらにこれら保護素子や保護回路がＩＣチップの外
周部に配置されることが多い。この結果保護素子や保護
回路の配置によってはＩＣチップのサイズが一辺あたり
０．１〜０．４ｍｍ程度大きくなってしまい、コストア
ップの要因になっていた。
【０００５】特にガリウム砒素ＩＣの場合、利用する回
路が高周波信号帯域に限定されることが多いためＩＣ内
の素子や配線間の距離を比較的大きくして素子、配線間
の相互干渉による特性への影響を防止する必要があるた
め、集積度が低周波用のシリコンＩＣほど高くなってい
ない。そのため実際に求められる機能を動作させる素子
領域よりもこれら保護素子や保護回路及びボンディング
パッド等の外部接続用端子の数や大きさでチップサイズ
がほぼ決定されてしまう。
路が高周波信号帯域に限定されることが多いためＩＣ内
の素子や配線間の距離を比較的大きくして素子、配線間
の相互干渉による特性への影響を防止する必要があるた
め、集積度が低周波用のシリコンＩＣほど高くなってい
ない。そのため実際に求められる機能を動作させる素子
領域よりもこれら保護素子や保護回路及びボンディング
パッド等の外部接続用端子の数や大きさでチップサイズ
がほぼ決定されてしまう。
【０００６】さらにこれら保護素子や保護回路は、ＩＣ
チップの最外周に位置させる場合が多く、チップサイズ
を大きくさせコストに占める割合が相対的に大きくなっ
ていた。特に保護回路に費やされる面積は保護素子より
もさらに大きくなっていた。
チップの最外周に位置させる場合が多く、チップサイズ
を大きくさせコストに占める割合が相対的に大きくなっ
ていた。特に保護回路に費やされる面積は保護素子より
もさらに大きくなっていた。
【０００７】一般にガリウム砒素ＩＣチップは高価な半
導体材料であるガリウム砒素を用いるため、シリコンＩ
Ｃチップよりコストが高く、ガリウム砒素のチップ上に
保護素子あるいは保護回路を配置することは、このマル
チチップ半導体集積回路においても全体のコストアップ
の重要な要因となっていた。
導体材料であるガリウム砒素を用いるため、シリコンＩ
Ｃチップよりコストが高く、ガリウム砒素のチップ上に
保護素子あるいは保護回路を配置することは、このマル
チチップ半導体集積回路においても全体のコストアップ
の重要な要因となっていた。
【０００８】さらにまた、シリコンＩＣにおいても特に
高速動作が求められる場合は、各素子寸法の微細化に伴
い静電破壊耐圧が小さくなっているため、上記のような
保護素子や保護回路を利用することが避けられなく、保
護素子や保護回路が半導体集積回路のコストに占める割
合が大きくなっていた。
高速動作が求められる場合は、各素子寸法の微細化に伴
い静電破壊耐圧が小さくなっているため、上記のような
保護素子や保護回路を利用することが避けられなく、保
護素子や保護回路が半導体集積回路のコストに占める割
合が大きくなっていた。
【０００９】本発明は、上記問題点を解消し、静電破壊
防止用保護素子または保護回路を備えた、低コストのマ
ルチチップ構成の半導体集積回路を提供することを目的
とする。
防止用保護素子または保護回路を備えた、低コストのマ
ルチチップ構成の半導体集積回路を提供することを目的
とする。
【００１０】
【問題を解決するための手段】上記目的を達成するた
め、本発明は、同一半導体パッケージ内に互いに接続部
材を介して電気的に接続した複数個の半導体回路素子チ
ップを有するマルチチップ構成の半導体集積回路におい
て、少なくとも入出力端子部のいずれかに静電破壊防止
用保護素子または保護回路を備えた第一の半導体回路素
子チップと、入出力端子部に静電破壊防止用保護素子ま
たは保護回路を有さないかあるいは上記第一の半導体回
路素子チップに比較し静電破壊強度の低い静電破壊防止
用保護素子あるいは保護回路を有した第二の半導体回路
素子チップとを具備し、上記半導体パッケージから導出
する上記半導体集積回路の外部接続端子と上記第一の半
導体回路素子チップの入力または出力端子とを接続部材
により電気的に接続し、上記第一の半導体回路素子チッ
プと上記第二の半導体回路素子チップそれぞれの出力端
子及び入力端子または入力端子及び出力端子を上記第一
の半導体回路素子チップの静電破壊防止用保護素子ある
いは保護回路を経由し接続部材を介して電気的に接続
し、上記第二の半導体回路素子チップに入力する外部か
らの静電エネルギーを上記静電破壊防止用保護素子ある
いは保護回路によって吸収することを特徴とするもので
ある。
め、本発明は、同一半導体パッケージ内に互いに接続部
材を介して電気的に接続した複数個の半導体回路素子チ
ップを有するマルチチップ構成の半導体集積回路におい
て、少なくとも入出力端子部のいずれかに静電破壊防止
用保護素子または保護回路を備えた第一の半導体回路素
子チップと、入出力端子部に静電破壊防止用保護素子ま
たは保護回路を有さないかあるいは上記第一の半導体回
路素子チップに比較し静電破壊強度の低い静電破壊防止
用保護素子あるいは保護回路を有した第二の半導体回路
素子チップとを具備し、上記半導体パッケージから導出
する上記半導体集積回路の外部接続端子と上記第一の半
導体回路素子チップの入力または出力端子とを接続部材
により電気的に接続し、上記第一の半導体回路素子チッ
プと上記第二の半導体回路素子チップそれぞれの出力端
子及び入力端子または入力端子及び出力端子を上記第一
の半導体回路素子チップの静電破壊防止用保護素子ある
いは保護回路を経由し接続部材を介して電気的に接続
し、上記第二の半導体回路素子チップに入力する外部か
らの静電エネルギーを上記静電破壊防止用保護素子ある
いは保護回路によって吸収することを特徴とするもので
ある。
【００１１】また、上記第一の半導体回路素子チップと
上記第二の半導体回路素子チップの一方あるいは両方を
複数個有するものである。
上記第二の半導体回路素子チップの一方あるいは両方を
複数個有するものである。
【００１２】また、上記第一の半導体回路素子チップを
静電破壊防止用保護素子あるいは静電破壊防止用保護回
路専用として構成するものである。
静電破壊防止用保護素子あるいは静電破壊防止用保護回
路専用として構成するものである。
【００１３】
【発明の実施の形態】図１は、本発明のマルチチップ構
成の半導体集積回路の概念を示した図、図２は本発明の
実施例として構成したマルチチップ半導体装置の接続方
法を示した説明図、図３は本発明の他の実施例を示した
説明図である。
成の半導体集積回路の概念を示した図、図２は本発明の
実施例として構成したマルチチップ半導体装置の接続方
法を示した説明図、図３は本発明の他の実施例を示した
説明図である。
【００１４】図１で、静電破壊強度の低い第二の半導体
回路素子チップ８の出力端子９が、接続部材７により静
電破壊強度の高い第一の半導体回路素子チップ３の出力
端子６と電気的に接続されている入力端子６'に接続さ
れ、出力端子６は、マルチチップで構成された半導体集
積回路１１の外部接続端子１に接続部材２により接続さ
れ、半導体集積回路１１から信号が外部に出力される。
回路素子チップ８の出力端子９が、接続部材７により静
電破壊強度の高い第一の半導体回路素子チップ３の出力
端子６と電気的に接続されている入力端子６'に接続さ
れ、出力端子６は、マルチチップで構成された半導体集
積回路１１の外部接続端子１に接続部材２により接続さ
れ、半導体集積回路１１から信号が外部に出力される。
【００１５】接続部材２及び７は、それぞれ抵抗成分及
びインダクタンス成分を有する。第一の半導体回路素子
チップ３の出力端子６には静電エネルギー吸収を行う静
電破壊防止用保護素子４が接続され、また第二の半導体
回路素子チップ８に対する入力端子６'には静電エネル
ギー吸収を行う静電破壊防止用素子５を介して接続され
ている。
びインダクタンス成分を有する。第一の半導体回路素子
チップ３の出力端子６には静電エネルギー吸収を行う静
電破壊防止用保護素子４が接続され、また第二の半導体
回路素子チップ８に対する入力端子６'には静電エネル
ギー吸収を行う静電破壊防止用素子５を介して接続され
ている。
【００１６】このような上記の構成により、半導体集積
回路１１の外部接続端子１から印加された静電エネルギ
ーは、第一の半導体回路素子チップ３上の保護素子４
と、保護素子５を介して接続された第二の半導体回路素
子チップ８の回路１０の入力インピーダンスとで分流さ
れることになり、保護素子４のインピーダンスを第二の
半導体回路素子チップ８の入力インピーダンスより低下
させる構成とすることにより、第二の半導体回路素子チ
ップ８の回路１０にダメージを与えないレベルに静電エ
ネルギーを低下させることができる。
回路１１の外部接続端子１から印加された静電エネルギ
ーは、第一の半導体回路素子チップ３上の保護素子４
と、保護素子５を介して接続された第二の半導体回路素
子チップ８の回路１０の入力インピーダンスとで分流さ
れることになり、保護素子４のインピーダンスを第二の
半導体回路素子チップ８の入力インピーダンスより低下
させる構成とすることにより、第二の半導体回路素子チ
ップ８の回路１０にダメージを与えないレベルに静電エ
ネルギーを低下させることができる。
【００１７】なお、図１では、本発明に関係する配線の
み表示し、実際に半導体集積回路を構成するその他の配
線部を省略してある。
み表示し、実際に半導体集積回路を構成するその他の配
線部を省略してある。
【００１８】図２は、本発明のマルチチップ構成の半導
体集積回路の接続方法の実施例を示し、静電破壊強度の
高い第一の半導体回路素子チップ３ａ上に、静電破壊強
度の低い第二の半導体回路素子チップ８ａを搭載して実
装するチップ−オン−チップ構造となっている。第二の
半導体回路素子チップ８ａの出力端子９ａを第一の半導
体回路素子チップ３ａ上の入力端子６'ａに接続部材で
あるワイヤー７ａにより電気的に接続し、さらに第一の
半導体回路素子チップ３ａの出力端子６ａからこの半導
体集積回路１１ａの外部接続端子１ａに接続部材である
ワイヤー２ａにより電気的に接続させている。
体集積回路の接続方法の実施例を示し、静電破壊強度の
高い第一の半導体回路素子チップ３ａ上に、静電破壊強
度の低い第二の半導体回路素子チップ８ａを搭載して実
装するチップ−オン−チップ構造となっている。第二の
半導体回路素子チップ８ａの出力端子９ａを第一の半導
体回路素子チップ３ａ上の入力端子６'ａに接続部材で
あるワイヤー７ａにより電気的に接続し、さらに第一の
半導体回路素子チップ３ａの出力端子６ａからこの半導
体集積回路１１ａの外部接続端子１ａに接続部材である
ワイヤー２ａにより電気的に接続させている。
【００１９】このような実装方法により、回路構成上、
図１と同一の効果を得ることができ、静電破壊強度の低
い第二の半導体回路素子チップ８ａは静電破壊強度の高
い第一の半導体回路素子チップ３ａの保護素子によって
静電エネルギーによる破壊から保護することができる。
図１と同一の効果を得ることができ、静電破壊強度の低
い第二の半導体回路素子チップ８ａは静電破壊強度の高
い第一の半導体回路素子チップ３ａの保護素子によって
静電エネルギーによる破壊から保護することができる。
【００２０】図２では一つの接続しか示していないが、
第二の半導体回路素子チップ８ａの素子サイズが第一の
半導体回路素子チップ３ａの素子サイズよりも小さけれ
ば、接続部材による素子間の接続が任意に可能になるた
め、第二の半導体回路素子チップ８ａの端子を第一の半
導体回路素子チップ３ａの任意の端子に接続することが
できる。
第二の半導体回路素子チップ８ａの素子サイズが第一の
半導体回路素子チップ３ａの素子サイズよりも小さけれ
ば、接続部材による素子間の接続が任意に可能になるた
め、第二の半導体回路素子チップ８ａの端子を第一の半
導体回路素子チップ３ａの任意の端子に接続することが
できる。
【００２１】上記の実施例では、半導体回路素子チップ
間の接続部材をワイヤーとしたが、ワイヤーの替わりに
半導体回路素子チップの電極部にバンプを設け、チップ
の接続面を対向させた半導体回路素子チップ間を、バン
プによる接続構造とすることも可能である。
間の接続部材をワイヤーとしたが、ワイヤーの替わりに
半導体回路素子チップの電極部にバンプを設け、チップ
の接続面を対向させた半導体回路素子チップ間を、バン
プによる接続構造とすることも可能である。
【００２２】図３は、本発明の他の実施例によるマルチ
チップ構成の半導体集積回路の実装方法を示したもの
で、第一の半導体回路素子チップ３ｂと第二の半導体回
路素子チップ８ｂをリードフレームや実装基板の同一面
上に実装した構造となっている。この場合は、第一の半
導体回路素子チップ３ｂと第二の半導体回路素子チップ
８ｂの接続部材２ｂ及び７ｂによる接続が図２の場合よ
り規制されるが、予め半導体回路素子チップ上の保護す
べき端子を定めておくことにより、第二の半導体回路素
子チップ８ｂを静電エネルギーより保護することができ
る。１ｂはリードフレームあるいは実装基板の外部接続
端子、５ｂは静電破壊防止用素子、６ｂ及び９ｂはそれ
ぞれ第一及び第二の半導体回路素子チップ３ｂ、８ｂの
出力端子、６’ｂは第一の半導体回路素子チップ３ｂの
入力端子、１１ｂは半導体集積回路を示す。
チップ構成の半導体集積回路の実装方法を示したもの
で、第一の半導体回路素子チップ３ｂと第二の半導体回
路素子チップ８ｂをリードフレームや実装基板の同一面
上に実装した構造となっている。この場合は、第一の半
導体回路素子チップ３ｂと第二の半導体回路素子チップ
８ｂの接続部材２ｂ及び７ｂによる接続が図２の場合よ
り規制されるが、予め半導体回路素子チップ上の保護す
べき端子を定めておくことにより、第二の半導体回路素
子チップ８ｂを静電エネルギーより保護することができ
る。１ｂはリードフレームあるいは実装基板の外部接続
端子、５ｂは静電破壊防止用素子、６ｂ及び９ｂはそれ
ぞれ第一及び第二の半導体回路素子チップ３ｂ、８ｂの
出力端子、６’ｂは第一の半導体回路素子チップ３ｂの
入力端子、１１ｂは半導体集積回路を示す。
【００２３】上記の実施例では、半導体回路素子間の接
続をワイヤーとしたが、ＴＡＢ配線部材を用いた接続構
造とすることも可能である。
続をワイヤーとしたが、ＴＡＢ配線部材を用いた接続構
造とすることも可能である。
【００２４】図２、図３の実施例では、静電破壊強度の
高い半導体回路素子チップと静電破壊強度の低い半導体
回路素子チップがそれぞれ一個ずつの場合について説明
したが、静電破壊強度の高い素子、低い素子のどちら
か、または両方が複数個有り、上記のような構成を取っ
た場合でも同様の効果があるのは明らかである。
高い半導体回路素子チップと静電破壊強度の低い半導体
回路素子チップがそれぞれ一個ずつの場合について説明
したが、静電破壊強度の高い素子、低い素子のどちら
か、または両方が複数個有り、上記のような構成を取っ
た場合でも同様の効果があるのは明らかである。
【００２５】また、静電破壊強度の高い半導体回路素子
チップに相当する半導体回路素子チップを保護素子専用
として一つあるいは複数の専用素子チップに纏め、上記
のような構成の接続方法により同一半導体パッケージに
収める方法も可能である。
チップに相当する半導体回路素子チップを保護素子専用
として一つあるいは複数の専用素子チップに纏め、上記
のような構成の接続方法により同一半導体パッケージに
収める方法も可能である。
【００２６】このように特に保護素子専用チップとした
場合、保護すべき複雑な回路構成の半導体回路素子チッ
プ中の静電破壊保護素子や保護回路を省略することがで
きるので、この半導体回路素子の素子サイズ縮小が可能
となり、半導体集積回路全体のコストを低減させること
が出来る。
場合、保護すべき複雑な回路構成の半導体回路素子チッ
プ中の静電破壊保護素子や保護回路を省略することがで
きるので、この半導体回路素子の素子サイズ縮小が可能
となり、半導体集積回路全体のコストを低減させること
が出来る。
【００２７】さらに保護素子専用チップとした半導体回
路素子チップは、比較的工程数の少ない製造方法を適用
することが可能であり、上記の静電破壊強度の高いより
複雑な半導体回路素子チップを製造する場合よりも簡単
な工程で製造することができるため製造コストの低減を
はかることが出来る。
路素子チップは、比較的工程数の少ない製造方法を適用
することが可能であり、上記の静電破壊強度の高いより
複雑な半導体回路素子チップを製造する場合よりも簡単
な工程で製造することができるため製造コストの低減を
はかることが出来る。
【００２８】
【発明の効果】以上説明したように、本発明のマルチチ
ップ構成の半導体集積回路により、静電破壊強度の低い
半導体回路素子チップを静電破壊強度の高い半導体回路
素子チップが保護するように構成したので、静電破壊強
度の低い半導体回路素子チップには、印可される静電エ
ネルギーの量が小さくなるため、従来に比べ複雑で高価
な回路構成の半導体回路素子チップの静電破壊保護素子
や保護回路を省略したり、削減できるため半導体回路素
子チップのサイズを小さくすることが可能になりマルチ
チップ構成の半導体集積回路全体のコストを低減させる
ことが出来る。
ップ構成の半導体集積回路により、静電破壊強度の低い
半導体回路素子チップを静電破壊強度の高い半導体回路
素子チップが保護するように構成したので、静電破壊強
度の低い半導体回路素子チップには、印可される静電エ
ネルギーの量が小さくなるため、従来に比べ複雑で高価
な回路構成の半導体回路素子チップの静電破壊保護素子
や保護回路を省略したり、削減できるため半導体回路素
子チップのサイズを小さくすることが可能になりマルチ
チップ構成の半導体集積回路全体のコストを低減させる
ことが出来る。
【００２９】また、３個以上の半導体回路素子チップを
同一パッケージに実装した半導体集積回路について本発
明のマルチチップ構成の半導体集積回路を適用すること
により、さらにコスト低減を図ることが可能になる。
同一パッケージに実装した半導体集積回路について本発
明のマルチチップ構成の半導体集積回路を適用すること
により、さらにコスト低減を図ることが可能になる。
【００３０】さらに、本発明のマルチチップ構成の半導
体集積回路において、第一の半導体回路素子チップを静
電破壊防止保護素子あるいは保護回路専用として構成し
た場合は、従来に比べ第二の半導体回路素子チップのサ
イズを小さくすることが出来、マルチチップ構成の半導
体集積回路全体のコストを低減させるとともに、保護素
子あるいは保護回路専用の半導体回路素子チップは比較
的工程数の少ない製造方法が可能であり、さらにコスト
の低減をはかることが出来る。
体集積回路において、第一の半導体回路素子チップを静
電破壊防止保護素子あるいは保護回路専用として構成し
た場合は、従来に比べ第二の半導体回路素子チップのサ
イズを小さくすることが出来、マルチチップ構成の半導
体集積回路全体のコストを低減させるとともに、保護素
子あるいは保護回路専用の半導体回路素子チップは比較
的工程数の少ない製造方法が可能であり、さらにコスト
の低減をはかることが出来る。
【図１】本発明のマルチチップ構成の半導体集積回路の
概念を示した図である。
概念を示した図である。
【図２】本発明のマルチチップ構成の半導体集積回路の
実施例を示す図である。
実施例を示す図である。
【図３】本発明のマルチチップ構成の半導体集積回路の
他の実施例を示す図である。
他の実施例を示す図である。
１、１ａ、１ｂ 外部接続端子 ２、２ａ、２ｂ 接続部材 ３、３ａ、３ｂ 静電破壊強度の高い第一の半導体回路
素子チップ ４、４ａ、４ｂ、５、５ａ、５ｂ 静電破壊防止用保護
素子 ６、６ａ、６ｂ 出力端子 ６'、６'ａ、６'ｂ 入力端子 ７、７ａ、７ｂ 接続部材 ８、８ａ、８ｂ 第二の半導体回路素子チップ ９、９ａ、９ｂ 出力端子 １０ 第二の半導体回路素子チップの回路 １１、１１ａ、１１ｂ マルチチップ構成の半導体集積
回路
素子チップ ４、４ａ、４ｂ、５、５ａ、５ｂ 静電破壊防止用保護
素子 ６、６ａ、６ｂ 出力端子 ６'、６'ａ、６'ｂ 入力端子 ７、７ａ、７ｂ 接続部材 ８、８ａ、８ｂ 第二の半導体回路素子チップ ９、９ａ、９ｂ 出力端子 １０ 第二の半導体回路素子チップの回路 １１、１１ａ、１１ｂ マルチチップ構成の半導体集積
回路
Claims (3)
- 【請求項１】 同一半導体パッケージ内に互いに接続部
材を介して電気的に接続した複数個の半導体回路素子チ
ップを有するマルチチップ構成の半導体集積回路におい
て、少なくとも入出力端子部のいずれかに静電破壊防止
用保護素子または保護回路を備えた第一の半導体回路素
子チップと、入出力端子部に静電破壊防止用保護素子ま
たは保護回路を有さないかあるいは上記第一の半導体回
路素子チップに比較し静電破壊強度の低い静電破壊防止
用保護素子あるいは保護回路を有した第二の半導体回路
素子チップとを具備し、上記半導体パッケージから導出
する上記半導体集積回路の外部接続端子と上記第一の半
導体回路素子チップの入力または出力端子とを接続部材
により電気的に接続し、上記第一の半導体回路素子チッ
プと上記第二の半導体回路素子チップそれぞれの出力端
子及び入力端子または入力端子及び出力端子を上記第一
の半導体回路素子チップの静電破壊防止用保護素子ある
いは保護回路を経由し接続部材を介して電気的に接続
し、上記第二の半導体回路素子チップに入力する外部か
らの静電エネルギーを上記静電破壊防止用保護素子ある
いは保護回路によって吸収することを特徴とする半導体
集積回路。 - 【請求項２】 上記第一の半導体回路素子チップと上記
第二の半導体回路素子チップの一方あるいは両方を複数
個有することを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 上記第一の半導体回路素子チップを静電
破壊防止用保護素子あるいは静電破壊防止用保護回路専
用として構成したことを特徴とする請求項１乃至２記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368413A JPH11195744A (ja) | 1997-12-26 | 1997-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368413A JPH11195744A (ja) | 1997-12-26 | 1997-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195744A true JPH11195744A (ja) | 1999-07-21 |
Family
ID=18491757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9368413A Pending JPH11195744A (ja) | 1997-12-26 | 1997-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404060B1 (en) | 1999-02-04 | 2002-06-11 | Rohm Co., Ltd. | Semiconductor device having a chip-on-chip structure |
-
1997
- 1997-12-26 JP JP9368413A patent/JPH11195744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404060B1 (en) | 1999-02-04 | 2002-06-11 | Rohm Co., Ltd. | Semiconductor device having a chip-on-chip structure |
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