JP2009088396A

JP2009088396A - 配線基板

Info

Publication number: JP2009088396A
Application number: JP2007258920A
Authority: JP
Inventors: Koji Kishimoto; 光司岸本
Original assignee: Sumitomo Wiring Systems Ltd
Current assignee: Sumitomo Wiring Systems Ltd
Priority date: 2007-10-02
Filing date: 2007-10-02
Publication date: 2009-04-23
Anticipated expiration: 2027-10-02
Also published as: JP4872877B2; US8258407B2; DE102008050154A1; US20090084587A1

Abstract

【課題】実装密度を低下させることなく、電子機器を静電気や雷サージから保護することが可能な配線基板を提供する。
【解決手段】電子素子５が実装される実装パッド８，１０を備えた第１配線パターン３と、第１配線パターン３よりも低いインピーダンスの配線パターンである第２配線パターン２１と、第１配線パターン３の実装パッド８，１０から延設されたＩＣＴ配線１３，１５と、ＩＣＴ配線１３，１５の延設終端に形成されたＩＣＴパッド１７，１９とを備えている。ＩＣＴ配線１３，１５は、ＩＣＴパッド１３，１５が第２配線パターン２１の近傍に位置するように、第２配線パターン２１に向かって延設されて、ＩＣＴパッド１３，１５と第２配線パターン２１との間に放電ギャップＧが形成されている。
【選択図】図１

Description

本発明は、例えば静電気や雷サージ等の外部からの高電圧が印加される環境下で用いられる配線基板に関するものである。

所定の配線パターンを備え電子素子が実装される配線基板には、電子素子の特性値を測定する検査を行うためのＩＣＴ（In Circuit Tester）パッドを、対応する電子素子の近傍で配線パターン毎に設けたものがある（例えば、特許文献１）。

図４は、そのようなＩＣＴパッドが設けられた配線パターンを有する配線基板６０の概略図である。配線基板６０は、２本の端子を有する破線で示す電子素子６１、例えばコンデンサが接続される配線パターン６３を有している。配線パターン６３は、電子素子６１の一方の端子６１ａが実装される実装パッド６４を備えた第１配線６３ａと、電子素子６１の他方の端子６１ｂが実装される実装パッド６５を備えた第２配線６３ｂとからなる。実装パッド６４，６５には、終端にＩＣＴパッド６９，７０が形成されたＩＣＴ配線６７，６８が延設されている。各ＩＣＴパッド６９，７０は、対応する電子素子６１の特性測定用の検査素子として用いられる。

ところで、図４に示す配線基板６０が、数千〜数万Ｖの静電気や雷サージに曝されると、電子素子６１の入出力端子に高電圧が印加され、該電子素子６１の内部破壊が起こる可能性がある。内部破壊が起こると、その電子素子６１は機能が低下し、または機能を失う。

静電気や雷サージに対する対策として、例えば特許文献２および３に記載されているように、第１配線６３ａに一点鎖線で示す放電用配線７２を接続すると共に、第２配線６３ｂにも一点鎖線で示す放電用配線７３を接続し、それらの放電用配線７２，７３の配線エッジ７２ａ，７３ａ間で所定の間隔の放電ギャップ７５を形成する方法が知られている。この方法によれば、電子素子６１に印加された静電気や雷サージによる電圧Ｖを、矢印で示すように、放電ギャップ７５を介して配線エッジ７２ａから配線エッジ７３ａに放電して、放電用配線７３に接続された図示しないアース回路から逃がすことにより、電子素子６１を静電気や雷サージから保護している。
特開２００３−１１０２１２号公報実開昭６３−８０８７１号公報特開２００６−２１６６９９号公報

放電ギャップは、上述のような効果を奏するものの、近年の電子機器では、配線基板の実装密度を高くすることが要求されているため、放電ギャップを形成するための回路パターンを別途付加的に設けるスペースを確保することが困難化している。

そこで、本発明は、上述の課題に鑑みてなされたもので、電子素子の実装密度を低下させることなく、電子機器を静電気や雷サージから保護することが可能な配線基板を提供することを目的とする。

前記目的を達成するために、本発明に係る配線基板は、電子素子が実装される実装パッドを備えた第１配線パターンと、前記第１配線パターンよりも低いインピーダンスの配線パターンである第２配線パターンと、前記第１配線パターンの前記実装パッドから延設されたＩＣＴ配線と、前記ＩＣＴ配線の延設終端に形成されたＩＣＴパッドとを備えており、前記ＩＣＴ配線は、前記ＩＣＴパッドが前記第２配線パターンの近傍に位置するように、前記第２配線パターンに向けて延設されて、前記ＩＣＴパッドと前記第２配線パターンとの間に放電ギャップが形成されていることを特徴とする。

本発明の配線基板によれば、電子素子が実装された第１配線パターンに静電気や雷サージによる高電圧が印加された場合において、前記高電圧を、まず前記電子素子が実装された第１配線パターンから延設されたＩＣＴ配線を通し、つづいて前記ＩＣＴ配線のＩＣＴパッドと前記第２配線パターンとの間に形成された放電ギャップを介して放電させた後、該ＩＣＴパッドの近傍に位置し、かつ第１配線パターンよりも低いインピーダンスの第２配線パターンに向けて逃がすことができる。したがって、電子素子に前記電圧が直接印加することを防止できる。これにより、電子素子を、静電気や雷サージによる内部破壊から保護することが可能である。

また、本発明の配線基板によれば、前記第１配線パターンの実装パッドから延設されている前記ＩＣＴ配線を利用することにより、前記ＩＣＴパッドと前記第２配線パターンとの間で放電ギャップを形成できるので、この放電ギャップを介して静電気や雷サージによる高電圧を放電できる。このように、本発明は、電子素子の特性値を測定する検査を行うためだけに設けていたＩＣＴパッドを、放電用の回路パターンとしても活用するものである。したがって、静電気や雷サージによる高電圧を放電させるために、別途専用の配線パターンを設ける必要はないので、配線基板の高密度化の要求に合致する配線基板を提供することができる。

本発明の好ましい実施形態では、前記第２配線パターンには接地ランドが形成されており、前記ＩＣＴパッドは前記接地ランドの近傍に配置されて、前記ＩＣＴパッドと前記接地ランドとの間に放電ギャップが形成されている。この構成によれば、静電気や雷サージによる高電圧が第１配線パターンに印加されたとしても、前記高電圧を、前記ＩＣＴパッドと前記接地ランドとの間に形成された放電ギャップを介して放電することができるので、前記接地ランドから前記高電圧をアースすることができる。その結果、電気素子を前記高電圧からより保護し易くなる。

本発明の好ましい実施形態では、前記第２配線パターンには、電子部品実装用ランドが形成されており、前記ＩＣＴパッドは前記電子部品実装用パッドの近傍に配置されて、前記ＩＣＴパッドと前記電子部品実装用パッドとの間に放電ギャップが形成されている。この構成によれば、静電気や雷サージによる高電圧が第１配線パターンに印加されたとしても、前記高電圧を、前記ＩＣＴパッドと前記電子部品実装用パッドとの間に形成された放電ギャップを介して放電し、第２配線パターンに導くことができる。その結果、電子素子を前記高電圧からより保護し易くなる。この構成は、特に、配線設計の制約から、前記ＩＣＴパッドを前記接地ランドの近傍に配置することが困難であるときに有利である。

本発明に係る配線基板によれば、電子素子の実装密度を低下させることなく、電子機器を静電気や雷サージから保護することが可能である。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。

（実施形態１）
図１は、本発明の第１実施形態に係る配線基板１Ａの主要部分を示す概略図である。配線基板１Ａは、第１配線パターン３および第２配線パターンを含む。第１配線パターン３は、２本の端子を有する二点鎖線で示す電子素子５、例えばコンデンサが接続される第１配線パターン３を有している。第１配線パターン３は、電子素子５の一方の端子５ａが実装される第１実装パッド８を備えた第１配線７と、電子素子５の他方の端子５ｂが実装される第２実装パッド１０を備えた第２配線９とを含む。第１配線パターン３は、他の電子素子（図略）が実装される他の配線パターン（図略）に接続されている。

第２配線パターン２１は、第１配線パターン３よりも低いインピーダンスを有する配線パターンであり、アース経路に接続された接地ランド２３を有している。接地ランド２３は、例えばＧＮＤスルーホールである。

第１配線７の第１実装パッド８には、導電性のＩＣＴ配線１３が延設されていると共に、第２配線９の第２実装パッド１０にも、導電性のＩＣＴ配線１５が延設されている。各ＩＣＴ配線１３，１５は、その延設終端に形成されたＩＣＴパッド１７，１９が、第２配線パターン２１の接地ランド２３の近傍に位置するように延長されて設けられている。ここでの“近傍”とは、数千〜数万Ｖの静電気が第１配線パターン３へ印加されたときに、ＩＣＴパッド１７，１９と接地ランド２３との間で他の配線パターン部分よりも優先して放電が生起される程度に接近することを意味する。これにより、各ＩＣＴパッド１７，１９と接地ランド２３との間には、ギャップＧが形成されており、このギャップＧは、後述するように、第１配線パターン３に印加された静電気を放電するための放電ギャップとして作用する。

ＩＣＴパッド１７，１９は、第１配線パターン３に実装された電子素子５が回路に電気的に接続されているか否かを確認する検査、および電子素子５の特性値を測定する検査を行うために、インサーキットテスタ（ＩＣＴ）をプローブ接触させるためのパッドである。

第１実施形態によれば、静電気や雷サージによる電圧Ｖが、例えば第１配線パターン３に加わったとしても、該高電圧Ｖを、接地経路を備えた第２配線パターンを通して逃がす経路が確保されている。すなわち、電圧Ｖは、矢印で示すように、まず第１実装パッド８から導電性ＩＣＴ配線１３に導かれ、つづいてＩＣＴパッド１７と第２配線パターン２１の接地ランド２３との間に形成された放電ギャップＧを介して放電され、該接地ランド２３の接地経路を介してアースされる。これにより、電子素子５に直接電圧Ｖが印加されることを防止できる。したがって、電子素子５の内部破壊を防止でき、ひいては電子素子５を実装する配線基板１Ａ、およびこの配線基板１Ａを内蔵する電子機器（図示せず）が、機能を低下させる、または機能を失うことを防止できる。

また、第１実施形態では、放電ギャップＧを形成するために放電用の配線パターンを別途設けることなく、上記検査用に設けられるＩＣＴ配線１３，１５を配線設計の制約に従って延設し、ＩＣＴパッド１７，１９を接地ランド２３との間で放電ギャップＧを形成するために用いているだけなので、配線基板１Ａの実装密度を低下させることはなく、実装密度の高度化の要求に応えることができる。なお、ＩＣＴパッドを備えるものであれば、実装パッドに代えて実装ランドに適用してもよく、また接地ランド２３に代えて、第２配線パターン２１上に接地パッドを形成してもよい。

（実施形態２）
図２は、本発明の第２実施形態に係る配線基板１Ｂの主要部分を示す概略図である。配線基板１Ｂは、第１配線パターン３０、第２配線パターン４７および第３配線パターン５０を含む。第１配線パターン３０は、３本の端子を有する二点鎖線で示す電子素子３５、例えばトランジスタが接続される配線パターンである。第１配線パターン３０は、電子素子３５の端子３５ａ、例えばエミッタ端子が実装される第１実装パッド３６を備えた第１配線３１と、電子素子３５の端子３５ｂ、例えばコレクタ端子が実装される第２実装パッド３７を備えた第２配線３２と、電子素子３５の端子３５ｃ、例えばベース端子が実装される第３実装パッド３８を備えた第３配線３３とからなる。第１配線パターン３０の第１〜第３配線３１，３２，３３はそれぞれ、所定の電子素子が接続される他の配線（図示せず）に接続されている。

第２配線パターン４７は、第１配線パターン３０よりも低いインピーダンスを有する配線パターンであり、アース経路に接続された接地ランド４８を有している。第３配線パターン５０も、第２配線パターン４７と同様に、第１配線パターン３０よりも低いインピーダンスを有する配線パターンであり、アース経路に接続された接地ランド５１を有している。接地ランド４８，５１は、例えばＧＮＤスルーホールである。

第１〜第３配線３１，３２，３３の各実装パッド３６，３７，３８には、導電性のＩＣＴ配線４０，４１，４２が延設されている。各ＩＣＴ配線４０，４１は、その延設終端に形成されたＩＣＴパッド４３，４４が、第２配線パターン４７の接地ランド４８の近傍に位置するように延長されて設けられている。一方、ＩＣＴ配線４２は、その延設終端に形成されたＩＣＴパッド４５が、第３配線パターン５０の接地ランド５１の近傍に位置するように延長されて設けられている。これにより、各ＩＣＴパッド４３，４４と接地ランド４８との間、およびＩＣＴパッド４５と接地ランド５１との間には、ギャップＧが形成されており、これらのギャップＧは、後述するように、第１配線パターン３０に印加された静電気を放電するための放電ギャップとして作用する。

第２実施形態によれば、静電気や雷サージによる電圧Ｖが、第１配線パターン３０に加わったとしても、該高電圧Ｖを、アース経路を備えた第２配線パターン４７または第３配線パターン５０を通して逃がす経路が確保されている。すなわち、例えば第１配線パターン３０の第１配線３１に高電圧が印加された場合、電圧Ｖは、矢印で示すように、まず第１実装ランド３６から導電性ＩＣＴ配線４０に導かれ、つづいてＩＣＴパッド４３と接地ランド４８との間に形成された放電ギャップＧを介して放電され、該接地ランド４８のアース経路を介してアースされる。これにより、電子素子３５に直接電圧Ｖが印加されることを防止できる。したがって、電子素子３５の内部破壊を回避でき、ひいては、電子素子３５を実装する配線基板１Ｂ、およびこの配線基板１Ｂを内蔵する電子機器（図示せず）が、機能を低下させる、または機能を失うことを防止できる。

また、第２実施形態では、放電ギャップＧを形成するために放電用の配線パターンを別途設けることなく、上記検査用に設けられるＩＣＴ配線４０，４１，４２を配線設計の制約に従い延設し、ＩＣＴパッド１７，１９を、接地ランド２３との間で放電ギャップＧを形成するために用いているだけなので、配線基板１Ｂの実装密度を低下させることはなく、実装密度の高度化の要求に応えることができる。なお、ＩＣＴパッドを備えるものであれば、実装パッドに代えて実装ランドを適用してもよく、また接地ランド２３に代えて第２配線パターン２１上に接地パッドを形成してもよい。

図３は、図１の第１実施形態を変形させた変形例の概略図である。この変形例では、第２配線パターン２１は、例えば２本の端子を有する二点鎖線で示す電子素子２６が接続されるものであり、電子素子２６の一方の端子２６ａが実装される第１実装パッド２４を備えた第１配線２７および電子素子２６の他方の端子２６ｂが実装される第２実装パッド２５を備えた第２配線２８を有している。そして、ＩＣＴ配線１３は、ＩＣＴパッド１７が、第２配線パターン２１の接地ランド２３の近傍ではなく、第１配線２７の第１実装パッド２４の近傍に位置するように延設されている。これにより、ＩＣＴパッド１７と実装パッド２４との間には、ギャップＧが形成されており、このギャップＧは、後述するように、第１配線パターンに印可された高電圧を放電するための放電ギャップとして作用する。

第２配線パターン２１の実装パッド２４，２５に実装される電子素子２６は、図１の第１配線パターン３に実装される電子素子５よりも十分に抵抗値が低い電子素子であればよい。また、そのような電子素子２６として、アバランシェ効果を有する電子素子、例えばツェナーダイオードやＭＯＳＦＥＴを用いてもよい。

変形例の構成によれば、ＩＣＴ配線１３に導かれた静電気や雷サージによる電圧Ｖは、まずＩＣＴパッド１７と第１実装パッド２４との間に形成された放電ギャップＧを介して放電され、つづいて実装パッド２４，２５に実装された電子素子２６を通じて、第２配線２８の接地ランド２３のアース経路を介してアースされる。これにより、第１配線パターン３（図１）に実装される電子素子５（図１）に直接電圧が印加されることを防止できる。なお、実装パッド２４，２５に代えて、リード部品が実装される実装ランドであってもよい。

図３の変形例は、特に、配線設計の制約から、ＩＣＴパッド１７を第２配線パターン２１の接地ランド２３の近傍に配置することが困難であるときに有利である。

なお、図３の変形例は、図２の第２実施形態にも適用できる。

以上説明した配線基板は、強い静電気（±２５ｋｖ程度）が印加されても故障なく動作することが求められる自動車用の車載電装品に好適に使用することができる。

本発明の第１実施形態に係る配線基板の主要部分を示す概略図である。本発明の第２実施形態に係る配線基板の主要部分を示す概略図である。本発明の第１実施形態に係る配線基板の変形例を示す概略図である。従来の配線基板の一部を示す概略図である。

符号の説明

１Ａ配線基板
３第１配線パターン
５電子素子
８，１０実装パッド
１３，１５ＩＣＴ配線
１７，１９ＩＣＴパッド
２１第２配線パターン
２３接地ランド
Ｇ放電ギャップ
Ｖ静電気や雷サージによる高電圧

Claims

電子素子が実装される実装パッドを備えた第１配線パターンと、前記第１配線パターンよりも低いインピーダンスの配線パターンである第２配線パターンと、前記第１配線パターンの前記実装パッドから延設されたＩＣＴ配線と、前記ＩＣＴ配線の延設終端に形成されたＩＣＴパッドとを備えた配線基板において、
前記ＩＣＴ配線は、前記ＩＣＴパッドが前記第２配線パターンの近傍に位置するように、前記第２配線パターンに向けて延設されて、前記ＩＣＴパッドと前記第２配線パターンとの間に放電ギャップが形成されていることを特徴とする配線基板。
請求項１において、前記第２配線パターンには接地ランドが形成されており、
前記ＩＣＴパッドは前記接地ランドの近傍に配置されて、前記ＩＣＴパッドと前記接地ランドとの間に放電ギャップが形成されていることを特徴とする配線基板。
請求項１において、前記第２配線パターンには、電子部品実装用パッドが形成されており、
前記ＩＣＴパッドは前記電子部品実装用パッドの近傍に配置されて、前記ＩＣＴパッドと前記電子部品実装用パッドとの間に放電ギャップが形成されていることを特徴とする配線基板。