JP5752657B2

JP5752657B2 - 半導体装置

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Publication number: JP5752657B2
Application number: JP2012198792A
Authority: JP
Inventors: 瀬田　渉二; 渉二瀬田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-09-10
Filing date: 2012-09-10
Publication date: 2015-07-22
Anticipated expiration: 2032-09-10
Also published as: CN103681654A; JP2014053566A; US20140071567A1

Description

本発明の実施形態は、半導体装置に関する。

電子機器では、静電気放電（Electro-Static Discharge：以下、ESDという）による静電破壊から回路を保護するためのESD対策が採られている。
ESD対策の評価のために、従来より、機器あるいはモジュールのレベルで、HBM（ヒューマンボディモデル）、MM（マシーンモデル）に基づく、ESD耐性評価が行われる。例えば、評価対象の機器あるいはモジュールに対して、HBMでは、２KV〜３KVの電圧が印加され、MMでは、２００Vの電圧が印加されて、ESD耐性評価が行われる。

また、従来より、半導体装置を搭載した電子機器あるいはモジュールのレベルについても、例えば、IEC-61000-4.2のESD規格の規格に準じて、接触放電で８KVの電圧印加、気中放電で１５KVの電圧印加をしてESD耐性評価が行われているが、最近では、半導体装置のチップのピンレベルでも、上記規格に準じた同様のESD耐性評価が要求される場合がある。

一般に、チップのピンレベルで、所定の規格のESD耐性条件を満たすようにするためには、I/O設計において、パワークランプ回路の強化、あるいは配線パターンの幅を増加させて配線抵抗を下げるといった対策が必要となる。

しかし、配線パターン幅の増加という方策は、チップのレイアウト設計に大きな制約を与えるだけでなく、結果として、チップ面積の増加、ひいてはチップのコスト増加に繋がるという問題がある。

特開２００３−３０９１７９号公報特開平０６−８９９７３号公報国際公開第０６／０１１２９２号

そこで、実施形態は、配線パターン幅の増加をすることなく、半導体装置のチップのピンレベルでのESD耐性を向上することができる半導体装置を提供することを目的とする。

実施形態によれば、複数の第１のパッドと、前記複数の第１のパッドにボンディングワイヤにより接続された第２のパッドと、前記複数の第１のパッドに、１つの前記第１のパッドに１つのESD保護回路が対応するように、接続された複数のESD保護回路と、前記複数のESD保護回路の出力端同士が接続された接続部に接続され、前記複数の第１のパッドに入力された少なくとも１つの入力信号を入力するI/O回路と、前記複数の第１のパッド間に設けられたスイッチ部と、前記スイッチ部の開閉を制御するスイッチ制御信号を出力するスイッチ制御部と、を有する半導体装置が提供される。

実施形態に係わる半導体装置のチップレイアウトイメージを示す図である。実施形態の半導体装置が半導体パッケージに搭載された状態を説明するための図である。実施形態のチップ１のESD保護回路１２を含むI/O部の構成を説明するための回路図である。実施形態の半導体装置の変形例１の構成を説明するための回路図である。実施形態の半導体装置の変形例１において、１つのパッド２ｃ１に対して複数のＥＳＤ保護回路１２が設けられている構成を説明するための回路図である。実施形態の半導体装置の変形例２の構成を説明するためのチップ１Ａ上のパッド２ｃのレイアウトを説明するための図である。実施形態の半導体装置の変形例３の構成を説明するためのチップ１Ｂ上のパッド２ｃのレイアウトを説明するための図である。

以下、図面を参照して実施形態を説明する。

（構成）
図１は、本実施形態に係わる半導体装置のチップレイアウトイメージを示す図である。図２は、本実施形態の半導体装置が半導体パッケージに搭載された状態を説明するための図である。

本実施形態の半導体チップ（以下、単にチップという）１では、図１に示すように、矩形のチップの２つの周辺部に、例えばボンディングワイヤが接続される複数のパッド２がチップ１の二辺に沿って直線状に配置されている。

なお、ここでは、矩形形状を有するチップ１の二辺の周辺部に、複数のパッド２が直線状に配置されているが、複数のパッド２は、四辺の周辺部に配置されていてもよいし、周辺部だけでなくもよい。

チップ１の複数のパッド２の一部のパッド２ａ、２ｂは、電源用のパッドであり、一部の複数のパッド２ｃは、互いに電気的に接続されるべき入出力信号用のパッドである。後述するように、入出力信号用の複数のパッド２ｃは、ダイオードを用いた複数のESD保護回路を含むI/O部３に接続されている。チップ１の中央部には、各種機能を実現する処理部であるロジック回路４が配置されている。チップ１の処理部は、メモリ部などでもよい。よって、処理部は、I/O部３からの出力信号を入力するロジック回路及びメモリ回路の少なくとも一方を含む。

なお、以下の説明では、複数のESD保護回路を含むI/O部３は、入出力信号用パッドについてのI/O部３について説明するが、入力信号用パッドについても同様に複数のESD保護回路を含むI/O部３を設けるようにしてもよい。

図２に示すように、チップ１は、２点鎖線で示す半導体パッケージ１００に封入されて搭載される。チップ１の複数のパッド２は、接続配線手段としてのボンディングワイヤ１０１により、ピンあるいは半田ボールなどの複数の外部接続端子に接続された複数の電極端子（以下、外部電極という）１０２に接続される。半導体パッケージ１００の複数の外部接続端子（図示せず）は、半導体パッケージ１００が搭載されるプリント配線基板などの複数のランドに接続される。

図２に示すように、一組のパッド２ｃが１つの外部電極１０２に接続されるように、入力信号用の複数のパッド２ｃは、複数の外部電極１０２に接続される。複数のパッド２ｃは、複数の外部電極１０２により互いに電気的に接続される。チップ１には複数の入力信号が入力され、各入力信号は、ロジック回路４において所定の処理が行われる。その所定の処理がされた各種信号が、チップ１から複数の出力信号として出力される。

図３は、チップ１のESD保護回路１２を含むI/O部の構成を説明するための回路図である。複数のパッド２のうちパッド２ａ及び２ｂは、電源用のパッドである。パッド２ａは、電源電圧VDDが印加される電極であり、パッド２ｂは、グラウンド電位VSSが接続される電極である。パワークランプ回路１１は、パッド２ａと２ｂ間に設けられている。なお、図３では、電源用のパッド２として、パッド２ａとパッド２ｂが、それぞれ１つ示されているが、チップ１には、パッド２ａと２ｂはそれぞれ複数設けられていてもよい。

さらに、図３において、パッド２ｃ１と２ｃ２は、複数のパッド２のうちの入力信号用の電極である。パッド２ｃ１と２ｃ２は、パッド２ｃ１と２ｃ２に接続された１つの外部電極１０２に接続された、１つの入力信号を入力するための一組のパッドである。パッド２ｃ１と２ｃ２は、２本のボンディングワイヤ１０１により、半導体パッケージ１００内の１つの外部電極１０２と、接続される。

図３では、１つの外部電極１０２に入力される１つの入力信号用のパッド２ｃ１と２ｃ２のみが示されているが、チップ１上には、複数の組の入力信号用のパッド２ｃが設けられており、各組のパッド２ｃは、２本のボンディングワイヤ１０１により、対応する１つの外部電極１０２と接続されている。

なお、ここでは、外部電極１０２に入力される１つの入力信号について、２つのパッド２ｃ１と２ｃ２が設けられているが、図３において２点鎖線で示すように、１つの入力信号について、３つのパッド２ｃ１，２ｃ２，２ｃ３を設けてもよいし、さらに、図示しないが、１つの入力信号に対して、４つ以上のパッドを設けてよい。すなわち、各入力信号が入力される外部電極に対して、３以上のパッド２ｃを設けてもよい。

さらになお、ここでは、全ての入力信号のそれぞれについて、複数のESD保護回路１２を含むI/O部３を設けているが、チップ１の複数の入力信号のうち少なくとも１つの入力信号用について、複数のESD保護回路１２を含むI/O部３を設けるようにしてもよい。

以上のように、チップ１には、複数の入力信号のそれぞれに対して１組のパッド２ｃ１と２ｃ２が設けられている。
パッド２ｃ１と２ｃ２のそれぞれは、２つのダイオードDp,Dnと抵抗Rを含むESD保護回路１２に接続されている。図３に示すように、パッド２ｃ１と２ｃ２は、それぞれ、抵抗Rの一端が接続された２つのダイオードDpとDnの接続点Ｐ１とＰ２に接続されている。

具体的には、パッド２ｃ１は、ESD保護回路１２に接続されている。ESD保護回路１２のダイオードDpのカソードは、電源電圧VDDに接続され、ダイオードDpのアノードは、ダイオードDnのカソードに接続されている。ダイオードDnのアノードは、基準電位であるグラウンド電位VSSに接続されている。パッド２ｃ１は、ダイオードDpとDnの接続点Ｐ１に接続されている。

パッド２ｃ２も、同様のESD保護回路１２に接続され、ESD保護回路１２の２つのダイオードDpとDnの接続点Ｐ２に接続されている。
すなわち、複数（ここでは２つ）のESD保護回路１２が、１つのパッド２ｃに１つのESD保護回路１２が対応するように、２つのパッド２ｃ１，２ｃ２に接続されている。

さらに、接続点Ｐ１とＰ２には、それぞれ抵抗Rの一端が接続され、２つの抵抗Rの他端同士は、接続され、その接続点Ｐｃの電位は、I/O回路１３に入力される。
すなわち、I/O回路１３は、２つのESD保護回路１２の出力端同士が接続された接続部である接続点Ｐｃに接続され、２つのパッド２ｃ１，２ｃ２に入力された入力信号が入力される。
I/O回路１３は、トランジスタと抵抗を含むバッファ回路、あるいは入出力変換回路などである。I/O回路１３の出力は、ロジック回路４に入力される。

以上のように、図２に示すようにチップ１の半導体パッケージ１００には、ボンディングワイヤ１０１により複数のパッド、例えばパッド２ｃ１，２ｃ２に接続された外部電極１０２が、複数設けられている。

チップ１には、入力信号毎に２つのパッド２ｃ１と２ｃ２が設けられている。複数（ここでは２つ）のパッド２ｃ（ここでは２ｃ１，２ｃ２）は、矩形のチップ１の少なくとも１辺（ここでは二辺）に沿って直線状に配置されている。

各パッド２ｃ１と２ｃ２には、ESD保護回路１２が接続されている。２つのESD保護回路１２の出力端同士が接続されて、その接続点の電位がI/O回路１３に入力される。I/O回路１３の出力が、ロジック回路４に入力される。

なお、１つの入力信号について３つ以上のパッド２ｃを設けた場合は、各パッド２ｃが２つのダイオードDpとDnの接続点に接続され、３つ以上のESD保護回路１２の出力端同士が接続されて、その接続点Ｐｃの電位がI/O回路１３に入力される。

（動作）
次に、図１乃至図３に示したチップ１の動作について説明する。
各外部電極１０２に入力された１つの入力信号は、２本の信号線であるボンディングワイヤ１０１を介して２つのパッド２ｃ１、２ｃ２に入力される。

入力信号の電流は、２つのパッド２ｃ１，２ｃ２に流れるように分岐し、分岐した２つの電流Ｉ１，Ｉ２は、それぞれ配線Ｌ１，Ｌ２を介してESD保護回路１２に入力される。２つのESD保護回路１２の出力端は、接続点Ｐｃにおいて接続されているので、２つのESD保護回路１２から出力される電流は、接続点Pcで合流して、I/O回路１３に入力される。I/O回路１３を経由した入力信号は、ロジック回路４に入力されて、所定の処理が行われる。

例えば、ある外部電極１０２に高電圧の静電気が印加された場合、その電圧が２本のボンディングワイヤ１０１を介してパッド２ｃ１、２ｃ２にも印加される。

しかし、外部電極１０２に印加された電圧による電流Ｉは、２つのパッド２ｃ１，２ｃ２に分岐され、２つのパッド２ｃ１，２ｃ２に流れる電流Ｉ１，Ｉ２は、それぞれ、配線Ｌ１，Ｌ２を介して、対応するESD保護回路１２へ流れる。

２本の配線Ｌ１，Ｌ２が並列接続されるため、配線Ｌ１，Ｌ２へ流れる電流Ｉ１，Ｉ２が小さくなるため、配線Ｌ１，Ｌ２の抵抗値のマージンができる。さらに、例えば配線Ｌ１とＬ２が同じ配線パターン幅で同じ長さであれば、各配線Ｌ１，Ｌ２に流れる電流Ｉ１，Ｉ２は全体の電流Ｉの半分になるため、各電流Ｉ１，Ｉ２は、ESD保護回路１２のダイオードDp又はDnを介してVDD側又はVSS側へ電荷を逃げ易くなる。その結果、I/O回路１３、及びロジック回路４は、破壊され難くなる。

上述した本実施の形態のような構成を利用しない従来の半導体装置では、パワークランプ回路の強化及び配線パターン幅の増加という方策が採られる。例えば、配線パターン幅を増加させた場合、パッド、ESD保護回路１２及びI/O回路１３からなる回路部全体の面積が大きくなってしまう。

しかし、上述した本実施の形態のような構成の場合、１つの入力信号に対して、２つのパッドと２つのESD保護回路１２を設けることになるものの、配線パターン幅を増加する必要はなく、２つのパッドの大きさは従来のパッドよりも小さくすることができるため、チップ面積の増加を抑えることができる。

また、１つの入力信号に対して複数のパッドとESD保護回路１２を設けたとしても、I/O回路１３は１つで済む。

よって、１つの入力信号に対して、パッド２ｃ及びESD保護回路１２のそれぞれの数が、２つ、３つ、４つとなっても、パッド、ESD保護回路１２及びI/O回路１３の回路全体の面積は、I/O回路１３は１つで済むため、回路全体の面積も、２倍、３倍、４倍にはならない。例えば、パッド、ESD保護回路１２及びI/O回路１３の面積比が、例えば、４：１：５の場合、パッド及びＥＳＤ保護回路のそれぞれの数が２つ、３つ、４つと増えても本実施形態ではパッド、ESD保護回路１２及びI/O回路１３の回路全体の面積は、２倍、３倍、４倍にはならず、１．５倍、２倍、２．５倍となる。

従って、本実施形態によれば、配線パターン幅の増加をすることなく、チップのピンレベルでのESD耐性を向上することができる半導体装置を実現することができ、結果として、半導体装置において、大きなチップ面積の増加、ひいてはチップのコスト増加にはならない。

次にいくつかの変形例について説明する。
図４は、本実施形態の半導体装置の変形例１の構成を説明するための回路図である。図４では、１つの入力信号が入力される２つのパッド２ｃ１，２ｃ２のみが示されている。図４に示すように、パッド２ｃ１，２ｃ２間には、スイッチSWが設けられている。スイッチSWの両端がパッド２ｃ１と２ｃ２に接続されている。スイッチSWの開閉は、スイッチ制御信号CSによって制御される。スイッチSWがスイッチ制御信号CSによって閉じられると、２つのパッド２ｃ１，２ｃ２間は、導通する。

スイッチSWの開閉を制御するスイッチ制御信号CSを出力するスイッチ制御回路２１は、図１及び図２において２点鎖線で示すように、チップ１上に設けられている。スイッチ制御回路２１が、スイッチSWの開閉を制御するスイッチ制御信号CSの出力を制御するスイッチ制御部を構成する。

スイッチSWは、チップ１が半導体パッケージ１００に搭載される前の状態において、２つのパッド２ｃ１、２ｃ２に同時に静電気が印加された状態でESD評価を行う場合に、用いられる。

すなわち、チップ１の状態で、２つのパッド２ｃ１、２ｃ２のそれぞれに対してESD評価のための所定の電圧を印加するだけでなく、このようなスイッチSWを２つのパッド２ｃ１，２ｃ２間に設けることによって、２つのパッド２ｃ１，２ｃ２に対応する外部電極１０２に所定の電圧を印加したと同じ状態で、ESD評価をすることができる。

具体的には、２つのパッド２ｃ１、２ｃ２のそれぞれに対して所定の電圧を印加することによって、チップ１の状態で、パッド毎にESD評価を行うことができるだけでなく、スイッチSWを閉じることによって、あたかも２つのパッド２ｃ１，２ｃ２が外部電極１０２に接続されて、２つのパッド２ｃ１，２ｃ２に同時に所定の電圧を印加したと同じ状態になる。

よって、半導体パッケージ１００に搭載される前のチップ１の状態で、スイッチ制御回路２１により、スイッチSWを閉じるように制御することにより、あたかも２つのパッド２ｃ１，２ｃ２が外部電極１０２に接続され、外部電極１０２に所定の電圧を印加したと同じ状態で、ESD評価をすることができる。

なお、１つの入力信号に対してパッド２ｃが３つ以上の場合は、複数のスイッチSWが３つ以上のパッド２ｃの各２つのパッド２ｃ間に設けられる。そして、複数のスイッチSWが全て閉じたときに、複数のパッド２ｃに同時に所定の電圧が印加可能に、複数のスイッチSWは設けられる。

なお、図４に示す変形例１では２つのパッド２ｃ１、２ｃ２をスイッチＳＷを介して導通することにより共通信号を２つのＥＳＤ保護回路１２に入力しているが、パッドの数とＥＳＤ保護回路の数は必ずしも同一にしなくてもよい。
図５は、本実施形態の半導体装置の変形例１において、１つのパッド２ｃ１に対して複数のＥＳＤ保護回路１２が設けられている構成を説明するための回路図である。すなわち、図５に示すように、パッド２ｃ２が無くてもスイッチＳＷを閉じることにより１つの入力信号は並列にＥＳＤ保護回路１２へ入力されるため、ＥＳＤ耐性は向上する。

図５のような構成は、I/O部によりチップの多くの面積がとられてしまうような場合に有効である。

したがって、１つの入力に対して、１つのパッド且つ複数のＥＳＤ保護回路、あるいは複数のパッド且つ複数のＥＳＤ保護回路を経由することによってＥＳＤ耐性は向上される。

図６は、本実施形態の半導体装置の変形例２の構成を説明するためのチップ１Ａ上のパッド２ｃのレイアウトを説明するための図である。
上述した図１及び図２の場合、チップ１Ａに設けられる複数のパッドは、チップ１Ａの二辺に沿って１列に並ぶように配置されているが、本変形例２では、２つのパッド２ｃ１，２ｃ２の内の一方は、チップ１Ａの一辺に直交する方向に配置される。

すなわち、複数（ここでは２つ）のパッド２ｃ（２ｃ１，２ｃ２）は、矩形のチップ１の少なくとも１辺に直交する方向に沿って配置されている。

図６に示すように、２つのパッド２ｃ１、２ｃ２の内の一方のパッド２ｃ１は、チップ１Ａの二辺の近傍に設けられ、他方のパッド２ｃ２は、ロジック回路４の直上に配置される。他方のパッド２ｃ２は、チップ１ＡのESD保護回路１２あるいはI/O回路１３が形成された層の上に積層されるように設けられる。

なお、１つの入力信号に対するパッド２が３つになれば、図６において点線で示すように、３つ目のパッド２ｃ３は、パッド２ｃ２よりもさらにチップ１Ａの内側に、パッド１の一辺に直交する方向に設けられる。１つの入出力信号に対するパッド２が４つ以上になった場合も、３つ目と同様に、さらにチップ１Ａの内側に、パッド１の一辺に直交する方向に設けられる。

このような構成によれば、２つのパッド２ｃがチップ１Ａの一辺だけに配置されないので、パッド数が２倍（あるいは３倍以上）になっても、パッド数の増加に応じて、チップ１Ａの辺方向のサイズを大きくする必要がなく、チップ１Ａがコンパクトになる。

図７は、本実施形態の半導体装置の変形例３の構成を説明するためのチップ１Ｂ上のパッド２ｃのレイアウトを説明するための図である。
本変形例３では、１つの入力信号に対するパッド２ｃが４つになったときには、図７において点線で示すように、１つの入力信号に対する４つのパッド２ｃが、チップ１Ｂの縁に沿って２つ、かつチップ１Ｂの縁に直交する方向に沿って２つ設けられるように、配設される。

具体的には、図７に示すように、１つの入力信号に対して４つのパッド２ｃ１，２ｃ２，２ｃ３，２ｃ４が設けられる場合に、４つのうちの２つのパッド２ｃ１，２ｃ２は、チップ１Ｂの各辺に沿って配設され、残りの２つのパッド２ｃ３，２ｃ４は、チップ１Ｂの各辺に直交する方向に沿って配設される。

すなわち、複数のパッド２ｃの一部は、矩形のチップ１Ｂの少なくとも一辺に沿って直線状に配置され、複数のパッド２ｃの残りの一部は、矩形のチップ１Ｂの少なくとも一辺に直交する方向に沿って配置されている。

このような構成によっても、パッド数の増加に応じて、チップ１Ｂの辺方向のサイズを大きくしなくても済むという効果が生じる。

なお、ここでは、１つの入力信号に対して４つのパッド２ｃが設けられる場合で説明したが、さらに多くのパッド２ｃが設けられる場合は、ｎ個のパッド２ｃがチップ１Ｂの各縁に沿って配設され、さらに、各残りのパッド２ｃは、チップ１Ｂの各縁に直交する方向に沿ってｎ個配設されるように、複数のパッド２ｃが、ｎ×ｎのマトリクス状に配設されるようにしてもよい。

さらに、１つの入力信号に対して複数のパッドが設けられる場合、チップ１Ｂの一辺に沿って配設されるパッド２ｃの数と、チップ１Ｂのその辺に直交する方向に沿って配設されるパッド２ｃの数は、異なるようにしてもよい。

以上のように、上述した本実施形態及び各変形例によれば、配線パターン幅の増加をすることなく、チップのピンレベルでのESD耐性を向上することができる半導体装置を実現することができ、結果として、半導体装置において、大きなチップ面積の増加、ひいてはチップのコスト増加にはならない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ、１Ｂチップ、２、２ａ、２ｂ、２ｃパッド、３ I/O部、４ロジック回路、１１パワークランプ回路、１２ ESD保護回路、１３ I/O回路、２１スイッチ制御回路、１００半導体パッケージ、１０１ボンディングワイヤ、１０２外部電極。

Claims

複数の第１のパッドと、
前記複数の第１のパッドにボンディングワイヤにより接続された第２のパッドと、
前記複数の第１のパッドに、１つの前記第１のパッドに１つのESD保護回路が対応するように、接続された複数のESD保護回路と、
前記複数のESD保護回路の出力端同士が接続された接続部に接続され、前記複数の第１のパッドに入力された少なくとも１つの入力信号を入力するI/O回路と、
前記複数の第１のパッド間に設けられたスイッチ部と、
前記スイッチ部の開閉を制御するスイッチ制御信号を出力するスイッチ制御部と、
を有する半導体装置。
複数の第１のパッドと、
前記複数の第１のパッドに、１つの前記第１のパッドに１つのESD保護回路が対応するように、接続された複数のESD保護回路と、
前記複数のESD保護回路の出力端同士が接続された接続部に接続され、前記複数の第１のパッドに入力された少なくとも１つの入力信号を入力するI/O回路と、
前記複数の第１のパッド間に設けられたスイッチ部と、
前記スイッチ部の開閉を制御するスイッチ制御信号を出力するスイッチ制御部と、
を有する半導体装置。