KR102515645B1 - 집적 회로 정전기 방전 버스 구조체 및 제조 방법 - Google Patents

집적 회로 정전기 방전 버스 구조체 및 제조 방법 Download PDF

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Abstract

집적 회로 ESD 버스 구조체는 회로 영역과, 복수의 정전기 방전(ESD) 버스와, 복수의 ESD 버스에 인접하여 접속된 복수의 패드 그룹과, 공통 ESD 버스와, 복수의 패드 그룹을 공통 ESD 버스에 접속하도록 구성된 복수의 본딩 와이어를 포함한다.

Description

집적 회로 정전기 방전 버스 구조체 및 제조 방법
본 발명은 집적 회로 구조체 및 관련 방법에 관한 것이고, 보다 구체적으로는 집적 회로 정전기 방전 버스 구조체 및 관련 방법에 관한 것이다.
도 1에 도시된 집적 회로 정전기 방전(이하, ESD로 약칭됨) 구조체(1)에 대해, I/O(input/output) 패드(12)는 특정 순서 및 위치에 기초하여 복수의 칩 에지(13) 내부에서 회로 영역(10) 주위에 배치되는데, I/O 패드(12)의 배치는 특정 범위 내에서 조정 가능하다.
일반적으로, I/O 패드(12) 사이의 빈 공간에 필러 셀(filler cell)(F1 및 F2)을 배치하고, 필러 셀(F1 및 F2)을 정전기 방전(ESD) 버스(11)(예컨대, 접지 또는 시스템 전압에 접속된 레이아웃 트레이스)에 접속하는 것이 일반적인데, 이는 회로 영역(10)의 각 부분과 필러 셀(F1 및 F2)이 연속 ESD 버스에 접속되게 하여 집적 회로 ESD 버스 구조체(1)에 ESD 보호를 제공한다.
그러나, 필러 셀(F1 및 F2)은 회로 영역(10)의 일부를 차지하므로 집적 회로 ESD 버스 구조체(1)에 대해 낭비적이다. 또한, 직사각형 형상을 갖는 집적 회로 ESD 버스 구조체(1)의 엄격한 요건으로 인해, 내부 회로 레이아웃 설계에 대한 유연성이 부족하다.
또한, 형상이 불규칙하고 면적이 다른 회로가 존재하는 경우, 형상이 불규칙하고 면적이 다른 회로를 수용하기 위해 회로 영역(10)이 증가되어야 하는데, 이는 생산 비용을 증가시킨다.
따라서, 회로 영역을 최대한 활용하는 집적 회로 ESD 버스 구조체 및 관련 방법을 제공하는 것이 바람직하다.
따라서, 본 발명의 목적은 집적 회로 정전기 방전 버스 구조체 및 관련 방법을 제공하는 것이다.
위와 같은 기술적 목적을 달성하기 위해, 본 발명에 따라 집적 회로 정전기 방전(ESD) 구조체가 제공되며, 이는 회로 영역과, 복수의 정전기 방전 버스와, 복수의 ESD 버스에 인접하여 접속된 복수의 패드 그룹과, 공통 ESD 버스와, 복수의 패드 그룹을 공통 ESD 버스에 접속하도록 구성된 복수의 본딩 와이어를 포함한다.
위와 같은 기술적 목적을 달성하기 위해, 본 발명에 따라 집적 회로 정전기 방전(ESD) 구조체가 제공되며, 이는 회로 영역과, 복수의 정전기 방전(ESD) 버스와, 복수의 패드 그룹과, 상기 복수의 패드 그룹 중 한 패드 그룹을 다른 한 패드 그룹에 접속하도록 구성된 복수의 본딩 와이어를 포함한다.
위와 같은 기술적 목적을 달성하기 위해, 본 발명에 따라 집적 회로 ESD 버스 구조체의 방법이 제공되며, 이는 회로 영역을 형성하는 단계와, 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹을 형성하는 단계와, 공통 ESD 버스를 형성하는 단계와, 복수의 칩 에지 중 하나를 가로지르는 복수의 본딩 와이어에 의해, 복수의 패드 그룹에 대응하는 복수의 패드를 공통 ESD 버스에 접속하는 단계를 포함한다.
위와 같은 기술적 목적을 달성하기 위해, 본 발명에 따라 집적 회로 ESD 버스 구조체의 방법이 제공되며, 이는 회로 영역을 형성하는 단계와, 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹을 형성하는 단계와, 회로 영역을 가로지르는 복수의 본딩 와이어 중 하나에 의해, 복수의 패드 그룹 중 한 패드 그룹을 복수의 패드 그룹 중 다른 한 패드 그룹에 접속하는 단계를 포함한다.
다양한 도면에 도시되는 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 이후의 당업자에게는 본 발명의 이러한 목적 및 다른 목적이 의심의 여지없이 명백할 것이다.
도 1은 종래 기술에 따른 집적 회로 ESD 버스 구조체의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 집적 회로 ESD 버스 구조체의 개략도이다.
도 3은 본 발명의 일 실시예에 따른 집적 회로 ESD 버스 구조체의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 집적 회로 패키징 프로세스의 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 집적 회로 패키징 프로세스의 흐름도이다.
도 2는 본 발명의 실시예에 따른 집적 회로 정전기 방전(ESD) 구조체(2)의 개략도이다. 집적 회로 ESD 버스 구조체(2)는 회로 영역(20), 복수의 ESD 버스(E1, E2 및 E3), 복수의 패드 그룹(G1, G2 및 G3), 공통 ESD 버스(24), 및 복수의 본딩 와이어(25)를 포함한다.
회로 영역(20)은 복수의 칩 에지(23)에 의해 형성되는데, 예를 들어, 4 개의 칩 에지(23)가 회로 영역(20)을 수용하도록 구성된 직사각형 영역을 형성한다. 회로 영역(20)은 복수의 불연속 경계(B1, B2 및 B3)를 포함한다. 복수의 ESD 버스(E1, E2, E3)는 칩 에지(23) 내부에서 복수의 불연속 경계(B1, B2, B3)에 대응하여 그에 인접하게 형성된다.
복수의 패드 그룹(G1, G2 및 G3)은 칩 에지(23) 내부에서 복수의 ESD 버스(E1, E2 및 E3)에 인접하여 접속되게 형성된다. 공통 ESD 버스(24)는 칩 에지(23) 외부에 형성되는데, 이에 제한되지는 않는다. 공통 ESD 버스(24)는 일체형으로 형성되지 않고 복수의 불연속 ESD 버스 그룹을 포함할 수도 있다. 복수의 본딩 와이어(25)는 칩 에지(23)를 가로질러 형성되고 복수의 패드 그룹(B1, B2 및 B3)을 공통 ESD 버스(24)에 접속하도록 구성된다. 일 실시예에서, 공통 ESD 버스(24)는 복수의 ESD 버스(E1, E2 및 E3) 및 복수의 패드 그룹(G1, G2 및 G3)에 평행하다.
복수의 패드 그룹(G1, G2, G3) 각각은 적어도 하나의 패드(22)를 포함하는데, 패드(22)는 접지 또는 시스템 저전압에 접속된 입력/출력 패드이다. 복수의 본딩 와이어(25) 중 적어도 하나는 적어도 하나의 패드(22)를 공통 ESD 버스(24)에 접속하도록 구성된다. 일 실시예에서, 복수의 본딩 와이어(25)는 패드 그룹(G1)의 복수의 패드(22)를 공통 ESD 버스(24)에 접속하도록 구성될 수 있는데, 공통 ESD 버스(24)는 패드 그룹(G1)과 공통 ESD 버스(24) 사이의 전도성을 증진시키는 다중 접속을 제공하여 ESD 보호를 향상시킨다.
이러한 구조체에서, 본딩 와이어(25)를 통해 패드 그룹(G1, G2 및 G3)의 패드(22)를 공통 ESD 버스(24)에 접속함으로써 불연속 ESD 버스(E1, E2 및 E3)는 함께 접속될 수 있는데, 이는 집적 회로 ESD 버스 구조체(2)에 대한 연속 ESD 버스를 등가적으로 형성한다. 결과적으로, 본 발명은 종래 기술의 필러 셀을 제거할 수 있다. 또한, 집적 회로 ESD 버스 구조체(2)를 최대한 활용하기 위해 불연속 ESD 버스(E1 및 E2)(또는 E2 및 E3) 사이의 공간은 회로 요소들로 구성될 수 있다.
예를 들어, 도 1에 도시된 ESD 버스(11) 및 필러 셀(F1 및 F2)은 도 2에서 세이브된 영역(SA1 및 SA2)으로 대체된다. 세이브된 영역(SA1)은 ESD 버스(E1 및 E2) 및 패드 그룹(G1 및 G2)의 패드(22)에 인접해 있다. 세이브된 영역(SA2)는 ESD 버스(E2 및 E3) 및 패드 그룹(G2 및 G3)의 패드(22)에 인접해 있다. 일 실시예에서, 공통 ESD 버스(24)는 칩 에지(23) 내부에서 복수의 패드 그룹(G1, G2 및 G3) 및 세이브된 영역(SA1 및 SA2)에 인접하게 형성된다.
도 3은 본 발명의 실시예에 따른 집적 회로 ESD 버스 구조체(3)의 개략도이다. 집적 회로 ESD 버스 구조체(3)는 회로 영역(30), 복수의 ESD 버스(E1, E2 및 E3), 복수의 패드 그룹(G1, G2 및 G3), 및 복수의 본딩 와이어(35)를 포함한다.
회로 영역(30)은 복수의 칩 에지(33)에 의해 형성되는데, 예를 들어, 회로 영역(30)을 수용하기 위해 4 개의 칩 에지(33)가 직사각형 영역을 형성한다. 회로 영역(30)은 복수의 불연속 경계(B1, B2 및 B3)를 포함한다. 복수의 ESD 버스(E1, E2 및 E3)는 칩 에지(33) 내부에서 복수의 불연속 경계(B1, B2, B3)에 대응하면서 그에 인접하게 형성된다.
복수의 불연속 ESD 버스(E1, E2 및 E3)는 칩 에지(33) 내부에서 복수의 불연속 경계(B1, B2, B3)에 인접하게 형성된다. 복수의 패드 그룹(G1, G2, G3)은 칩 에지(33) 내부에서 복수의 ESD 버스(E1, E2, E3)에 인접하여 접속되게 형성된다. 복수의 본딩 와이어(35)는 회로 영역(30)을 가로질러 형성되고, 복수의 패드 그룹(G1, G2, G3)을 한 그룹에서 다른 그룹으로 접속하도록 구성되는데, 예를 들어, 하나의 본딩 와이어(35)는 패드 그룹(G1)을 패드 그룹(G2)에 접속할 수 있고, 다른 본딩 와이어(35)는 패드 그룹(G2)을 패드 그룹(G3)에 접속할 수 있다.
복수의 패드 그룹(G1, G2, G3) 각각은 복수의 패드(32)를 포함하는데, 패드(32)는 접지 또는 시스템 저전압에 접속된 입력/출력 패드이다. 복수의 본딩 와이어(35)는 한 그룹의 패드(32)를 다른 그룹에 접속하도록 구성된다. 복수의 패드 그룹(G1, G2 및 G3) 각각은 접속 패드(예컨대, 패드 그룹(G1)의 가장 오른쪽 패드, 패드 그룹(G2)의 가장 왼쪽 및 가장 오른쪽 패드, 패드 그룹(G3)의 가장 왼쪽 패드)를 포함하고, 복수의 본딩 와이어(35)는 복수의 패드 그룹 중 한 패드 그룹의 접속 패드를 복수의 패드 그룹 중 다른 한 패드 그룹의 접속 패드에 접속하도록 구성된다. 예를 들어, 본딩 와이어(35) 중 하나는 패드 그룹(G1)의 가장 오른쪽 패드(32)를 패드 그룹(G2)의 가장 왼쪽 패드(32)에 접속하도록 구성되고, 본딩 와이어(35) 중 하나는 패드 그룹(G2)의 가장 오른쪽 패드(32)를 패드 그룹(G3)의 가장 왼쪽 패드(32)에 접속하도록 구성되는데, 이에 제한되지는 않는다.
이러한 구조체에서, 패드 그룹(G1, G2 및 G3)의 패드(32)를 한 패드 그룹에서 다른 패드 그룹으로 접속함으로써 불연속 ESD 버스(E1, E2 및 E3)는 함께 접속될 수 있는데, 이는 집적 회로 ESD 버스 구조체(3)에 대한 연속 ESD 버스를 등가적으로 형성한다. 그 결과, 본 발명은 종래 기술의 필러 셀을 제거할 수 있다. 또한, 집적 회로 ESD 버스 구조체 3을 최대한 활용하기 위해 불연속 ESD 버스(E1 및 E2)(또는 E2 및 E3) 사이의 공간은 회로 요소들로 구성될 수 있다. 예를 들어, 도 1에 도시된 ESD 버스(11) 및 필러 셀(F1)은 도 3에서 세이브된 영역(SA1 및 SA2)으로 대체되며, 따라서, 회로 영역(20)은 자신의 면적을 증가시키지 않으면서 형상이 불규칙하고 면적이 다른 회로를 수용할 수 있어 생산 비용을 절감할 수 있다.
도 4는 본 발명의 실시예에 따른 집적 회로 ESD 버스 구조체 프로세스(4)의 흐름도이다.
단계 40: 회로 영역을 형성한다.
단계 41: 복수의 칩 에지 내부에 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹을 형성한다.
단계 42: 복수의 칩 에지 외부에 공통 ESD 버스를 형성한다.
단계 43: 복수의 칩 에지를 가로지르는 복수의 본딩 와이어에 의해, 복수의 패드 그룹에 대응하는 복수의 패드를 공통 ESD 버스에 접속한다.
단계 40에서는 회로 영역이 형성되고, 단계 41에서는 복수의 칩 에지 내부에 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹이 형성되고, 단계 42에서는 복수의 칩 에지 외부에 공통 ESD 버스가 형성되며, 단계 43에서는 복수의 칩 에지를 가로지르는 복수의 본딩 와이어에 의해, 복수의 패드 그룹에 대응하는 복수의 패드가 공통 ESD 버스에 접속된다. 집적 회로 ESD 버스 구조체 프로세스(4)에 의해, 연속 ESD 버스가 등가적으로 형성될 수 있고 종래 기술의 필러 셀이 생략될 수 있다.
도 5는 본 발명의 실시예에 따른 집적 회로 ESD 버스 구조체 프로세스(5)의 흐름도이다.
단계 50: 회로 영역을 형성한다.
단계 51: 복수의 칩 에지 내부에 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹을 형성한다.
단계 52: 복수의 칩 에지 내부에서 회로 영역을 가로지르는 복수의 본딩 와이어에 의해 복수의 패드 그룹 중 한 패드 그룹을 다른 한 패드 그룹과 접속한다.
단계 50에서는 회로 영역이 형성되고, 단계 51에서는 복수의 칩 에지 내부에 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹이 형성되며, 단계 52에서는 복수의 칩 에지 내부에서 회로 영역을 가로지르는 복수의 본딩 와이어에 의해 복수의 패드 그룹 중 한 패드 그룹과 다른 한 패드 그룹이 함께 접속된다. 집적 회로 ESD 버스 구조체 프로세스(5)에 의해, 연속 ESD 버스가 등가적으로 형성될 수 있고 종래 기술의 필러 셀이 생략될 수 있다.
요약하면, 본 발명은 연속 ESD 버스를 등가적으로 형성하기 위해 본딩 와이어를 사용하여 복수의 패드 그룹의 복수의 패드를 접속한다. 그 결과, 본 발명은 종래 기술의 필러 셀을 제거할 수 있다. 또한, 집적 회로 ESD 버스 구조체를 최대한 활용하기 위해 불연속 ESD 버스 사이의 공간은 회로 요소들로 구성될 수 있다.
당업자는 본 발명의 교시를 유지하면서 디바이스 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 위에서의 개시는 첨부된 청구범위의 경계에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (17)

  1. 집적 회로 구조체로서,
    회로 영역과,
    복수의 ESD 버스와,
    상기 복수의 ESD 버스에 인접하여 접속되는 복수의 패드 그룹과,
    상기 복수의 패드 그룹에 인접한 공통 ESD 버스와,
    상기 복수의 패드 그룹을 상기 공통 ESD 버스에 접속하도록 구성된 복수의 본딩 와이어를 포함하며,
    상기 회로 영역은 적어도 하나의 제 1 영역을 포함하며, 상기 적어도 하나의 제 1 영역의 각각은 상기 복수의 ESD 버스 중 두 개의 개별 ESD 버스 및 상기 복수의 패드 그룹 중 두 개의 개별 패드 그룹의 개별 패드와 인접하고, 상기 적어도 하나의 제 1 영역 내에는 ESD 버스와 패드가 구비되지 않는
    집적 회로 구조체.
  2. 제 1 항에 있어서,
    상기 복수의 패드 그룹 각각은 적어도 하나의 패드를 포함하고, 상기 복수의 본딩 와이어는 상기 적어도 하나의 패드를 상기 공통 ESD 버스에 접속하도록 구성되는,
    집적 회로 구조체.
  3. 제 1 항에 있어서,
    상기 공통 ESD 버스는 복수의 불연속 ESD 버스 그룹을 포함하는,
    집적 회로 구조체.
  4. 제 1 항에 있어서,
    상기 공통 ESD 버스는 복수의 칩 에지 외부에 또는 복수의 칩 에지 내부에 형성되는,
    집적 회로 구조체.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 공통 ESD 버스는 상기 복수의 ESD 버스에 평행한,
    집적 회로 구조체.
  7. 집적 회로 구조체로서,
    회로 영역과,
    복수의 ESD 버스와,
    상기 복수의 ESD 버스에 인접하여 접속되는 복수의 패드 그룹과,
    상기 복수의 패드 그룹 중 한 패드 그룹을 다른 한 패드 그룹에 접속하도록 구성된 복수의 본딩 와이어를 포함하며,
    상기 회로 영역은 적어도 하나의 제 1 영역을 포함하며, 상기 적어도 하나의 제 1 영역의 각각은 상기 복수의 ESD 버스 중 두 개의 개별 ESD 버스 및 상기 복수의 패드 그룹 중 두 개의 개별 패드 그룹의 개별 패드와 인접하고, 상기 적어도 하나의 제 1 영역 내에는 ESD 버스와 패드가 구비되지 않는
    집적 회로 구조체.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 복수의 패드 그룹 각각은 접속 패드를 포함하고, 상기 복수의 본딩 와이어는 상기 복수의 패드 그룹 중 한 패드 그룹의 접속 패드를 상기 복수의 패드 그룹 중 다른 한 패드 그룹의 접속 패드에 접속하도록 구성되는,
    집적 회로 구조체.
  10. 집적 회로 구조체의 제조 방법으로서,
    회로 영역을 형성하는 단계와,
    복수의 ESD 버스를 형성하는 단계와,
    상기 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹을 형성하는 단계 - 상기 복수의 패드 그룹은 상기 복수의 ESD 버스에 인접하여 접속됨 - 와,
    상기 복수의 패드 그룹에 인접한 공통 ESD 버스를 형성하는 단계와,
    복수의 본딩 와이어에 의해, 상기 복수의 패드 그룹에 대응하는 복수의 패드를 상기 공통 ESD 버스에 접속하는 단계를 포함하고,
    상기 회로 영역은 적어도 하나의 제 1 영역을 포함하며, 상기 적어도 하나의 제 1 영역의 각각은 상기 복수의 ESD 버스 중 두 개의 개별 ESD 버스 및 상기 복수의 패드 그룹 중 두 개의 개별 패드 그룹의 개별 패드와 인접하고, 상기 적어도 하나의 제 1 영역 내에는 ESD 버스와 패드가 구비되지 않는
    집적 회로 구조체의 제조 방법.
  11. 제 10 항에 있어서,
    상기 복수의 패드 그룹 각각은 적어도 하나의 패드를 포함하고, 상기 복수의 본딩 와이어는 상기 적어도 하나의 패드를 상기 공통 ESD 버스에 접속하도록 구성되는,
    집적 회로 구조체의 제조 방법.
  12. 제 10 항에 있어서,
    복수의 칩 에지 외부에 또는 복수의 칩 에지 내부에 상기 공통 ESD 버스를 형성하는 단계를 더 포함하는
    집적 회로 구조체의 제조 방법.
  13. 제 10 항에 있어서,
    상기 공통 ESD 버스는 상기 복수의 ESD 버스에 평행한,
    집적 회로 구조체의 제조 방법.
  14. 집적 회로 구조체의 제조 방법으로서,
    회로 영역을 형성하는 단계와,
    복수의 ESD 버스를 형성하는 단계와,
    상기 회로 영역의 복수의 불연속 경계에 대응하는 복수의 패드 그룹을 형성하는 단계 - 상기 복수의 패드 그룹은 상기 복수의 ESD 버스에 인접하여 접속됨 - 와,
    상기 회로 영역을 가로지르는 복수의 본딩 와이어 중 하나에 의해, 상기 복수의 패드 그룹 중 한 패드 그룹을 상기 복수의 패드 그룹 중 다른 한 패드 그룹에 접속하는 단계를 포함하고,
    상기 회로 영역은 적어도 하나의 제 1 영역을 포함하며, 상기 적어도 하나의 제 1 영역의 각각은 상기 복수의 ESD 버스 중 두 개의 개별 ESD 버스 및 상기 복수의 패드 그룹 중 두 개의 개별 패드 그룹의 개별 패드와 인접하고, 상기 적어도 하나의 제 1 영역 내에는 ESD 버스와 패드가 구비되지 않는
    집적 회로 구조체의 제조 방법.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 복수의 패드 그룹 각각은 접속 패드를 포함하고, 상기 복수의 본딩 와이어는 상기 복수의 패드 그룹 중 한 패드 그룹의 접속 패드를 상기 복수의 패드 그룹 중 다른 한 패드 그룹의 접속 패드에 접속하도록 구성되는,
    집적 회로 구조체의 제조 방법.
  17. 삭제
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022236764A1 (zh) * 2021-05-13 2022-11-17 迪克创新科技有限公司 电子装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014096521A (ja) * 2012-11-12 2014-05-22 Renesas Mobile Corp 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6352465A (ja) * 1986-08-22 1988-03-05 Hitachi Micro Comput Eng Ltd 半導体集積回路装置
JP3228583B2 (ja) * 1992-03-31 2001-11-12 株式会社東芝 半導体集積回路装置
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6445039B1 (en) * 1998-11-12 2002-09-03 Broadcom Corporation System and method for ESD Protection
WO2000028664A2 (en) * 1998-11-12 2000-05-18 Broadcom Corporation Fully integrated tuner architecture
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
JP3236583B2 (ja) * 1999-06-24 2001-12-10 ローム株式会社 半導体集積回路装置
KR20020034470A (ko) * 2000-11-02 2002-05-09 박종섭 정전기 방전 보호 소자
US6770963B1 (en) * 2001-01-04 2004-08-03 Broadcom Corporation Multi-power ring chip scale package for system level integration
JP2003309130A (ja) 2002-04-17 2003-10-31 Sanyo Electric Co Ltd 半導体スイッチ回路装置
JP3940026B2 (ja) 2002-05-23 2007-07-04 アルプス電気株式会社 電子回路ユニットの製造方法
CN101097304B (zh) * 2006-06-27 2011-07-13 中华映管股份有限公司 主动元件阵列母基板
US8079528B2 (en) * 2007-01-10 2011-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output pads placement for a smart card chip
GB2451439A (en) * 2007-07-30 2009-02-04 Toumaz Technology Ltd Electrostatic discharge prevention circuit
CN102054523A (zh) * 2009-11-04 2011-05-11 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
US9627337B2 (en) * 2011-03-31 2017-04-18 Novatek Microelectronics Corp. Integrated circuit device
JP2012235048A (ja) * 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置
US9245852B2 (en) * 2011-09-08 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection for 2.5D/3D integrated circuit systems
US9070700B2 (en) * 2011-11-04 2015-06-30 Broadcom Corporation Apparatus for electrostatic discharge protection and noise suppression in circuits
TWI508254B (zh) 2012-09-04 2015-11-11 Realtek Semiconductor Corp 積體電路
JP5752657B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 半導体装置
JPWO2015083289A1 (ja) 2013-12-06 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP6266444B2 (ja) * 2014-06-20 2018-01-24 ザインエレクトロニクス株式会社 半導体装置
TWI658564B (zh) * 2016-04-11 2019-05-01 力智電子股份有限公司 暫態電壓抑制積體電路
JP2018101736A (ja) 2016-12-21 2018-06-28 キヤノン株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014096521A (ja) * 2012-11-12 2014-05-22 Renesas Mobile Corp 半導体装置

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