CN106373958B - 一种芯片结构 - Google Patents

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Abstract

本发明公开了一种芯片结构，该芯片结构包括：位于同层至少一个矩形的模拟单元布局设计区域，和位于所述芯片结构中心的至少一个矩形的数字单元布局设计区域；每个模拟单元布局设计区域划分为第一子区域，第二子区域和第三子区域；所述第一子区域设置有数字电源管脚线，所述第二子区域设置有模拟电源管脚线，所述第三子区域设置有模拟单元；所述数字电源管脚线与所述数字单元通过连线连接；所述模拟电源管脚线与所述模拟单元通过连线连接。本发明实施例提供的芯片结构，数字电源管脚线与模拟单元设置在同一个矩形区域内，充分利用芯片空间，从而可以减小芯片面积。

Description

一种芯片结构
技术领域
本发明涉及集成电路技术领域，尤其涉及一种芯片结构。
背景技术
芯片的集成电路通常包括若干实现不同功能的数字单元(Digital Block)和若干实现不同功能的模拟单元(Analog Block)等等。
在使用半导体键合线(wire bonding)进行封装的芯片中，数字单元所使用的数字电源管脚(PAD)线需要设置在芯片的四周。实际上，数字单元和模拟单元的管脚线都需要设置在芯片的四周。
在较大规模的芯片设计中，模拟单元所在的模拟单元布局设计区域通常被设计成矩形，且设置在芯片的四周，数字单元所在的数字单元布局设计区域通常被设计成矩形，且设置在芯片的中心。由于芯片版图能够体现芯片的电路结构，因此，以图1所示的芯片顶层版图为例，数字单元的数字电源PAD线所在的PAD窗口(window)区域，与模拟单元布局设计区域并排分布在芯片四周。其中，数字单元的数字电源PAD线的PAD window区域在芯片边缘向中心方向的高度，相对模拟单元的模拟单元布局设计区域较矮，因此会空出一部分区域(图1中的A、B、C、D、E、F、G和H区域)，这部分区域只能放置一些填充单元，从而造成空间浪费。
发明内容
本发明的目的是提供一种芯片结构，以解决芯片空间浪费的问题。
本发明的目的是通过以下技术方案实现的：
一种芯片结构，包括：
位于同层至少一个矩形的模拟单元布局设计区域，和位于所述芯片结构中心的至少一个矩形的数字单元布局设计区域；
每个模拟单元布局设计区域划分为第一子区域，第二子区域和第三子区域；
所述第一子区域设置有数字电源管脚线，所述第二子区域设置有模拟电源管脚线，所述第三子区域设置有模拟单元；
所述数字单元布局设计区域设置有数字单元；
所述数字电源管脚线与所述数字单元通过连线连接；
所述模拟电源管脚线与所述模拟单元通过连线连接。
可选的，位于所述芯片结构同侧的各个模拟单元的高度一致。
可选的，还包括所述模拟电源管脚线的静电保护装置，位于所述矩形的模拟单元布局设计区域和数字单元布局设计区域的下层；所述模拟电源管脚线的静电保护装置的一端通过连线连接所述模拟电源管脚线，另一端通过连线连接与所述模拟管脚线所在的第二子区域相邻的第一子区域设置的数字电源管脚线。
可选的，如果所述模拟电源管脚线所在的第二子区域与两个第一子区域相邻，所述模拟电源管脚线的静电保护装置的另一端通过连线连接与所述模拟电源管脚线所在的第二子区域相邻、且距离最近的数字电源管脚线。
可选的，第一子区域为矩形。
可选的，所述模拟单元布局设计区域位于所述芯片结构的四周，所述数字单元布局设计区域位于所述芯片结构的中心。
可选的，所述第一子区域位于所述模拟单元布局设计区域的外侧边缘，模拟单元布局设计区域的外侧是指远离芯片结构中心的一侧。
可选的，同一模拟单元布局设计区域的第三子区域并排设置有至少两个模拟单元。
可选的，数字电源管脚线位于与位于同一模拟单元布局设计区域的两个模拟单元之间。
本发明实施例提供的芯片结构，数字电源管脚线与模拟单元设置在同一个矩形区域内，充分利用芯片空间，从而可以减小芯片面积。
附图说明
图1为现有的芯片版图；
图2为本发明实施例提供的一种芯片结构示意图；
图3a为本发明实施例提供的芯片中，数字电源管脚线与模拟单元的第一种相对位置示意图；
图3b为本发明实施例提供的芯片中，数字电源管脚线与模拟单元的第二种相对位置示意图；
图4为本发明实施例提供的芯片中，数字电源管脚线与模拟单元的第三种相对位置示意图；
图5为本发明实施例提供的芯片的版图。
具体实施方式
下面将结合附图，对本发明实施例提供的技术方案进行详细说明。
如图2所示，本发明实施例提供的芯片结构至少包括：
位于同层至少一个矩形的模拟单元布局设计区域，和位于所述芯片结构中心的至少一个矩形的数字单元布局设计区域；
每个模拟单元布局设计区域划分为第一子区域，第二子区域和第三子区域；
所述第一子区域设置有数字电源管脚线201，所述第二子区域设置有模拟电源管脚线202，所述第三子区域设置有模拟单元203；
所述数字单元布局设计区域设置有数字单元301；
所述数字电源管脚线201与所述数字单元301通过连线连接；
所述模拟电源管脚线202与所述模拟单元203通过连线连接。
本发明实施例提供的芯片结构，数字电源管脚线与模拟单元设置在同一个矩形区域内，充分利用芯片空间，从而可以减小芯片面积。
本发明实施例中，可选的，所述模拟单元布局设计区域位于所述芯片结构的四周，所述数字单元布局设计区域位于所述芯片结构的中心。
本发明实施例中，可以一个模拟单元布局设计区域可以仅对应一个模拟单元，即在同一模拟单元布局设计区域的第三子区域仅设置有一个模拟单元；也可以对应两个或两个以上的模拟单元，即在同一模拟单元布局设计区域的第三子区域设置有至少两个模拟单元。其中，本发明实施例并不限定这至少两个模拟单元的相对位置，例如，可以并排设置。
基于上述任意芯片结构实施例，较佳地，第一子区域在模拟单元布局设计区域的外侧边缘。
其中，模拟单元布局设计区域的外侧是指远离芯片中心的一侧。
如果第一子区域在模拟单元布局设计区域的外侧边缘，并且在同一模拟单元布局设计区域的第三子区域仅设置有一个模拟单元，数字电源管脚线与模拟单元的相对位置如图3a和3b所示。
如果第一子区域在模拟单元布局设计区域的外侧边缘，并且在同一模拟单元布局设计区域的第三子区域并排设置有至少两个模拟单元，数字电源管脚线位于同一布局设计区域的两个模拟单元之间，具体相对位置如图4所示。
为了进一步提高芯片的空间利用率，在上述任意芯片结构实施例的基础上，较佳地，位于芯片结构同侧的各个模拟单元的高度一致。
其中，模拟单元的高度，是指模拟单元从靠近芯片结构边缘的一侧到靠近芯片结构中心的一侧的长度。
现有芯片结构中，模拟电源管脚线的静电保护装置的连线是往芯片结构中心的内拉线，不仅造成走线资源的浪费，还会由于静电保护连线走线太长，增加静电保护连线失效的风险。为了解决这一问题，在上述各个芯片结构实施例的基础上，较佳地，模拟电源管脚线的静电保护装置的一端通过连线连接模拟电源管脚线，另一端通过连线连接与模拟电源管脚线所在的第二子区域相邻的数字电源管脚线。
其中，如果所述模拟电源管脚线所在的第二子区域与两个第一子区域相邻，所述模拟电源管脚线的静电保护装置的另一端通过连线连接与所述模拟电源管脚线所在的第二子区域相邻、且距离最近的数字电源管脚线。
本发明实施例的上述芯片结构，缩短了静电保护装置的连线路径，更利于静电保护(ESD)电荷的泄放，提升芯片的ESD性能。
基于上述任意芯片结构实施例，较佳地，第一子区域为矩形。
由于芯片版图能够体现芯片结构，本发明实施例还给出一种采用本发明实施例提供的结构的芯片顶层的版图，如图5所示。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种芯片结构，其特征在于，包括：
至少一个矩形的模拟单元布局设计区域，和位于所述芯片结构中心的至少一个矩形的数字单元布局设计区域；所述模拟单元与所述数字单元位于同层；
每个模拟单元布局设计区域划分为第一子区域，第二子区域和第三子区域；
所述第一子区域设置有数字电源管脚线，所述第二子区域设置有模拟电源管脚线，所述第三子区域设置有模拟单元；在所述矩形的模拟单元布局设计区域中，所述模拟单元至少部分围绕所述数字电源管脚线和所述模拟电源管脚线；
所述数字单元布局设计区域设置有数字单元；
所述数字电源管脚线与所述数字单元通过连线连接；
所述模拟电源管脚线与所述模拟单元通过连线连接。
2.根据权利要求1所述的芯片结构，其特征在于，位于所述芯片结构同侧的各个模拟单元的高度一致；
其中，所述模拟单元的高度，是指所述模拟单元从靠近所述芯片结构边缘的一侧到靠近所述芯片结构中心的一侧的长度。
3.根据权利要求1所述的芯片结构，其特征在于，还包括所述模拟电源管脚线的静电保护装置，位于所述矩形的模拟单元布局设计区域和数字单元布局设计区域的下层；所述模拟电源管脚线的静电保护装置的一端通过连线连接所述模拟电源管脚线，另一端通过连线连接与所述模拟电源管脚线所在的第二子区域相邻的第一子区域设置的数字电源管脚线。
4.根据权利要求1所述的芯片结构，其特征在于，如果所述模拟电源管脚线所在的第二子区域与两个第一子区域相邻，所述模拟电源管脚线的静电保护装置的另一端通过连线连接与所述模拟电源管脚线所在的第二子区域相邻、且距离最近的数字电源管脚线。
5.根据权利要求1～3任一项所述的芯片结构，其特征在于，所述第一子区域为矩形。
6.根据权利要求1～3任一项所述的芯片结构，其特征在于，所述模拟单元布局设计区域位于所述芯片结构的四周，所述数字单元布局设计区域位于所述芯片结构的中心。
7.根据权利要求6所述的芯片结构，其特征在于，所述第一子区域位于所述模拟单元布局设计区域的外侧边缘，模拟单元布局设计区域的外侧是指远离芯片结构中心的一侧。
8.根据权利要求6所述的芯片结构，其特征在于，同一模拟单元布局设计区域的第三子区域设置有至少两个模拟单元。
9.根据权利要求8所述的芯片结构，其特征在于，同一模拟单元布局设计区域的第三子区域并排设置有至少两个模拟单元。
10.根据权利要求9所述的芯片结构，其特征在于，数字电源管脚线位于与位于同一模拟单元布局设计区域的两个模拟单元之间。
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