CN104937717B - 启用集成电路中的电荷放电的电路和方法 - Google Patents
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Abstract
描述一种用于启用集成电路中的电荷放电的电路(200)。所述电路包括：输入/输出垫(206)，其耦合到第一节点(208)；第一二极管(232)，其耦合于所述第一节点与接地节点(212)之间；晶体管(216)，其并联耦合于所述第一节点与所述接地节点之间的所述第一二极管；及电阻器(234)，其耦合于所述晶体管的本体部分与所述接地节点之间。还描述一种启用电荷放电的方法。
Description
技术领域
本发明大体上涉及集成电路，且确切地说，涉及启用集成电路中的电荷放电的电路及方法。
背景技术
电荷装置模型(CDM)为用于表征电子装置因静电放电(ESD)而损坏(例如通过触摸集成电路的接点)的可能性的模型。CDM测试由以下操作构成：将封装充电到指定电压，接着经由封装引线将此电压放电。放电电流仅由装置的寄生阻抗及电容限制。因此，CDM放电电流可在裸片上找到多个路径而离开到封装引线。ESD设计的目标在于向既定低阻抗路径提供足够的布线资源来操纵CDM放电电流，且防止对裸片上的内部电路的损坏。
然而，经由寄生路径的电荷放电可导致对集成电路的损坏，所述寄生路径通常可在常规装置中用于与既定路径并联放电。这些寄生路径较弱，且通常首先失效，从而导致在I/O垫处的泄漏电流增加。增加的泄漏电流不仅会改变晶体管的操作，而且其还可能导致集成电路的故障。因为集成电路实施于较大系统中，所以集成电路的故障可导致较大系统(作为整体)的故障。因此，降低静电放电对集成电路的影响是有益的。
发明内容
描述一种用于启用集成电路中的电荷放电的电路。所述电路包括：输入/输出垫，其耦合到第一节点；第一二极管，其耦合于第一节点与接地节点之间；晶体管，其并联耦合于第一节点与接地节点之间的第一二极管；及电阻器，其耦合于N沟道晶体管的本体部分与接地节点之间。
所述电路可包含并联耦合于第一节点与功率节点之间的第二二极管及P沟道晶体管。所述电路可包含驱动器，所述驱动器具有串联耦合于第一节点与功率节点之间的一对P沟道晶体管，及串联耦合于第一节点与接地节点之间的一对N沟道晶体管。所述电路可包含耦合于N沟道晶体管对中的第一晶体管的本体部分与接地节点之间的电阻器。在一些此类电路中，晶体管包括N沟道晶体管；电路进一步包括形成于P型衬底中的深N阱；且N沟道晶体管的源极区及漏极区形成于深N阱的P阱中。电阻器可形成于p阱与P型衬底之间。电阻器可包括形成于P型衬底上的多晶硅电阻器。
还描述一种启用集成电路中的电荷放电的方法。所述方法包括提供输入/输出垫；将二极管耦合于输入/输出垫处的第一节点与接地节点之间；将晶体管耦合于第一节点与接地节点之间；及增加晶体管的本体部分与接地节点之间的放电路径的电阻。
在一些此类方法中，晶体管包括N沟道晶体管：方法进一步包括在P型衬底中提供深N阱；且将N沟道晶体管耦合于第一节点与接地节点之间包括在深N阱的P阱中形成N沟道晶体管的源极区及漏极区。将二极管耦合于输入/输出垫处的第一节点与接地节点之间可包括在P型衬底中形成N型区。增加晶体管的本体部分与接地节点之间的放电路径的电阻可包括在晶体管的本体部分与接地节点之间提供电阻器。在晶体管的本体部分与接地节点之间提供电阻器可包括在衬底上形成多晶硅电阻器。所述方法可进一步包含将电荷从输入/输出垫重新引导到二极管。
根据另一布置，用于启用集成电路中的电荷放电的电路包括：第一输入/输出垫，其耦合到第一节点；第一二极管，其耦合于第一节点与接地节点之间；第一晶体管，其并联耦合于第一节点与接地节点之间的第一二极管；第一电阻器，其耦合于第一晶体管的本体部分与接地节点之间；第二输入/输出垫，其耦合到第二节点；第二二极管，其耦合于第二节点与接地节点之间；第二晶体管，其并联耦合于第二节点与接地节点之间的第二二极管；及第二电阻器，其耦合于第二晶体管的本体部分与接地节点之间。
所述电路可进一步包含并联耦合于第一节点与功率节点之间的第三二极管及第三晶体管。电路可进一步包含并联耦合于第二节点与功率节点之间的第四二极管及第四晶体管。电路可进一步包含耦合于第一晶体管及第二晶体管中的每一者与接地节点之间的第三晶体管。第一晶体管的源极区及漏极区可形成于深N阱的第一P阱中；且第一电阻器可形成于第一P阱与P型衬底之间。第二晶体管的源极区及漏极区可形成于第二P阱中，且第二电阻器可形成于第二P阱与P型衬底之间。第一电阻器及第二电阻器可包括形成于P型衬底上的多晶硅电阻器。
附图说明
图1为集成电路封装的截面图。
图2为用于启用集成电路中的电荷放电的电路的框图；
图3为图2及4的电路的一部分的截面图；
图4为用于启用集成电路中的电荷放电的另一电路的框图；
图5-1到5-4一起形成用以展示图2的电路的一部分的形成的一系列截面图；
图6为用于编程具有可编程资源的装置的系统的框图；
图7为具有可编程资源的装置的框图；
图8为图7的装置的可配置逻辑元件的框图；
图9为用以展示启用集成电路中的电荷放电的方法的流程图；及
图10为用以展示形成具有启用电荷放电的电路的集成电路的方法的流程图。
具体实施方式
首先转而参看图1，集成电路封装包括具有多个接触垫104的裸片102，所述多个接触垫104使得能够借助于对应焊料凸块108连接到衬底107的接触垫106。也可在裸片102下方涂覆底填充料110。盖112接着借助于裸片与盖之间的结合剂114及盖的侧壁118与衬底之间的结合剂116附接到衬底。还提供衬底上的接触垫122以借助于衬底与另一装置之间的焊料球124进行电连接。举例来说，焊料球可连接到印刷电路板128的接触垫126。举例来说，可包括由介电层分离的各种金属层的迹线及在所述迹线之间的通孔的互连件130实现焊料凸块108与焊料球124之间的电连接。放置在衬底上且由互连件连接到裸片的一或多个电阻器132可经实施以增加放电路径的电阻，如将在下文更详细地描述。
现转而参看图2，展示用于启用集成电路中的电荷放电的电路的框图。图2的电路包括在此处展示成耦合到Vcco垫202的参考节点204、耦合到节点208的I/O垫206及在此处展示成耦合到接地垫210的另一参考电压节点212。Vcco垫204、I/O垫206及接地垫210可为例如图1的集成电路装置等的集成电路装置的裸片102或衬底107的外部接触垫。包括P型晶体管214及N型晶体管216的CMOS晶体管对耦合于参考节点204与参考节点212之间。确切地说，P沟道晶体管214的源极216耦合到参考节点204，而漏极218耦合到节点208，所述节点208耦合到I/O垫。反相输出数据(Dout_b)耦合到晶体管214的栅极222。N沟道晶体管216具有耦合到节点208的漏极224，其中源极226耦合到接地212。输出数据(Dout)耦合到晶体管216的栅极228。在节点208处，且因此在I/O垫206处基于耦合到晶体管216及214的反相输出数据产生输出数据。举例来说，当在I/O垫206处意欲产生的输出数据高时，在晶体管214(接通晶体管214)的栅极处及在晶体管216(断开晶体管216)的栅极处产生低Dout_b信号以将I/O垫206处的电压拉高。
人体模块(HBM)二极管230如图所示耦合于节点208与节点204之间，以启用负电荷到节点204处的正参考电压的放电。类似地，HBM二极管232耦合于节点208与节点212之间，以启用正电荷到节点212处的接地的放电。
然而，根据用于启用电荷放电的各种电路，提供电阻器以增加不合需要的路径(例如，将存在于常规I/O电路中的寄生路径)中的电阻，从而将更多电流驱动到HBM二极管。如图2中所示，电阻器234耦合于晶体管216的本体部分235与节点212之间。随着CDM电压的增加，连接到垫的NMOS晶体管216首先开始展示降级的迹象。更确切地说，CMOS对的NMOS 216的漏极224为常规I/O电路中与经由HBM二极管232的既定CDM放电路径并联连接的有效寄生二极管。也就是说，在常规I/O电路中，寄生路径将由连接于漏极224与接地节点212之间的寄生二极管并联由HBM二极管232提供的既定CDM放电路径来表示。甚至紧靠漏极-栅极氧化物界面流过寄生二极管的此电流的一部分可损坏此界面，从而导致到接地的I/O泄漏电流的增加。通过放置从本体235到接地的电阻器234，实际上可将到I/O节点的过量电荷驱动到接地。如将参看图3更详细地描述，阱及扩散区的布置使得能够在耦合到晶体管的本体的放电路径中形成电阻器234。电阻器234可为100到200欧姆电阻器，所述电阻器朝向低电阻HBM二极管232有效重新引导电荷放电，其为既定放电路径。
图2的电路还包括用于产生I/O垫206处的不同电压的第二输出电路。确切地说，第一对晶体管236及237耦合于节点204及208之间，且第二对晶体管238及240耦合于节点208与节点212之间。P型晶体管236包括耦合到参考节点204的源极242及耦合到晶体管237的源极246的漏极244。栅极248经耦合以接收Dout_b信号。P型晶体管237还包含耦合到节点208的漏极250及经耦合以接收Dout_b信号的栅极252。第二对晶体管的N型晶体管238包括耦合到节点208的漏极254及耦合到晶体管240的漏极258的源极256。栅极260经耦合以接收Dout信号。P型晶体管240还包含耦合到节点212的源极262及经耦合以接收Dout信号的栅极264。电阻器266耦合到晶体管238的本体部分267。CMOS对的晶体管238的漏极为常规装置中与经由HBM二极管232的既定CDM放电路径并联连接的有效寄生二极管。电阻器266增加寄生路径中的电阻，且因此朝向低电阻HBM二极管232重新引导衬底放电，如上文参考电阻器234所描述。
现转而参看图3，展示具有用于增加I/O电路中的阻抗的电阻器的图2的电路的一部分的截面图。确切地说，例如图2的裸片102等的集成电路的p型衬底302包括深N阱304，所述深N阱304使得能够在P阱308中形成待处理的NMOS晶体管306(例如晶体管216或238，其例如连接到I/O垫206)，通过深N阱304将所述P阱308与P衬底302的剩余部分隔离。形成于P阱308中的NMOS晶体管306包括具有接触部分312的N型区310(其可包括晶体管的漏极)及具有接触部分316的N型区314(其可包括晶体管的源极)。晶体管的栅极可包括在栅极氧化物部分319之上延伸且耦合到栅极接点320的栅极部分318。
例如可为图2的电阻器234或266的电阻器325耦合于接点324处的P阱308中的P型区322与耦合到接地节点的接点328处的P型区326之间。栅极318及电阻器325可为例如多晶硅材料。虽然电阻器325在此处展示为多晶硅层的一部分，但电阻器可包括在集成电路的形成期间形成于衬底上的任何类型的电阻器，或所述电阻器可为在耦合到图4的接点324及328的集成电路的裸片外部的电阻器。举例来说，外部的电阻器可为图1的电阻器132，其中可为集成电路的衬底的每一I/O垫提供单独电阻器。例如HBM二极管232等的HBM二极管设置于例如I/O垫206等的I/O垫334与耦合到I/O垫336的接地节点之间。确切地说，n型区330提供使得能够将正电荷耦合到衬底302的P-N结，所述衬底302通过扩散区326、接点328及接触垫336耦合到接地。虽然可借助于常规装置中的HBM二极管232将一些过量电荷放电，但可借助于漏极区310以将一些电荷从I/O垫放电到栅极氧化物区319。通过提供深N阱304及实现P阱308与P型衬底302的隔离，从漏极310到晶体管的本体部分的放电路径的电阻可通过电阻器325增加，从而减小将穿过漏极及损坏栅极氧化物319的电流量。也就是说，在无深N阱304及P阱308的情况下，来自衬底的正电荷将穿过漏极310到p型衬底。然而，通过将漏极310与深N阱304及P阱308隔离及通过提供P型衬底与P阱308之间的高电阻路径，将借助于在耦合到I/O垫334的N型扩散区330处的HBM二极管以将过量电荷放电，而不会损坏晶体管306。
现转而参看图4，展示用于启用集成电路中的电荷放电的另一电路的框图。确切地说，参考节点402耦合到在此处指定为Vcco的参考电压插脚404。提供包括在节点407处的第一输出406及在节点409处的第二输出408的差分输出。图4的电路进一步包括含有晶体管414及416的CMOS晶体管对，所述晶体管耦合于参考节点402与接地节点410之间。确切地说，晶体管414的源极418耦合到参考节点402，而汲极节点420耦合到节点407。栅极422经耦合以接收反相输出信号(Dout_b)。N沟道晶体管416的漏极424耦合到节点407，而源极426借助于晶体管427耦合到节点410。反相输出信号耦合到晶体管416的栅极428。
电阻器434耦合于本体部分435与节点410之间。电阻器434朝向由低电阻HBM二极管432提供的既定低放电路径而有效地重新引导衬底放电，如上文参看图2所描述。
图4的电路进一步包括含有晶体管440及441的CMOS晶体管对，所述晶体管耦合于参考节点402与接地节点410之间以在输出垫408处产生反相输出信号(OUT_b)。确切地说，晶体管440包括耦合到参考节点402的源极442，而漏极444耦合到节点409。栅极446经耦合以接收输出信号(Dout)。N沟道晶体管441的漏极450耦合到节点409，而源极452借助于晶体管427耦合到节点410。输出信号耦合到晶体管441的栅极456。HBM二极管460耦合于节点409与节点402之间，而HBM二极管462耦合于节点409与节点410之间。电阻器464耦合于晶体管441的本体部分465与节点410之间。电阻器464还朝向由低电阻二极管462提供的既定低放电路径而有效地重新引导衬底放电，如上文参看图2所描述。图4的电路可为例如低电压差动信令(LVDS)电路。
虽然图2、4及5中提供了电路的特定实例，但耦合于N沟道晶体管的本体部分与接地之间的电阻器可实施于与放电路径串联耦合的任何其它电路中，以增加晶体管的本体与接地之间的电阻，且朝向既定放电路径驱动电荷。
现转而参看图5-1到5-4，一系列截面图展示根据图3的电路的形成。深N阱304形成于p型晶片302上，如图5-1中所示。接着形成n型区310、314及330和p型区322及326，如图5-2中所示，其中N型区310及314和P型区322形成于P阱306中。通过提供与P型晶片分开的P阱306(其中由深N阱304提供隔离)，在漏极区310处对电荷提供到接地的单独放电路径。也就是说，电阻器可用以增加晶体管的本体与接地之间的电阻，且经由HBM二极管提供的既定路径而迫使在漏极处的过量电荷到接地。在不隔离扩散区310与漏极的情况下，在扩散区310的P-N结处的过量电荷可在栅极氧化物319处逸出，从而损坏晶体管308。各种金属及氧化物层接着形成于衬底的顶部表面上。举例来说，形成栅极氧化物319，且接着可形成电阻器325的电阻性材料及栅极318(使用材料在衬底上形成电阻器的情况下)。举例来说，电阻器325可为形成于衬底的表面上的多晶硅电阻器，如图5到3中所示。接着形成用于I/O垫及GND垫的接触元件(及在电阻器与裸片分开的情况下用于电阻器325的任何必要接点)，如图5到4中所示。
现转而参看图6，展示用于编程具有可编程资源的装置的系统的框图。确切地说，计算机602经耦合以从存储器606接收电路设计604，及产生存储于非易失性存储器606中的配置位流。如将在下文更详细地描述，电路设计可为概要设计，例如以硬件描述语言(HDL)定义的电路设计。而且，计算机可经配置以运行用以产生存储于非易失性存储器606中的配置位流的软件。
实施于可编程集成电路中的电路设计的软件流包括合成、封装、布局及布线，如所属领域中所熟知。合成包括将呈概要设计的电路设计转换成可编程集成电路中发现的元件配置的步骤。举例来说，计算机602操作的合成工具可实施电路设计中用于实施例如可配置逻辑块(CLB)或数字信号处理(DSP)块中的某些功能的部分。合成工具的实例为可自加州圣何塞的Xilinx公司获得的ISE工具。封装包括将电路设计的部分分组成装置的经定义块(例如CLB)的步骤。布局包括确定在封装步骤期间定义的装置的块的位置的步骤。最后，布线包括选择可编程集成电路中的互连元件(例如可编程互连件)的路径。在布局及布线结束时，所有功能、位置及连接为已知的，且接着产生配置位流。可通过被称作BitGen的软件模块产生位流，所述软件模块可自加州圣何塞的Xilinx公司获得。借助于电缆下载位流或将位流编程到EPROM中以用于递送到可编程集成电路。
现转而参看图7，展示具有可编程资源的可编程集成电路装置的框图。虽然具有可编程资源的装置可实施于例如具有可编程资源的专用集成电路(ASIC)等任何类型的集成电路装置中，但其它装置包括专用可编程逻辑装置(PLD)。一种类型的PLD为复杂可编程逻辑装置(CPLD)。CPLD包含连接在一起且由互连切换矩阵连接到输入/输出(I/O)资源的两个或两个以上“功能块”。CPLD的每一功能块包含类似用于可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)装置中的彼等者的二级及/或结构。另一种类型的PLD为现场可编程门阵列(FPGA)。在典型FPGA中，可配置逻辑块(CLB)的阵列耦合到可编程输入/输出块(IOB)。CLB及IOB由可编程布线资源的阶层互连。通过将通常来自片外存储器的配置位流载入FPGA的配置存储器单元中来定制这些CLB、IOB及可编程布线资源。对于这些类型的可编程逻辑装置中的两者，装置的功能性出于此目的而由经提供到装置的配置位流的配置数据位控制。配置数据位可存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD中)中、非易失性存储器(例如，快闪存储器，如在一些CPLD中)中或任何其它类型的存储器单元中。
图7的装置包括具有大量不同可编程平铺块(tile)的FPGA架构700，所述可编程平铺块包含多千兆位收发器(MGT)701、CLB 702、随机存取存储器块(BRAM)703、输入/输出块(IOB)704、配置及定时逻辑(CONFIG/CLOCKS)705、数字信号处理块(DSP)706、专用输入/输出块(I/O)707(例如，配置端口及时钟端口)及其它可编程逻辑708，例如数字时钟管理器、模/数转换器、系统监控逻辑等。一些FPGA也包含可用以实施例如软件应用程序的专用处理器块(PROC)710。
在一些FPGA中，每一可编程平铺块包含具有到及来自每一邻近平铺块中的对应互连元件的规范化连接的可编程互连元件(INT)711。因此，可编程互连元件连在一起实施用于所说明FPGA的可编程互连结构。可编程互连元件711还包含到及来自相同平铺块内的可编程逻辑元件的连接，如由包含在图7的顶部的实例所示。
举例来说，CLB 702可包含可配置逻辑元件(CLE)712，其可经编程以实施用户逻辑外加单个可编程互连元件711。除了一或多个可编程互连元件之外，BRAM 703可包含BRAM逻辑元件(BRL)713。BRAM包含与配置逻辑块的分布式RAM分开的专用存储器。通常，包含于平铺块中的互连元件的数目取决于平铺块的高度。在所描画的实施例中，BRAM平铺块具有与五个CLB相同的高度，但也可使用其它数目。除了适当数目的可编程互连元件之外，DSP平铺块706可包含DSP逻辑元件(DSPL)714。除了可编程互连元件711的一个情况之外，IOB 704可包含例如输入/输出逻辑元件(IOL)715的两个情况。装置的连接的位置出于此目的而由经提供到装置的配置位流的配置数据位控制。响应于配置位流的位，可编程互连件使得包括互连线的连接件能够用以将各种信号耦合到实施于可编程逻辑中的电路或例如BRAM或处理器等其它电路。
在所描画实例中，在裸片的中心附近的柱状区域用于配置、时钟及其它控制逻辑。由此柱延伸的水平区域609用以使时钟及配置信号跨越FPGA的广度分布。利用图7中所说明架构的一些FPGA包含额外逻辑块，所述额外逻辑块破坏构成FPGA的大部分的常规柱状结构。额外逻辑块可为可编程块及/或专用逻辑。举例来说，图7中所示的处理器块PROC 710横跨CLB及BRAM的若干列。
注意，图7意欲仅说明示范性FPGA架构。列中的逻辑块的数目、列的相对宽度、列的数目及次序、包含于列中的逻辑块的类型、逻辑块的相对大小及包含在图7的顶部的互连/逻辑实施方案为纯粹示范性的。举例来说，在实际FPGA中，无论CLB出现在何处，通常包含CLB的一个以上邻近列，以便促进用户逻辑的有效实施。虽然图7涉及具有可编程资源的集成电路，但应理解，下文更详细阐述的电路及方法可实施于任何类型的ASIC中。
现转而参看图8，展示示范性可配置逻辑元件的框图。确切地说，图8以简化形式说明图7的配置逻辑块702的可配置逻辑元件。在图8中，切片M 801包含四个查找表(LUTM)801A到801D，其各自由六个LUT数据输入端子A1到A6、B1到B6、C1到C6及D1到D6驱动，且各自提供两个LUT输出信号05及06。来自LUT 801A到801D的06输出端子分别驱动切片输出端子A到D。由FPGA互连结构经由输入多路复用器来供应LUT数据输入信号，所述输入多路复用器可由可编程互连元件811实施，且还将LUT输出信号供应到互连结构。切片M还包含：输出选择多路复用器811A到811D，其驱动输出端子AMUX-DMUX；多路复用器812A到812D，其驱动存储器元件802A到802D的数据输入端子；组合多路复用器816、818及819；反弹多路复用器电路822到823；由反相器805及多路复用器806(其一起提供输入时钟路径上的任选反转)表示的电路；及进位逻辑，其具有多路复用器814A到814D、815A到815D、820到821及异或门813A到813D。所有这些元件耦合在一起，如图8中所示。在未展示用于图8中说明的多路复用器的选择输入的情况下，由配置存储器单元控制选择输入。也就是说，存储于配置存储器单元中的配置位流的配置位耦合到多路复用器的选择输入以选择到多路复用器的正确输入。出于清楚起见而省略图8中以及本文的其它选定图中所熟知的这些配置存储器单元。
在所描画实例中，可对每一存储器元件802A到802D编程以充当同步或异步正反器或闩锁。通过编程同步/异步选择电路803来对切片中的所有四个存储器元件进行在同步及异步功能性之间的选择。在编程存储器元件以使得S/R(设定/重设)输入信号提供设定功能时，REV输入端子提供重设功能。在编程存储器元件以使得S/R输入信号提供重设功能时，REV输入端子提供设定功能。存储器元件802A到802D由时钟信号CK计时，所述时钟信号CK可例如由全局时钟网络或由互连结构提供。此些可编程存储器元件在FPGA设计的领域中是熟知的。每一存储器元件802A到802D将所记录输出信号AQ到DQ提供到互连结构。因为每一LUT801A到801D提供两个输出信号05及06，所以LUT可经配置以充当具有五个共享输入信号(IN1到IN5)的两个5输入LUT，或充当具有输入信号IN1到IN6的一个6输入LUT。
在图8的电路中，每一LUTM 801A到801D可在若干模式的任一者中起作用。当在查找表模式中时，每一LUT具有由FPGA互连结构经由输入多路复用器所供应的六个数据输入信号IN1到IN6。64个数据值中的一者基于信号IN1到IN6的值而以可编程方式选自配置存储器单元。当在RAM模式中时，每一LUT充当具有共享寻址的单个64位RAM或两个32位RAM。经由输入端子DI1(经由用于LUT 801A到801C的多路复用器817A到817C)将RAM写入数据供应到64位RAM，或经由输入端子DI1及DI2将RAM写入数据供应到两个32位RAM。LUT RAM中的RAM写入操作由来自多路复用器806的时钟信号CK及由来自多路复用器807的写入启用信号WEN控制，其可选择性地传递时钟启用信号CE或写入启用信号WE。在移位寄存器模式中，每一LUT充当两个16位移位寄存器，或其中两个16位移位寄存器串联耦合以产生单个32位移位寄存器。经由输入端子DI1及DI2中的一者或两者提供移入信号。可经由LUT输出端子提供16位及32位移出信号，且也可更直接地经由LUT输出端子MC31提供32位移出信号。也可经由输出选择多路复用器811D及CLE输出端子DMUX将LUT 801A的32位移出信号MC31提供到用于移位寄存器链接的一般互连结构。因此，上文所阐述的电路及方法可实施于例如图7及8的装置等装置或任何其它合适的装置中。
图9展示启用集成电路中的电荷放电的方法。确切地说，在步骤902处提供输入/输出垫，且在步骤904处，二极管耦合于输入/输出垫处的第一节点与接地节点之间。在步骤906处，N沟道晶体管接着耦合于第一节点与接地节点之间。在步骤908处，增加N沟道晶体管的本体部分与接地节点之间的放电路径的电阻。
图10展示形成具有启用电荷放电的电路的集成电路的方法。在步骤1002处提供P型衬底。在步骤1004处，二极管设置于输入/输出垫与接地节点之间。在步骤1006处，深N阱形成于P型衬底中，且在步骤1008处，电阻器设置于N阱中的P阱到P型衬底之间。接着在步骤1010处将电荷从输入/输出端口重新引导到二极管。图9及10的方法可使用如图1到8中所示的各种电路及集成电路封装或其它合适的电路及装置实施。
因此可了解已描述集成电路中的电荷放电的新电路及方法。所属领域的技术人员将了解，应看到存在并入所揭示的发明中的众多替代方案和等效物。因此，本发明并非由前述实例进行限制，而是仅由所附权利要求书进行限制。
Claims (11)
1.一种用于启用集成电路中的电荷放电的电路，所述电路包括：
P型衬底；
N阱，其形成于所述P型衬底中；
输入/输出垫，其耦合到第一节点；
第一二极管，其包括N型区、且耦合于所述第一节点与接地节点之间；
N沟道晶体管，其形成于所述N阱的P阱中、且并联耦合于所述第一节点与所述接地节点之间的所述第一二极管，其中所述N沟道晶体管的漏极耦合到所述输入/输出垫，且所述N沟道晶体管的栅极接收反相输出数据，以用于基于所述反相输出数据而在所述输入/输出垫处产生输出数据；
电阻器，其耦合于所述N沟道晶体管的本体部分与所述接地节点之间；
第二二极管及P沟道晶体管，其并联耦合于所述第一节点与功率节点之间；及
驱动器，其具有串联耦合于所述第一节点与所述功率节点之间的一对P沟道晶体管，及串联耦合于所述第一节点与所述接地节点之间的一对N沟道晶体管；
其中所述N型区形成于所述P型衬底中，且使电荷得以从所述第一节点耦合到所述P型衬底。
2.根据权利要求1所述的电路，其进一步包括耦合于所述N沟道晶体管对中的第一晶体管的本体部分与所述接地节点之间的第二电阻器。
3.根据权利要求1所述的电路，其中：
所述N阱包括形成于所述P型衬底中的深N阱；及
所述N沟道晶体管的源极区及漏极区形成于所述深N阱的所述P阱中。
4.根据权利要求3所述的电路，其中所述电阻器形成于所述P阱与所述P型衬底之间。
5.根据权利要求4所述的电路，其中所述电阻器包括形成于所述P型衬底上的多晶硅电阻器。
6.一种启用集成电路中的电荷放电的方法，所述方法包括：
提供P型衬底；
提供形成于所述P型衬底中的N阱；
提供输入/输出垫；
将二极管耦合于所述输入/输出垫处的第一节点与接地节点之间；
将形成于所述N阱的P阱中的N沟道晶体管耦合于所述第一节点与所述接地节点之间，其中所述N沟道晶体管的漏极耦合到所述输入/输出垫，且所述N沟道晶体管的栅极接收反相输出数据，以用于基于所述反相输出数据而在所述输入/输出垫处产生输出数据；
将第二二极管及P沟道晶体管并联耦合于所述第一节点与功率节点之间；
将驱动器的一对P沟道晶体管串联耦合于所述第一节点与所述功率节点之间；
将所述驱动器的一对N沟道晶体管串联耦合于所述第一节点与所述接地节点之间；及
增加所述N沟道晶体管的本体部分与所述接地节点之间的放电路径的电阻；及
经由所述二极管而使电荷得以从所述第一节点耦合到所述P型衬底。
7.根据权利要求6所述的方法，其中：
在所述P型衬底中提供N阱包括在所述P型衬底中提供深N阱；及
将所述N沟道晶体管耦合于第一节点与所述接地节点之间包括在所述深N阱的所述P阱中形成所述N沟道晶体管的源极区及漏极区。
8.根据权利要求6所述的方法，其中将二极管耦合于所述输入/输出垫处的第一节点与接地节点之间包括在所述P型衬底中形成N型区。
9.根据权利要求6所述的方法，其中增加所述N沟道晶体管的本体部分与所述接地节点之间的放电路径的所述电阻包括在所述N沟道晶体管的所述本体部分与所述接地节点之间提供电阻器。
10.根据权利要求9所述的方法，其中在所述N沟道晶体管的所述本体部分与所述接地节点之间提供电阻器包括在所述P型衬底上形成多晶硅电阻器。
11.根据权利要求6所述的方法，其进一步包括将电荷从所述输入/输出垫重新引导到所述二极管。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |