KR102121636B1 - 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로 및 방법 - Google Patents
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Abstract
집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로(200)가 기재된다. 회로는, 제1 노드(208)에 연결된 입력/출력 패드(206); 제1 노드와 접지 노드(212) 사이에 연결된 제1 다이오드(232); 제1 노드와 접지 노드 사이에 제1 다이오드와 병렬로 연결된 트랜지스터(216); 및 트랜지스터의 바디 부분과 접지 노드 사이에 연결된 저항(234)을 포함한다. 전하의 방전을 가능하게 하는 방법도 또한 기재된다.
Description
본 발명은 일반적으로 집적 회로에 관한 것으로, 보다 상세하게는 집적 회로에서의 전하의 방전(discharge)을 가능하게 하기 위한 회로 및 방법에 관한 것이다.
CDM(charge device model)은, 예를 들어 집적 회로의 컨택의 터치에 의해, 전자 디바이스가 정전기 방전(ESD; electrostatic discharge)으로부터 손상될 가능성을 특성화한 모델이다. CDM 테스트는, 패키지를 지정된 전압으로 대전시킨 다음, 이 전압을 패키지 리드를 통해 방전시키는 것으로 구성된다. 방전 전류는 디바이스의 기생 임피던스 및 커패시턴스에 의해서만 한정된다. 따라서, CDM 방전 전류는 패키지 리드로 나가기 위한 다이 상의 복수의 경로를 찾을 수 있다. ESD 설계의 목적은, CDM 방전 전류를 처리하도록 충분한 라우팅 의지(routing recourse)를 갖는 의도한 낮은 임피던스 경로를 제공하고, 다이 상의 내부 회로에 대한 손상을 막는 것이다.
그러나, 의도한 경로와 병행하여 방전을 위해 종래의 디바이스에서 종종 이용 가능한, 기생 경로를 통한 전하의 방전으로 인해, 집적 회로에 손상을 입히게 될 수 있다. 이들 기생 경로는 더 약하고 일반적으로 실패할 첫 번째이며, I/O 패드에서의 누설 전류의 증가를 초래한다. 증가된 누설 전류는 트랜지스터의 동작을 변경할 뿐만 아니라, 집적 회로의 고장을 초래할 수도 있다. 집적 회로는 보다 큰 시스템에서 구현되기 때문에, 집적 회로의 고장은 전체적으로 보다 큰 시스템의 고장을 초래할 수 있다. 따라서, 집적 회로에 미치는 정전기 방전의 영향을 감소시키는 것이 유리하다.
집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로가 기재된다. 회로는, 제1 노드에 연결된 입력/출력 패드; 제1 노드와 접지 노드 사이에 연결된 제1 다이오드; 제1 노드와 접지 노드 사이에 제1 다이오드와 병렬로 연결된 트랜지스터; 및 N 채널 트랜지스터의 바디 부분과 접지 노드 사이에 연결된 저항을 포함한다.
회로는 제1 노드와 파워 노드 사이에 병렬로 연결된 제2 다이오드 및 P 채널 트랜지스터를 포함할 수 있다. 회로는, 제1 노드와 파워 노드 사이에 직렬로 연결된 한 쌍의 P 채널 트랜지스터 및 제1 노드와 접지 노드 사이에 직렬로 연결된 한 쌍의 N 채널 트랜지스터를 갖는 드라이버를 포함할 수 있다. 회로는 한 쌍의 N 채널 트랜지스터 중의 제1 트랜지스터의 바디 부분과 접지 노드 사이에 연결된 저항을 포함할 수 있다. 일부 이러한 회로에서, 트랜지스터는 N 채널 트랜지스터를 포함하고, 회로는 P 타입 기판에 형성된 딥(deep) N웰을 더 포함하며, N 채널 트랜지스터의 소스 및 드레인 영역은 딥 N웰의 P웰에 형성된다. 저항은 p웰과 P 타입 기판 사이에 형성될 수 있다. 저항은 P 타입 기판 상에 형성된 폴리실리콘 저항을 포함할 수 있다.
집적 회로에서의 전하의 방전을 가능하게 하는 방법이 또한 기재된다. 방법은, 입력/출력 패드를 제공하는 단계; 입력/출력 패드에서의 제1 노드와 접지 노드 사이에 다이오드를 연결하는 단계; 제1 노드와 접지 노드 사이에 트랜지스터를 연결하는 단계; 및 트랜지스터의 바디 부분과 접지 노드 사이에 방전 경로의 저항을 증가시키는 단계를 포함한다.
일부 이러한 방법에서, 트랜지스터는 N 채널 트랜지스터를 포함하고, 방법은 P 타입 기판에 딥 N웰을 제공하는 단계를 더 포함하며, 제1 노드와 접지 노드 사이에 N 채널 트랜지스터를 연결하는 단계는 딥 N웰의 P웰에 N 채널 트랜지스터의 소스 및 드레인 영역을 형성하는 단계를 포함한다. 입력/출력 패드에서의 제1 노드와 접지 노드 사이에 다이오드를 연결하는 단계는, P 타입 기판에 N 타입 영역을 형성하는 단계를 포함할 수 있다. 트랜지스터의 바디 부분과 접지 노드 사이의 방전 경로의 저항을 증가시키는 단계는, 트랜지스터의 바디 부분과 접지 노드 사이에 저항을 제공하는 단계를 포함할 수 있다. 트랜지스터의 바디 부분과 접지 노드 사이에 저항을 제공하는 단계는, 기판 상에 폴리실리콘 저항을 형성하는 단계를 포함할 수 있다. 방법은, 전하를 입력/출력 패드로부터 다이오드로 재지향(redirect)시키는 단계를 더 포함할 수 있다.
또다른 구성에 따르면, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로는, 제1 노드에 연결된 제1 입력/출력 패드; 제1 노드와 접지 노드 사이에 연결된 제1 다이오드; 제1 노드와 접지 노드 사이에 제1 다이오드와 병렬로 연결된 제1 트랜지스터; 제1 트랜지스터의 바디 부분과 접지 노드 사이에 연결된 제1 저항; 제2 노드에 연결된 제2 입력/출력 패드; 제2 노드와 접지 노드 사이에 연결된 제2 다이오드; 제2 노드와 접지 노드 사이에 제2 다이오드와 병렬로 연결된 제2 트랜지스터; 및 제2 트랜지스터의 바디 부분과 접지 노드 사이에 연결된 제2 저항을 포함한다.
회로는 제1 노드와 파워 노드 사이에 병렬로 연결된 제3 다이오드 및 제3 트랜지스터를 더 포함할 수 있다. 회로는 제2 노드와 파워 노드 사이에 병렬로 연결된 제4 다이오드 및 제4 트랜지스터를 더 포함할 수 있다. 회로는 제1 및 제2 트랜지스터 각각과 접지 노드 사이에 연결된 제3 트랜지스터를 더 포함할 수 있다. 제1 트랜지스터의 소스 및 드레인 영역은 딥 N웰의 제1 P웰에 형성될 수 있고, 제1 저항은 제1 P웰과 P 타입 기판 사이에 형성될 수 있다. 제2 트랜지스터의 소스 및 드레인 영역은 제2 P웰에 형성될 수 있고, 제2 저항은 제2 P웰과 P 타입 기판 사이에 형성될 수 있다. 제1 및 제2 저항은 P 타입 기판 상에 형성된 폴리실리콘 저항을 포함할 수 있다.
도 1은 집적 회로 패키지의 단면도이다.
도 2는 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로의 블록도이다.
도 3은 도 2 및 도 4의 회로의 일부의 단면도이다.
도 4는 집적 회로에서의 전하의 방전을 가능하게 하기 위한 또다른 회로의 블록도이다.
도 5a 내지 도 5d는 함께 도 2의 회로의 일부의 형성을 도시하는 일련의 단면도들을 형성한다.
도 6은 프로그램가능 리소스를 갖는 디바이스를 프로그래밍하기 위한 시스템의 블록도이다.
도 7은 프로그램가능 리소스를 갖는 디바이스의 블록도이다.
도 8은 도 7의 디바이스의 구성가능한 논리 소자(logic element)의 블록도이다.
도 9는 집적 회로에서의 전하의 방전을 가능하게 하는 방법을 도시한 흐름도이다.
도 10은 전하의 방전을 가능하게 하는 회로를 갖는 집적 회로를 형성하는 방법을 도시한 흐름도이다.
도 2는 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로의 블록도이다.
도 3은 도 2 및 도 4의 회로의 일부의 단면도이다.
도 4는 집적 회로에서의 전하의 방전을 가능하게 하기 위한 또다른 회로의 블록도이다.
도 5a 내지 도 5d는 함께 도 2의 회로의 일부의 형성을 도시하는 일련의 단면도들을 형성한다.
도 6은 프로그램가능 리소스를 갖는 디바이스를 프로그래밍하기 위한 시스템의 블록도이다.
도 7은 프로그램가능 리소스를 갖는 디바이스의 블록도이다.
도 8은 도 7의 디바이스의 구성가능한 논리 소자(logic element)의 블록도이다.
도 9는 집적 회로에서의 전하의 방전을 가능하게 하는 방법을 도시한 흐름도이다.
도 10은 전하의 방전을 가능하게 하는 회로를 갖는 집적 회로를 형성하는 방법을 도시한 흐름도이다.
먼저 도 1을 참조하면, 집적 회로 패키지는, 대응하는 솔더 범프(108)에 의해 기판(107)의 컨택 패드(106)에의 접속을 가능하게 하는 복수의 컨택 패드(104)를 갖는 다이(102)를 포함한다. 언더필(110)이 또한 다이(102) 아래에 도포될 수 있다. 그 다음, 리드(112)가,다이와 리드 사이의 결합제(bonding agent)(114), 그리고 리드의 측벽(118)과 기판 사이의 결합제(116)에 의해 기판에 부착된다. 기판과 또다른 디바이스 사이에 솔더 볼(124)에 의한 전기 접속을 이루도록 기판 상에 컨택 패드(122)가 또한 제공된다. 예를 들어, 솔더 볼은 인쇄 회로 보드(128)의 컨택 패드(126)에의 접속을 형성할 수 있다. 예를 들어, 유전체 층에 의해 분리된 다양한 금속 층의 트레이스 및 트레이스들 사이의 비아를 포함할 수 있는 상호접속부(130)는 솔더 범프(108)와 솔더 볼(124) 사이의 전기 접속을 가능하게 한다. 기판 상에 배치되며 상호접속부에 의해 다이에 접속되는 하나 이상의 저항(132)은 아래에 보다 상세하게 기재되는 바와 같이 방전 경로의 저항을 증가시키도록 구현될 수 있다.
이제 도 2를 참조하면, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로의 블록도가 도시되어 있다. 도 2의 회로는, 여기에서 Vcco 패드(202)에 연결된 것으로 도시된 기준 노드(204), 노드(202)에 연결된 I/O 패드(206), 및 여기에서 접지 패드(210)에 연결된 것으로 도시된 또다른 기준 전압 노드(212)를 포함한다. Vcco 패드(204), I/O 패드(206) 및 접지 패드(210)는, 예를 들어 도 1의 집적 회로 디바이스와 같은 집적 회로 디바이스의 기판(107) 또는 다이(102)에 대한 외부 컨택 패드일 수 있다. P 타입 트랜지스터(214) 및 N 타입 트랜지스터(216)를 포함하는 트랜지스터의 CMOS 쌍이 기준 노드(204)와 기준 노드(212) 사이에 연결된다. 구체적으로, P 채널 트랜지스터(214)의 소스(216)는 기준 노드(204)에 연결되며, 드레인(218)은 I/O 패드에 연결된 노드(208)에 연결된다. 반전된(inverted) 출력 데이터(Dout_b)는 트랜지스터(214)의 게이트(222)에 연결된다. N 채널 트랜지스터(216)는, 소스(226)가 접지(212)에 연결되어 있는 노드(208)에 연결된 드레인(224)을 갖는다. 출력 데이터(Dout)는 트랜지스터(216)의 게이트(228)에 연결된다. 출력 데이터는, 트랜지스터(216 및 214)에 연결된 반전된 출력 데이터에 기초하여, 노드(208)에서 그리고 그에 따라 I/O 패드(206)에서 발생된다. 예를 들어, I/O 패드(206)에서 발생될 것으로 의도된 출력 데이터가 하이(high)일 때, I/O 패드(206)에서의 전압을 하이로 풀링하도록 트랜지스터(214)의 게이트에서(트랜지스터(214)를 턴온함) 그리고 트랜지스터(216)의 게이트에서(트랜지스터(216)를 턴오프함) 로우(low) Dout_b 신호가 발생된다.
노드(204)에서 음의(negative) 전하의, 양의(positive) 기준 전압으로의 방전을 가능하게 하도록 도시된 바와 같이 HBM(Human Body Module) 다이오드(230)가 노드(208)와 노드(204) 사이에 연결된다. 마찬가지로, 노드(212)에서 양의 전하의, 접지로의 방전을 가능하게 하도록 HBM 다이오드(232)가 노드(208)와 노드(212) 사이에 연결된다.
그러나, 전하의 방전을 가능하게 하기 위한 다양한 회로에 따르면, 더 많은 전류를 HBM 다이오드로 구동시키도록, 종래의 I/O 회로에 존재할 기생 경로와 같은 바람직하지 않은 경로에서의 저항을 증가시키기 위해 저항이 제공된다. 도 2에 도시된 바와 같이, 저항(234)은 트랜지스터(216)의 바디 부분(235)과 노드(212) 사이에 연결된다. CDM 전압이 증가함에 따라, 패드에 접속된 NMOS 트랜지스터(216)는 저하(degradation) 사인을 나타내기 시작하는 첫 번째이다. 보다 구체적으로, CMOS 쌍의 NMOS(216)의 드레인(224)은 실질적으로, 종래의 I/O 회로에서 HBM 다이오드(232)를 통해 의도한 CDM 방전 경로와 병렬로 접속된 기생 다이오드이다. 즉, 종래의 I/O 회로에서, 기생 경로는 HBM 다이오드(232)에 의해 제공된 의도한 CDM 방전 경로와 병렬로 드레인(224)과 접지 노드(212) 사이에 접속된 기생 다이오드로 나타날 것이다. 기생 다이오드를 통해 드레인-게이트 산화물 계면 다음에 흐르는 이 전류의 부분까지도 이 계면을 손상시킬 수 있으며, 그 결과 접지로의 I/O 누설 전류의 증가를 초래할 수 있다. 바디(235)로부터 접지로 저항(234)을 배치함으로써, I/O 노드에의 과도한 전하가 효과적으로 접지로 구동될 수 있다. 도 3을 참조하여 보다 상세하게 기재되는 바와 같이, 웰 및 확산 영역의 구성은, 트랜지스터의 바디에 연결된 방전 경로에 저항(234)의 형성을 가능하게 한다. 저항(234)은, 의도한 방전 경로인 저저항 HBM 다이오드(232)를 향해 전하의 방전을 효과적으로 재지향시키도록 100-200 옴 저항일 수 있다.
도 2의 회로는 또한, I/O 패드(206)에서 상이한 전압을 발생시키기 위한 제2 출력 회로를 포함한다. 구체적으로, 제1 쌍의 트랜지스터(236 및 237)가 노드(204와 208) 사이에 연결되고, 제2 쌍의 트랜지스터(238 및 240)가 노드(208)와 노드(212) 사이에 연결된다. P 타입 트랜지스터(236)는 기준 노드(204)에 연결된 소스(242) 및 트랜지스터(237)의 소스(246)에 연결된 드레인(244)을 포함한다. 게이트(248)는 Dout_b 신호를 수신하도록 연결된다. P 타입 트랜지스터(237)는 또한 노드(208)에 연결된 드레인(250) 및 Dout_b 신호를 수신하도록 연결된 게이트(252)를 포함한다. 제2 쌍의 트랜지스터의 N 타입 트랜지스터(238)는 노드(208)에 연결된 드레인(254) 및 트랜지스터(240)의 드레인(258)에 연결된 소스(256)를 포함한다. 게이트(260)는 Dout 신호를 수신하도록 연결된다. P 타입 트랜지스터(240)는 또한, 노드(212)에 연결된 소스(262), 및 Dout 신호를 수신하도록 연결된 게이트(264)를 포함한다. 저항(266)은 트랜지스터(238)의 바디 부분(267)에 연결된다. CMOS 쌍의 트랜지스터(238)의 드레인은 실질적으로, 종래의 디바이스에서 HBM 다이오드(232)를 통한 의도한 CDM 방전 경로와 병렬로 접속된 기생 다이오드이다. 저항(266)은 저항(234)에 관련하여 상기 기재된 바와 같이 기생 경로의 저항을 증가시키고 따라서 기판 방전을 저저항 HBM 다이오드(232)를 향해 재지향시킨다.
이제 도 3을 참조하면, I/O 회로에서 임피던스를 증가시키기 위한 저항을 갖는 도 2의 회로의 일부의 단면도가 도시된다. 구체적으로, 도 2의 다이(102)와 같은, 집적 회로의 p 타입 기판(302)은 딥(deep) N웰(304)을 포함하며, 이는 (예를 들어 I/O 패드(206)에 접속된 트랜지스터(216 또는 238)와 같은) NMOS 트랜지스터(306)의 형성이, 딥 N웰(304)에 의해 P 기판(302)의 나머지로부터 격리되어 있는 P 웰(308)에서 처리될 수 있게 한다. P웰(308)에 형성된 NMOS 트랜지스터(306)는, 컨택 부분(312)(트랜지스터의 드레인을 포함할 수 있음)을 갖는 N 타입 영역(310), 및 컨택 부분(316)(트랜지스터의 소스를 포함할 수 있음)을 갖는 N 타입 영역(314)을 포함한다. 트랜지스터의 게이트는, 게이트 산화물 부분(319) 위로 연장하며 게이트 컨택(320)에 연결된 게이트 부분(318)을 포함할 수 있다.
예를 들어 도 2의 저항(234 또는 266)일 수 있는 저항(325)은, 컨택(324)에서의 P 웰(308) 내의 P 타입 영역(322)과, 접지 노드에 연결되어 있는 컨택(328)에서의 P 타입 영역(326) 사이에 연결된다. 게이트(318) 및 저항(325)은 예를 들어 폴리실리콘 재료일 수 있다. 저항(325)은 여기에서 폴리실리콘 층의 일부로서 도시되어 있지만, 저항은 집적 회로의 형성 동안 기판 상에 형성되는 임의의 타입의 저항을 포함할 수 있고, 또는 도 4의 컨택(324 및 328)에 연결되는 집적 회로의 다이 외부의 저항일 수 있다. 예를 들어, 외부 저항은 도 1의 저항(132)일 수 있으며, 집적 회로의 기판의 각각의 I/O 패드에 대하여 개별 저항이 제공될 수 있다. HBM 다이오드(232)와 같은 HBM 다이오드가, I/O 패드(206)와 같은 I/O 패드(334)와, I/O 패드(336)에 연결된 접지 노드 사이에 제공된다. 구체적으로, n 타입 영역(330)은 양의 전하가 기판에 연결되게 하는 P-N 접합을 제공하며, 이는 확산 영역(326), 컨택(328) 및 컨택 패드(336)에 의해 접지에 연결된다. 종래의 디바이스에서 일부 과도한 전하가 HBM 다이오드(232)에 의해 방전될 수 있지만, 일부 전하는 드레인 영역(310)에 의해 I/O 패드로부터 게이트 산화물 영역(319)으로 방전될 수 있다. 딥 N웰(304)을 제공하고 P 타입 기판(302)으로부터 P웰의 격리를 가능하게 함으로써, 드레인(310)으로부터 트랜지스터의 바디 부분으로의 방전 경로의 저항은 저항(325)에 의해 증가될 수 있으며, 드레인을 통과하여 게이트 산화물(319)을 손상시킬 전류의 양을 감소시킬 있다. 즉, 딥 N웰(304) 및 P웰(308)이 없으면, 기판으로부터의 양의 전하는 드레인(310)을 통해 p 타입 기판으로 전달될 것이다. 그러나, 드레인(310)을 딥 N웰(304) 및 P웰(308)과 격리하고, P 타입 기판과 P웰(308) 사이에 고저항 경로를 제공함으로써, 트랜지스터(306)에 손상을 입히지 않고서 I/O 패드(334)에 연결된 N 타입 확산 영역(330)에서 HBM 다이오드에 의해 과도한 전하가 방전될 것이다.
이제 도 4를 참조하면, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 또다른 회로의 블록도가 도시되어 있다. 구체적으로, 기준 노드(402)가 여기에서 Vcco로 지정되어 있는 기준 전압 핀(404)에 연결된다. 노드(407)에서의 제1 출력(406) 및 노드(409)에서의 제2 출력(408)을 포함하는 차동 출력이 제공된다. 도 4의 회로는, 기준 노드(402)와 접지 노드(410) 사이에 연결되어 있는 트랜지스터(414 및 416)를 포함하는 CMOS 트랜지스터 쌍을 더 포함한다. 구체적으로, 트랜지스터(414)의 소스(418)는 기준 노드(402)에 연결되며, 드레인 노드(420)는 노드(407)에 연결된다. 게이트(422)는 반전된 출력 신호(Dout_b)를 수신하도록 연결된다. N 채널 트랜지스터(416)의 드레인(424)은 노드(407)에 연결되며, 소스(426)는 트랜지스터(427)에 의해 노드(410)에 연결된다. 반전된 출력 신호는 트랜지스터(416)의 게이트(428)에 연결된다.
저항(434)은 바디 부분(435)과 노드(410) 사이에 연결된다. 저항(434)은, 도 2에 관련하여 상기 기재된 바와 같이, 저저항 HBM 다이오드(432)에 의해 제공되는 의도한 낮은 방전 경로를 향해 기판 방전을 효과적으로 재지향시킨다.
도 4의 회로는, 출력 패드(408)에서 반전된 출력 신호(OUT_b)를 발생시키도록 기준 노드(402)와 접지 노드(410) 사이에 연결된 트랜지스터(440 및 441)를 포함하는 CMOS 트랜지스터 쌍을 더 포함한다. 구체적으로, 트랜지스터(440)는 기준 노드(402)에 연결된 소스(442)를 포함하며, 드레인(444)은 노드(409)에 연결된다. 게이트(446)는 출력 신호(Dout)를 수신하도록 연결된다. N 채널 트랜지스터(441)의 드레인(450)은 노드(409)에 연결되며, 소스(452)는 트랜지스터(427)에 의해 노드(410)에 연결된다. 출력 신호는 트랜지스터(441)의 게이트(456)에 연결된다. HBM 다이오드(460)는 노드(409)와 노드(402) 사이에 연결되며, HBM 다이오드(462)는 노드(409)와 노드(410) 사이에 연결된다. 저항(464)은 트랜지스터(441)의 바디 부분(465)과 노드(410) 사이에 연결된다. 저항(464)은 또한, 도 2에 관련하여 상기 기재된 바와 같이, 저저항 HBM 다이오드(462)에 의해 제공되는 의도한 낮은 방전 경로를 향해 기판 방전을 효과적으로 재지향시킨다. 도 4의 회로는 예를 들어 LVDS(low voltage differential signaling) 회로일 수 있다.
회로의 구체적 예들이 도 2, 도 4, 및 도 5에 제공되어 있지만, N 채널 트랜지스터의 바디 부분과 접지 사이에 연결된 저항은, 트랜지스터의 바디와 접지 사이의 저항을 증가시키고 전하를 의도한 방전 경로를 향해 구동시키도록, 방전 경로와 직렬로 연결되는 임의의 다른 회로에서 구현될 수 있다.
이제 도 5a 내지 도 5d를 참조하면, 일련의 단면도들은 도 3에 따른 회로의 형성을 도시한다. 도 5a에 도시된 바와 같이, 딥 N웰(304)이 p 타입 웨이퍼(302) 상에 형성된다. 그 다음, 도 5b에 도시된 바와 같이, n 타입 영역(310, 314 및 330) 및 p 타입 영역(322 및 326)이 형성되는데, N 타입 영역(310 및 314) 및 P 타입 영역(322)은 P웰(306)에 형성된다. P 타입 웨이퍼로부터 분리된 P웰(306)을 제공함으로써(딥 N웰(304)에 의해 격리가 제공됨), 전하에 대해 분리된 방전 경로가 드레인 영역(310)에서 접지로 제공된다. 즉, 트랜지스터의 바디와 접지 사이의 저항을 증가시키고, HBM 다이오드에 의해 제공되는 의도한 경로를 통해 드레인에서의 과도한 전하를 접지로 강행하도록(force), 저항이 사용될 수 있다. 확산 영역(310)과 드레인을 격리하지 않으면, 확산 영역(310)의 P-N 접합에서의 과도한 전하가 게이트 산화물(319)에서 빠져나갈 수 있으며, 트랜지스터(308)에 손상을 야기할 수 있다. 그 다음, 기판의 상부 표면 상에 다양한 금속 및 산화물 층이 형성된다. 예를 들어, 게이트 산화물(319)이 형성되고, 그 다음, 저항(325) 및 게이트(318)의 저항성 재료가 형성될 수 있다(저항이 기판 상의 재료를 사용하여 형성되는 경우). 예를 들어, 도 5c에 도시된 바와 같이 저항(325)은 기판의 표면 상에 형성된 폴리실리콘 저항일 수 있다. 도 5d에 도시된 바와 같이, 그 다음, I/O 패드 및 GND 패드에 대한 컨택 소자(그리고, 저항이 다이로부터 분리된 경우, 저항(325)에 대한 임의의 필요한 컨택)가 형성된다.
이제 도 6을 참조하면, 프로그램가능 리소스(programmable resource)를 갖는 디바이스를 프로그램하기 위한 시스템의 블록도가 도시되어 있다. 구체적으로, 컴퓨터(602)는, 메모리(606)로부터 회로 설계(604)를 수신하고 비휘발성 메모리(606)에 저장되어 있는 구성 비트스트림을 발생시키도록 연결된다. 아래에 보다 상세하게 기재되는 바와 같이, 회로 설계는 HDL(hardware description language)에서 정의되는 회로 설계와 같은 하이 레벨 설계일 수 있다. 또한, 컴퓨터는 비휘발성 메모리(606)에 저장되어 있는 구성 비트스트림을 발생시키는 소프트웨어를 실행하도록 구성될 수 있다.
회로 설계가 프로그램가능 집적 회로에서 구현될 수 있는 소프트웨어 흐름은, 당해 기술 분야에 잘 알려져 있는 바와 같이, 합성(synthesis), 패킹(packing), 배치 및 라우팅을 포함한다. 합성은, 하이 레벨 설계의 회로 설계를 프로그램가능 집적 회로에서 발견되는 소자들의 구성으로 변환하는 단계를 포함한다. 예를 들어, 컴퓨터(602)에 의해 동작되는 합성 툴은, 특정 기능을 구현하는 회로 설계의 부분들을, 예를 들어 구성가능한 논리 블록(CLB; configurable logic block) 및 디지털 신호 프로세싱(DSP; digital signal processing) 블록으로 구현할 수 있다. 합성 툴의 예는 캘리포니아주 산 호세의 자일링크스 인크(Xilinx, Inc.)로부터 입수가능한 ISE 툴이다. 패킹은, 회로 설계의 부분들을 CLB와 같은 디바이스의 정의된 블록들로 그룹핑하는 단계를 포함한다. 배치는, 패킹 단계 동안 정의된 디바이스의 블록들의 위치를 결정하는 단계를 포함한다. 마지막으로, 라우팅은, 프로그램가능 집적 회로에서 프로그램가능 상호접속과 같은 상호접속 소자들의 경로를 선택하는 것을 포함한다. 배치 및 라우팅의 끝에서, 모든 기능, 위치 및 접속이 알려지고, 그 다음 구성 비트스트림이 생성된다. 비트스트림은, 캘리포니아주 산 호세의 자일링크스 인크(Xilinx, Inc.)로부터 입수가능한 BitGen이라 불리는 소프트웨어 모듈에 의해 생성될 수 있다. 비트스트림은 프로그램가능 집적 회로로의 전달을 위해 EPROM으로 프로그래밍되거나 케이블에 의해 다운로드된다.
이제 도 7을 참조하면, 프로그램가능 리소스를 갖는 프로그램가능 집적 회로 디바이스의 블록도가 도시되어 있다. 프로그램가능 리소스를 갖는 디바이스는 프로그램가능 리소스를 갖는 ASIC(application specific integrated circuit)와 같은 임의의 유형의 집적 회로에서 구현될 수 있지만, 다른 디바이스로는 전용 PLD(programmable logic device)를 포함한다. 한 유형의 PLD는 CPLD(Complex Programmable Logic Device)이다. CPLD는, 함께 그리고 상호접속 스위치 매트릭스에 의해 입력/출력(I/O) 리소스에 접속된 둘 이상의 "기능 블록들"을 포함한다. CPLD의 각각의 기능 블록은 PLA(Programmable Logic Array) 또는 PAL(Programmable Array Logic) 디바이스에서 사용되는 것과 유사한 2레벨 AND/OR 구조를 포함한다. 또다른 유형의 PLD는 FPGA(field programmable gate array)이다. 통상의 FPGA에서, 구성가능한 논리 블록(CLB)들의 어레이가 프로그램가능 입력/출력 블록(IOB)에 연결된다. CLB와 IOB는 프로그램가능 라우팅 리소스의 계층에 의해 상호접속된다. 이들 CLB, IOB, 및 프로그램가능 라우팅 리소스는, 구성 비트스트림을 통상적으로 오프칩(off-chip) 메모리로부터 FPGA의 구성 메모리 셀들로 로딩함으로써 맞춤화된다. 이들 유형의 프로그램가능 논리 디바이스 전부에 대하여, 디바이스의 기능은 그 목적을 위해 디바이스에 제공된 구성 비트스트림의 구성 데이터 비트에 의해 제어된다. 구성 데이터 비트는, 휘발성 메모리(예를 들어, FPGA 및 일부 CPLD에서와 같은 정적 메모리 셀)에, 비휘발성 메모리(예를 들어, 일부 CPLD에서와 같은 플래시 메모리)에, 또는 임의의 다른 유형의 메모리 셀에 저장될 수 있다.
도 7의 디바이스는, MGT(multi-gigabit transceiver)(701), CLB(702), 랜덤 액세스 메모리 블록(BRAM)(703), 입력/출력 블록(IOB)(704), 구성 및 클록킹 로직(CONFIG/CLOCKS)(705), 디지털 신호 프로세싱 블록(DSP)(706), 특수화된 입력/출력 블록(I/O)(707)(예를 들어, 구성 포트 및 클록 포트), 및 디지털 클록 매니저, 아날로그-디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램 로직(708)을 포함하는 다수의 상이한 프로그램가능 타일들을 갖는 FPGA 아키텍처(700)를 포함한다. 일부 FPGA는 또한 전용 프로세서 블록(PROC)(710)을 포함하며, 이는 예를 들어 소프트웨어 애플리케이션을 구현하는 데 사용될 수 있다.
일부 FPGA에서, 각각의 프로그램가능 타일은, 각각의 인접한 타일의 대응하는 상호접속 소자에 대하여 표준화된 접속을 갖는 프로그램가능 상호접속 소자(INT)(711)를 포함한다. 따라서, 함께 취한 프로그램 상호접속 소자들은 예시된 FPGA에 대한 프로그램가능 상호접속 구조를 구현한다. 프로그램가능 상호접속 소자(711)는 또한, 도 7의 상부에 포함된 예에 의해 도시된 바와 같이, 동일 타일 내의 프로그램가능 논리 소자들에 대한 접속을 포함한다.
예를 들어, CLB(702)는, 사용자 로직에 더하여 단일 프로그램가능 상호접속 소자(711)를 구현하도록 프로그래밍될 수 있는 구성가능한 논리 소자(CLE; configurable logic element)(712)를 포함할 수 있다. BRAM(703)은, 하나 이상의 프로그램가능 상호접속 소자에 더하여 BRAM 논리 소자(BRL)(713)를 포함할 수 있다. BRAM은 구성 논리 블록의 분산 RAM으로부터 분리된 전용 메모리를 포함한다. 통상적으로 타일에 포함되는 상호접속 소자의 개수는 타일의 높이에 따라 좌우된다. 도시된 예에서, BRAM 타일은 5개의 CLB와 같은 높이를 갖지만, 다른 개수도 또한 사용될 수 있다. DSP 타일(706)은, 적합한 수의 프로그램가능 상호접속 소자에 더하여 DSP 논리 소자(DSPL)(714)를 포함할 수 있다. IOB(704)는, 예를 들어 프로그램가능 상호접속 소자(711)의 하나의 인스턴스(instance)에 더하여 입력/출력 논리 소자(IOL)(715)의 2개의 인스턴스를 포함할 수 있다. 디바이스의 접속 위치는 그 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트에 의해 제어된다. 프로그램가능 상호접속은, 구성 비트스트림의 비트에 응답하여, 상호접속 라인을 포함하는 접속이, 프로그램가능 로직에서 구현되는 회로 또는 BRAM과 같은 다른 회로 또는 프로세서에 다양한 신호를 연결하는 데에 사용될 수 있게 한다.
도시된 예에서, 다이 중심 근방의 컬럼(columnar) 영역은 구성, 클록 및 기타 제어 로직에 사용된다. 이 컬럼으로부터 연장하는 수평 영역(609)은, FPGA의 너비에 걸쳐 클록 및 구성 신호를 분산시키도록 사용된다. 도 7에 예시된 아키텍처를 이용하는 일부 FPGA는, FPGA의 큰 부분을 구성하는 규칙적인 컬럼 구조를 방해하는 추가의 논리 블록을 포함한다. 추가의 논리 블록은 프로그램가능 블록 및/또는 전용 로직일 수 있다. 예를 들어, 도 7에 도시된 프로세서 블록(PROC)(710)은 CLB 및 BRAM의 여러 컬럼들에 이어진다.
도 7은 예시적인 FPGA 아키텍처만 예시하고자 한 것임을 유의하자. 컬럼의 논리 블록의 수, 컬럼의 상대 너비, 컬럼의 개수와 순서, 컬럼에 포함된 논리 블록의 타입, 논리 블록의 상대 크기, 및 도 7의 상부에 포함된 상호접속/로직 구현은 단지 예시적인 것이다. 예를 들어, 실제 FPGA에서는, 사용자 로직의 효율적인 구현을 용이하게 하기 위해, CLB가 나타나는 곳마다 CLB의 하나보다 더 많은 인접 컬럼이 통상적으로 포함된다. 도 7은 프로그램가능 리소스를 갖는 집적 회로와 관련되지만, 아래에 보다 상세하게 설명되는 회로 및 방법은 임의의 유형의 ASIC에서 구현될 수 있다는 것을 이해하여야 한다.
이제 도 8을 참조하면, 예시적인 구성가능한 논리 소자의 블록도가 도시되어 있다. 구체적으로, 도 8은 도 7의 구성 논리 블록(702)의 구성가능한 논리 소자를 단순화된 형태로 예시한다. 도 8에서, 슬라이스 M(801)은 4개의 룩업 테이블(LUTM)(801A-801D)을 포함하며, 이는 각각 6개의 LUT 데이터 입력 단자(A1-A6, B1-B6, C1-C6, 및 D1-D6)에 의해 구동되며 각각 2개의 LUT 출력 신호(O5 및 O6)를 제공한다. LUT(801A-801D)로부터의 O6 출력 단자는 각각 슬라이스 출력 단자(A-D)를 구동한다. LUT 데이터 입력 신호가, 프로그램가능 상호접속 소자(811)에 의해 구현될 수 있는 입력 멀티플렉서를 통해 FPGA 상호접속 구조에 의해 공급되며, LUT 출력 신호도 또한 상호접속 구조에 공급된다. 슬라이스 M은 또한, 출력 단자(AMUX-DMUX)를 구동하는 출력 선택 멀티플렉서(811A-811D); 메모리 소자(802A-802D)의 데이터 입력 단자를 구동하는 멀티플렉서(812A-812D); 결합 멀티플렉서(combinational multiplexer)(816, 818, 및 819); 바운스 멀티플렉서 회로(822-823); 인버터(805)와 멀티플렉서(806)로 나타낸 회로(이들은 함께 입력 클록 경로 상의 선택적 반전을 제공함); 및 멀티플렉서(814A-814D, 815A-815D, 820-821)와 배타적 OR 게이트(813A-813D)를 갖는 캐리 로직(carry logic)을 포함한다. 이들 소자는 전부 도 8에 도시된 바와 같이 함께 연결된다. 선택 입력이 도 8에 예시된 멀티플렉서에 대해서는 도시되어 있지 않지만, 선택 입력은 구성 메모리 셀에 의해 제어된다. 즉, 구성 메모리 셀에 저장된 구성 비트스트림의 구성 비트는 멀티플렉서에의 정확한 입력을 선택하도록 멀티플렉서의 선택 입력에 연결된다. 잘 알려져 있는 이들 구성 메모리 셀은 명확하게 하기 위해 도 8로부터 생략되어 있으며, 여기의 다른 선택한 도면으로부터도 생략되어 있다.
도시된 예에서, 각각의 메모리 소자(802A-802D)는 동기식 또는 비동기식 플립플롭 또는 래치로서 기능하도록 프로그래밍될 수 있다. 동기식 및 비동기식 기능 간의 선택은 동기/비동기 선택 회로(803)를 프로그래밍함으로써 슬라이스의 모든 4개의 메모리 소자에 대하여 행해진다. S/R(set/reset) 입력 신호가 세트(set) 기능을 제공하도록 메모리 소자가 프로그래밍될 때, REV 입력 단자는 리셋(reset) 기능을 제공한다. S/R 입력 신호가 리셋 기능을 제공하도록 메모리 소자가 프로그래밍될 때, REV 입력 단자는 세트 기능을 제공한다. 메모리 소자(802A-802D)는 클록 신호(CK)에 의해 클로킹되며, 클록 신호(CK)는 예를 들어 글로벌 클록 네트워크에 의해 또는 상호접속 구조에 의해 제공될 수 있다. 이러한 프로그램가능 메모리 소자는 FPGA 설계 분야에서 잘 알려져 있다. 각각의 메모리 소자(802A-802D)는 등록된 출력 신호(AQ-DQ)를 상호접속 구조에 제공한다. 각각의 LUT(801A-801D)가 2개의 출력 신호(O5 및 O6)를 제공하기 때문에, LUT는 5개의 공유 입력 신호(IN1-IN5)를 갖는 2개의 5입력 LUT로서 또는 입력 신호(IN1-IN6)를 갖는 하나의 6입력 LUT로서 기능하도록 구성될 수 있다.
도 8의 회로에서, 각각의 LUTM(801A-801D)는 임의의 여러 모드로 기능할 수 있다. 룩업 테이블 모드일 때, 각각의 LUT는 입력 멀티플렉서를 통해 PFGA 상호접속 구조에 의해 공급되는 6개의 데이터 입력 신호(IN1-IN6)를 갖는다. 64 데이터 값 중의 하나가 신호(IN1-IN6)의 값에 기초하여 구성 메모리 셀로부터 프로그램가능하게 선택된다. RAM 모드일 때, 각각의 LUT는 단일 64 비트 RAM 또는 공유 어드레싱을 갖는 2개의 32 비트 RAM으로서 기능한다. RAM 기록 데이터는 입력 단자(DI1)를 통해(LUT(801A-801C)에 대한 멀티플렉서(817A-817C)를 통해) 64비트 RAM에, 또는 입력 단자(DI1 및 DI2)를 통해 2개의 32비트 RAM에 공급된다. LUT RAM에서의 RAM 기록 동작은 멀티플렉서(806)로부터의 클록 신호(CK)에 의해 그리고 멀티플렉서(807)로부터의 기록 인에이블 신호(WEN)에 의해 제어되며, 이는 클록 인에이블 신호(CE)나 기록 인에이블 신호(WE)를 선택적으로 통과할 수 있다. 시프트 레지스터 모드에서, 각각의 LUT는 2개의 16비트 시프트 레지스터로서 또는 단일 32비트 시프트 레지스터를 생성하도록 직렬로 연결된 2개의 16비트 시프트 레지스터로 기능한다. 시프트-인(shift-in) 신호가 입력 단자(DI1 및 DI2) 중 하나 또는 둘 다를 통해 제공된다. 16 비트 및 32 비트 시프트 아웃(shift out) 신호가 LUT 출력 단자를 통해 제공될 수 있고, 32 비트 시프트 아웃 신호가 또한 LUT 출력 단자(MC31)를 통해 더 직접적으로 제공될 수 있다. LUT(801A)의 32비트 시프트 아웃 신호(MC31)는 또한, 출력 선택 멀티플렉서(811D) 및 CLE 출력 단자(DMUX)를 통해, 시프트 레지스터 연쇄를 위해 일반적인 상호접속 구조에 제공될 수 있다. 따라서, 상기에 서술한 회로 및 방법은 도 7 및 도 8의 디바이스, 또는 임의의 다른 적합한 디바이스와 같은 디바이스에서 구현될 수 있다.
도 9는 집적 회로에서의 전하의 방전을 가능하게 하는 방법을 도시한다. 구체적으로, 단계 902에서 입력/출력 패드가 제공되고, 단계 904에서 다이오드가 입력/출력 패드에서의 제1 노드와 접지 노드 사이에 연결된다. 그 다음, 단계 906에서 N 채널 트랜지스터가 제1 노드와 접지 노드 사이에 연결된다. 단계 908에서 N 채널 트랜지스터의 바디 부분과 접지 노드 사이의 방전 경로의 저항이 증가된다.
도 10은 전하의 방전을 가능하게 하는 회로를 갖는 집적 회로를 형성하는 방법을 도시한다. 단계 1002에서 P 타입 기판이 제공된다. 단계 1004에서 입력/출력 패드와 접지 노드 사이에 다이오드가 제공된다. 단계 1006에서 딥 N웰이 P 타입 기판에 형성되고, 단계1008에서 N웰 내의 P웰과 P 타입 기판 사이에 저항이 제공된다. 그 다음, 단계 1010에서 전하가 입력/출력 포트로부터 다이오드로 재지향된다. 도 9 및 도 10의 방법은 도 1 내지 도 8에 도시된 바와 같은 다양한 회로 및 집적 회로 패키지, 또는 기타 적합한 회로 및 디바이스를 사용하여 구현될 수 있다.
따라서 집적 회로에서의 전하를 방전하기 위한 새로운 회로 및 방법이 기재되었음을 알 수 있다. 당해 기술 분야에서의 숙련자라면, 개시된 방법을 통합한 다수의 대안 및 등가물이 존재한다는 것을 알 수 있을 것이다. 결과적으로, 본 발명은 전술한 예에 의해 한정되는 것이 아니라 다음의 청구항에 의해서만 한정되어야 할 것이다.
Claims (13)
- 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로에 있어서,
P 타입 기판;
상기 P 타입 기판에 형성된 N웰;
제1 노드에 연결된 입력/출력 패드;
상기 제1 노드와 접지 노드 사이에 연결된 제1 다이오드;
상기 제1 노드와 상기 접지 노드 사이에 상기 제1 다이오드와 병렬로 연결된 N 채널 트랜지스터로서, 상기 N 채널 트랜지스터의 드레인은 상기 입력/출력 패드에 연결되고, 상기 N 채널 트랜지스터의 게이트는, 상기 입력/출력 패드에서 반전된 출력 데이터에 기초한 출력 데이터를 발생시키기 위해, 상기 반전된 출력 데이터를 수신하는 것인, 상기 N 채널 트랜지스터;
상기 N 채널 트랜지스터의 바디 부분과 상기 접지 노드 사이에 연결된 저항;
상기 P 타입 기판에 형성되며, 전하가 상기 제1 노드로부터 상기 P 타입 기판으로 연결될 수 있게 하는 N 타입 영역;
상기 제1 노드와 파워 노드 사이에 병렬로 연결된 제2 다이오드 및 P 채널 트랜지스터;
상기 제1 노드와 상기 파워 노드 사이에 직렬로 연결된 한 쌍의 P 채널 트랜지스터 및 상기 제1 노드와 상기 접지 노드 사이에 직렬로 연결된 한 쌍의 N 채널 트랜지스터를 갖는 드라이버; 및
상기 한 쌍의 N 채널 트랜지스터 중의 제1 트랜지스터의 바디 부분과 상기 접지 노드 사이에 연결된 제2 저항
을 포함하는, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로. - 청구항 1에 있어서,
상기 N웰은 상기 P 타입 기판에 형성된 딥(deep) N웰을 포함하고,
상기 N 채널 트랜지스터의 소스 및 드레인 영역은 상기 딥 N웰의 P웰에 형성되는 것인, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로. - 청구항 2에 있어서, 상기 저항은 상기 P웰과 상기 P 타입 기판 사이에 형성되는 것인, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로.
- 청구항 3에 있어서, 상기 저항은 상기 P 타입 기판 상에 형성된 폴리실리콘 저항을 포함하는 것인, 집적 회로에서의 전하의 방전을 가능하게 하기 위한 회로.
- 집적 회로에서의 전하의 방전을 가능하게 하는 방법에 있어서,
P 타입 기판을 제공하는 단계;
상기 P 타입 기판에 형성된 N웰을 제공하는 단계:
입력/출력 패드를 제공하는 단계;
상기 입력/출력 패드에서의 제1 노드와 접지 노드 사이에 다이오드를 연결하는 단계;
상기 제1 노드와 상기 접지 노드 사이에 N 채널 트랜지스터를 연결하는 단계로서, 상기 N 채널 트랜지스터의 드레인은 상기 입력/출력 패드에 연결되고, 상기 N 채널 트랜지스터의 게이트는, 상기 입력/출력 패드에서 반전된 출력 데이터에 기초한 출력 데이터를 발생시키기 위해, 상기 반전된 출력 데이터를 수신하는 것인, N 채널 트랜지스터를 연결하는 단계;
상기 N 채널 트랜지스터의 바디 부분과 상기 접지 노드 사이의 방전 경로의 저항을 증가시키는 단계;
상기 다이오드에 의해 전하가 상기 제1 노드로부터 상기 P 타입 기판으로 연결되게 하는 단계;
상기 제1 노드와 파워 노드 사이에 병렬로 제2 다이오드 및 P 채널 트랜지스터를 연결하는 단계;
상기 제1 노드와 상기 파워 노드 사이에 직렬로 드라이버의 한 쌍의 P 채널 트랜지스터를 연결하는 단계;
상기 제1 노드와 상기 접지 노드 사이에 직렬로 상기 드라이버의 한 쌍의 N 채널 트랜지스터를 연결하는 단계; 및
상기 한 쌍의 N 채널 트랜지스터 중의 제1 트랜지스터의 바디 부분과 상기 접지 노드 사이에 제2 저항을 연결하는 단계
를 포함하는, 집적 회로에서의 전하의 방전을 가능하게 하는 방법. - 청구항 5에 있어서,
상기 P 타입 기판에 형성된 N웰을 제공하는 단계는, 상기 P 타입 기판에서의 딥 N웰을 제공하는 단계를 포함하고,
상기 제1 노드와 상기 접지 노드 사이에 N 채널 트랜지스터를 연결하는 단계는, 상기 딥 N웰의 P웰에 상기 N 채널 트랜지스터의 소스 및 드레인 영역을 형성하는 단계를 포함하는 것인, 집적 회로에서의 전하의 방전을 가능하게 하는 방법. - 청구항 5 또는 청구항 6에 있어서, 상기 입력/출력 패드에서의 제1 노드와 접지 노드 사이에 다이오드를 연결하는 단계는, P 타입 기판에 N 타입 영역을 형성하는 단계를 포함하는 것인, 집적 회로에서의 전하의 방전을 가능하게 하는 방법.
- 청구항 5 또는 청구항 6에 있어서, 상기 N 채널 트랜지스터의 바디 부분과 상기 접지 노드 사이의 방전 경로의 저항을 증가시키는 단계는, 상기 N 채널 트랜지스터의 바디 부분과 상기 접지 노드 사이에 저항을 제공하는 단계를 포함하는 것인, 집적 회로에서의 전하의 방전을 가능하게 하는 방법.
- 청구항 8에 있어서, 상기 N 채널 트랜지스터의 바디 부분과 상기 접지 노드 사이에 저항을 제공하는 단계는, 상기 P 타입 기판 상에 폴리실리콘 저항을 형성하는 단계를 포함하는 것인, 집적 회로에서의 전하의 방전을 가능하게 하는 방법.
- 청구항 5 또는 청구항 6에 있어서, 상기 입력/출력 패드로부터 상기 다이오드로 전하를 재지향(redirect)시키는 단계를 더 포함하는, 집적 회로에서의 전하의 방전을 가능하게 하는 방법.
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