TWI599013B - 具有改良的輻射耐受性之積體電路 - Google Patents

具有改良的輻射耐受性之積體電路 Download PDF

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TWI599013B
TWI599013B TW102123608A TW102123608A TWI599013B TW I599013 B TWI599013 B TW I599013B TW 102123608 A TW102123608 A TW 102123608A TW 102123608 A TW102123608 A TW 102123608A TW I599013 B TWI599013 B TW I599013B
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memory cell
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Description

具有改良的輻射耐受性之積體電路
本發明的一實施例大體上和積體電路有關，且明確地說，和具有改良的輻射耐受性之積體電路有關並且和施行一積體電路有關。
積體電路係電子裝置的重要元件。然而，積體電路的操作可能會受到輻射衝擊的影響。當積體電路的電路元件的維度縮小，儲存在積體電路中的資料更可能會因輻射衝擊而遭到破壞，通常稱為單一事件擾亂(Single Event Upset，SEU)撞擊。此等輻射衝擊可能改變或「擾亂(upset)」被儲存在記憶體元件中的資料。遭到破壞的資料可能會衝擊該積體電路的效能。於某些實例中，遭到破壞的資料可能會使得該積體電路無法使用，直到正確的資料重新儲存在該記憶體中為止。雖然現有技術不必重新裝載整個記憶體便可偵測並修正資料錯誤，但是，此等技術有明顯的限制。
輻射衝擊會產生少數載子(minority carrier)，它們可能會擾亂積體電路之特定區域中的電荷濃度。用以抑制在SEU撞擊期間所產生之少數載子的習知技術依賴於具有高重新組合率的「埋置層(buried layer)」。然而，實驗顯示，此層會導致相反的結果。也就是，當高摻雜的埋置P+層排斥少數載子或電荷(例如，p基板中的電子)時，SEU比例會提高。據此，用 以解決SEU撞擊之衝擊的習知方法便無法防止非所希望的資料遺失。
本發明說明一種具有改良的輻射耐受性之積體電路。該積體電路包括：一基板；一，其被形成在該基板上；一p井，其被形成在該基板上；以及一p分接區(p-tap)，其被形成在該p井中相鄰於該n井，其中，該p分接區延伸於被形成在該n井中的電路元件和被形成在該p井中的電路元件之間並且被耦合至一接地電位。
根據一替代實施例，一種具有改良的輻射耐受性之積體電路包括：一由多個記憶體胞所組成的矩陣，每一個記憶體胞具有一p井的一部分以及一n井的一對應的部分；以及複數個p分接區，每一個p分接區沿著該等複數個記憶體胞中的一記憶體元件行延伸，其中，對該等複數個記憶體胞中的每一個記憶體胞來說，該p井的一部分中的n通道電晶體係位在和該n井的一部分中的對應的p通道電晶體相反的一p分接區的側上。
本發明還揭示一種用於形成具有改良的輻射耐受性之積體電路的方法。該方法可能包括：形成一n井於基板上；形成一p井於該基板上；以及形成一p分接區於該p井中相鄰於該n井，其中，該p分接區延伸於被形成在該n井中的電路元件和被形成在該p井中的電路元件之間並且被耦合至一接地電位。
102‧‧‧p型晶圓
104‧‧‧p磊晶(p-epi)層
106‧‧‧p井
108‧‧‧n井
109‧‧‧電晶體
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧閘極
115‧‧‧電晶體
116‧‧‧源極區
118‧‧‧汲極區
120‧‧‧閘極
202‧‧‧p分接區
204‧‧‧p分接區
302‧‧‧n通道電晶體
304‧‧‧n通道電晶體
306‧‧‧p通道電晶體
308‧‧‧p通道電晶體
402‧‧‧記憶體陣列的一部分
404‧‧‧p井
406‧‧‧n井
408‧‧‧p井
410‧‧‧n井
412‧‧‧p井
414‧‧‧記憶體胞
416‧‧‧記憶體胞
418‧‧‧記憶體胞
420‧‧‧記憶體胞
422‧‧‧記憶體胞
424‧‧‧記憶體胞
426‧‧‧p分接區
428‧‧‧p分接區
430‧‧‧p分接區
432‧‧‧p分接區
502‧‧‧p型晶圓
504‧‧‧p磊晶(p-epi)層
506‧‧‧p井區
508‧‧‧n井區
510‧‧‧p井區
512‧‧‧汲極區
514‧‧‧接點
516‧‧‧源極區
518‧‧‧接點
520‧‧‧源極區
522‧‧‧接點
602‧‧‧記憶體胞
604‧‧‧p井區
606‧‧‧n井
608‧‧‧p分接區
702‧‧‧n井
704‧‧‧p井區
706‧‧‧p井區
708‧‧‧p分接區
710‧‧‧記憶體胞
712‧‧‧記憶體胞
714‧‧‧記憶體胞
716‧‧‧記憶體胞
718‧‧‧記憶體胞
720‧‧‧記憶體胞
900‧‧‧記憶體元件
902‧‧‧p通道電晶體
904‧‧‧n通道電晶體
906‧‧‧p通道電晶體
908‧‧‧n通道電晶體
910‧‧‧n通道電晶體
912‧‧‧n通道電晶體
1000‧‧‧記憶體元件
1002‧‧‧電晶體
1004‧‧‧電晶體
1100‧‧‧記憶體元件
1102‧‧‧電晶體
1104‧‧‧電晶體
1106‧‧‧電晶體
1108‧‧‧電晶體
1110‧‧‧電晶體
1112‧‧‧電晶體
1114‧‧‧電晶體
1116‧‧‧電晶體
1118‧‧‧電晶體
1120‧‧‧電晶體
1122‧‧‧電晶體
1124‧‧‧電晶體
1200‧‧‧正反器
1202‧‧‧p通道電晶體
1204‧‧‧n通道電晶體
1206‧‧‧CMOS傳導閘
1208‧‧‧p通道電晶體
1210‧‧‧n通道電晶體
1212‧‧‧CMOS傳導閘
1216‧‧‧p通道電晶體
1218‧‧‧n通道電晶體
1220‧‧‧p通道電晶體
1222‧‧‧n通道電晶體
1224‧‧‧p通道電晶體
1226‧‧‧n通道電晶體
1228‧‧‧CMOS電晶體對傳導閘
1230‧‧‧CMOS傳導閘
1232‧‧‧電晶體
1234‧‧‧電晶體
1236‧‧‧電晶體
1238‧‧‧電晶體
1302‧‧‧電腦
1304‧‧‧電路設計
1306‧‧‧記憶體
1308‧‧‧非揮發性記憶體
1310‧‧‧積體電路
1400‧‧‧FPGA架構
1401‧‧‧數十億位元傳收器(MGT)
1402‧‧‧可配置邏輯方塊(CLB)
1403‧‧‧隨機存取記憶體方塊(BRAM)
1404‧‧‧輸入/輸出方塊(IOB)
1405‧‧‧配置與時脈邏輯(CONFIG/CLOCKS)
1406‧‧‧數位訊號處理(DSP)方塊
1407‧‧‧專屬的輸入/輸出(I/O)方塊
1408‧‧‧其它可程式化邏輯
1409‧‧‧配置/時脈分配區
1410‧‧‧專屬的處理器方塊(PROC)
1411‧‧‧可程式化互連元件(INT)
1412‧‧‧可配置邏輯元件(CLE)
1413‧‧‧BRAM邏輯元件(BRL)
1414‧‧‧DSP邏輯元件(DSPL)
1415‧‧‧輸入/輸出邏輯元件(IOL)
1501‧‧‧單片M
1501A‧‧‧查找表(LUTM)
1501B‧‧‧查找表(LUTM)
1501C‧‧‧查找表(LUTM)
1501D‧‧‧查找表(LUTM)
1502A‧‧‧記憶體元件
1502B‧‧‧記憶體元件
1502C‧‧‧記憶體元件
1502D‧‧‧記憶體元件
1503‧‧‧Sync/Async選擇電路
1505‧‧‧反向器
1506‧‧‧多工器
1507‧‧‧多工器
1511A‧‧‧輸出選擇多工器
1511B‧‧‧輸出選擇多工器
1511C‧‧‧輸出選擇多工器
1511D‧‧‧輸出選擇多工器
1512A‧‧‧多工器
1512B‧‧‧多工器
1512C‧‧‧多工器
1512D‧‧‧多工器
1513A‧‧‧互斥或閘
1513B‧‧‧互斥或閘
1513C‧‧‧互斥或閘
1513D‧‧‧互斥或閘
1514A‧‧‧多工器
1514B‧‧‧多工器
1514C‧‧‧多工器
1514D‧‧‧多工器
1515A‧‧‧多工器
1515B‧‧‧多工器
1515C‧‧‧多工器
1515D‧‧‧多工器
1516‧‧‧組合式多工器
1517A‧‧‧多工器
1517B‧‧‧多工器
1517C‧‧‧多工器
1517D‧‧‧多工器
1518‧‧‧組合式多工器
1519‧‧‧組合式多工器
1520‧‧‧多工器
1521‧‧‧多工器
1522‧‧‧彈跳多工器電路
1523‧‧‧彈跳多工器電路
1602-1610‧‧‧方法步驟
圖1所示的係根據一實施例的積體電路的剖視圖；圖2所示的係根據一實施例之具有一p分接區的積體電路的剖視圖； 圖3所示的係圖2之積體電路的俯視平面圖，圖中顯示被形成在一p井與一n井中的p分接區和電路元件；圖4所示的係根據一實施例的積體電路的俯視平面圖，圖中顯示位於一記憶體陣列中的p分接區；圖5所示的係根據一實施例之圖4的記憶體陣列的一記憶體胞的剖視圖；圖6所示的係根據一替代實施例之圖2的積體電路的俯視平面圖，圖中顯示被形成在一p井與一n井中的p分接區和電路元件；圖7所示的係根據一替代實施例的積體電路的俯視平面圖，圖中顯示位於一記憶體陣列中的p分接區；圖8所示的係根據一實施例的一連串剖視圖，圖中顯示圖7之積體電路的形成過程；圖9所示的係根據一實施例的一記憶體元件的方塊圖；圖10所示的係根據一替代實施例的一記憶體元件的方塊圖；圖11所示的係根據進一步實施例的一記憶體元件的方塊圖；圖12所示的係根據一實施例所施行的一正反器的方塊圖；圖13所示的係根據一實施例之用於程式化一具有可程式化資源之裝置的系統的方塊圖；圖14所示的係一具有可程式化資源之裝置的方塊圖，其包含圖2至12的電路；圖15所示的係根據一實施例之圖14的裝置的可配置邏輯元件的方塊圖；以及 圖16所示的係根據一實施例之用於施行一積體電路的方法的流程圖。
首先參考圖1，圖中所示的係根據一實施例的積體電路的剖視圖。圖1的積體電路包括一p型晶圓102與一p磊晶(p-epi)層104。一p井106與一n井108會被形成在該p磊晶層104中。多個電晶體元件會被形成在該p井106與該n井108中。明確地說，該p井106中的一第一電晶體包括一源極區110、一汲極區112、以及一閘極114，如圖所示。該n井108中的一第二電晶體包括一源極區116、一汲極區118、以及一閘極120。圖1中的電晶體僅以範例來顯示，而且舉例來說，可以使用在一記憶體胞中。然而，如下面更詳細的說明，被施行在一積體電路中的一或更多個p分接區可能被施行在一n井附近，以便防止非所希望的少數載子改變記憶體元件的儲存狀態。
半導體裝置上的輻射衝擊可能在具有特定電荷(也就是，該區域中的多數載子)的區域中造成非所希望的少數載子。此等輻射衝擊可能影響一記憶體裝置的儲存元件。一記憶體裝置的資料中的非所希望的變化一般稱為單一事件擾亂(SEU)。互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)靜態隨機存取記憶體(Static Random Access Memory，SRAM)中的SEU可能因下面兩種效應造成：一(不導通的)NMOS裝置之「n+」汲極處的高電位放電至低電位以及一(不導通的)PMOS裝置之「p+」汲極處的零電位充電至較高的電位。靠近n井的SRAM記憶體的SEU的比例係肇因發生在n井邊界處的電荷的光伏分離。此電荷分離會導致p井中的電位提高以及n井中的電位下降。這會正向偏壓n井和p井兩者之 中的所有p-n接面。因此，電位接近於接地的節點(也就是，邏輯「0」的節點)會充電，而具有高電位的節點(也就是，邏輯「1」的節點)則會放電它們的電位。SRAM的儲存接面處的同步改變可能用以同時翻轉記憶體狀態。於一記憶體胞的近似或是直接粒子撞擊的情況中，其中一個儲存節點的放電/充電便足以導致SEU。
如圖2的積體電路實施例的剖視圖中所示，p分接區202與204被放置在n井的任一側。該等p分接區係利用和該等電晶體之p井相同的製程所形成。然而，應該瞭解的係，該等p分接區的深度可能大於該等電晶體的p井。將p分接區放置在一n井附近有助於防止少數載子影響有儲存電荷的節點。更明確地說，舉例來說，相較於習知的記憶體裝置，將p分接區放置在一記憶體中n井的兩側會顯著地抑制光伏基板偏壓並且降低SEU。由於光伏效應的關係，SEU的比例強烈地相依於一游離徑(ionization track)是否跨越n井邊界。使用p分接區會顯著地降低因輻射撞擊的關係所產生的少數載子的效應。如圖2中所示，該等少數載子(也就是，n井中的正電荷)會如圖所示般地被吸引至p分接區202與204。
如在圖3中所見，圖中所示的係圖2之積體電路的俯視平面圖，該等p分接區202與204沿著n井108延伸，其中，p分接區202吸引可能會影響該n井108中一電路之節點的電荷的正電荷。除了電晶體109與115之外，p井106中的n通道電晶體302與304以及n井108中的p通道電晶體306與308亦可能被施行為一電路的一部分。如下面參考圖5與6的更詳細說明，該等電晶體304至308可能和單一電路(例如，SRAM胞)相關聯。
現在參考圖4，該積體電路的俯視平面圖顯示根據一實施例位於一記憶體陣列中的p分接區。該等p分接區被形成在延伸n井之長度的帶狀區中，其中，每一個p分接區皆和複數個記憶體胞相關聯。明確地說，一記憶體陣列的一部分402包括被n井分開的多個p井，如圖所示，其包含被n井406與410分開的p井404、408、以及412。記憶體陣列的該部分402包括由虛線所指定的6個記憶體胞414至424。如圖5的實施例中將進行的更詳細說明，被形成在p井404與408兩者之中的電晶體和被形成在n井406之中的電晶體相關聯，以便形成一記憶體元件或其它電路，例如，圖9至11的記憶體元件或是圖12的正反器。如圖4中所示，p分接區426與428沿著記憶體胞414至418延伸，而p分接區430與432則沿著記憶體胞420至424延伸。如圖4中進一步所示，p井404與412通常比p井408窄，因為p井408係用於該p井兩側的記憶體胞。然而，應該瞭解的係，對於具有多個記憶體胞的較寬記憶體陣列來說，p井404與412則和p井408有相同的寬度。
現在參考圖5，圖中所示的係根據一實施例之圖4的記憶體陣列的一記憶體胞的剖視圖。圖5的記憶體胞被形成在一p型晶圓502和一p-epi層504上，其中，p井區404與408以及n井406係被形成在該p-epi層504中。同樣顯示在圖5中，圖中還提供源極區和汲極區以及被耦合至該等源極區和汲極區的接點。明確地說，圖中顯示一被形成在p井404的p井區506中的汲極區512以及一對應的接點514。圖中還顯示一被形成在n井406的n井區508中的源極區516以及一對應的接點518。圖中亦顯示一被形成在p井408的p井區510中的源極區520以及一對應的接點522。
如圖6中所示，圖中所示的係根據一替代實施例的記憶體胞602的俯視平面圖。根據圖6的實施例，該記憶體胞602包括被形成在一p井區604中的不同電晶體，此圖中顯示為電晶體109、302、以及304。多個其它電晶體被形成在n井606中，此圖中顯示為電晶體115、306、以及308。根據圖6的實施例，一p分接區608會被形成在p型區604中並且包圍n井606。根據圖6之實施例的p分接區608將該p分接區的多個部分放置在非常靠近該n井的多個區域處，從而改良該n井中少數電荷被吸引至已接地p分接區608的機會。圖6的記憶體胞雖然顯示單一p井區604於n井606和p分接區608的旁邊；不過，應該瞭解的係，該n井606和該p分接區608亦能夠被放置在p井區之間，如將參考圖7所作之說明。
如圖7中所示，一記憶體胞(例如，記憶體胞602)可能被施行在一記憶體陣列中。根據圖7的實施例，一n井702被放置在p井區704與706之間，而一被耦合至接地的p分接區708則包圍該n井702。圖7的實施例雖然顯示六個記憶體胞710至720；不過，應該瞭解的係，許多額外的胞體亦能被提供在如圖所示之該記憶體陣列的所有四個側邊。n井702和p分接區708雖然被形成在該胞體的中心；不過，應該瞭解的係，一給定記憶體胞的n井702和p分接區708亦能夠以具有和該記憶體胞相關聯之電晶體的p井區為基準被放置在不同的位置，例如，如圖6中所示般被放置在側邊。
現在參考圖8，圖中的一連串剖視圖顯示根據一實施例之圖7之積體電路的形成過程。p-epi層504係被形成在p型晶圓502上，如圖8-A中所示，n井區508以及p井區506與510接著會如圖8-B中所示般被 形成。源極元件和汲極元件以及p分接區接著會被形成，如圖8-C中所示。用於該等源極元件和汲極元件的接點元件接著會被形成，如圖8-D中所示。
現在參考圖9，圖中所示的係根據一實施例的一記憶體元件900的方塊圖。該記憶體胞包含一反向器，其具有一p通道電晶體902，該p通道電晶體902的源極被耦合至一參考電壓(例如，Vdd)，汲極會在第一節點「Q」處被耦合至一n通道電晶體904的汲極，該n通道電晶體904的源極則被耦合至一接地電位(Vss)。該記憶體胞包含一第二反向器，其具有一p通道電晶體906，該p通道電晶體906的源極被耦合至該參考電壓，汲極在第二節點「Q_bar」處被耦合至一n通道電晶體908的汲極，該n通道電晶體908的源極同樣被耦合至接地。第一節點「Q」係由一n通道電晶體910來控制，該n通道電晶體910被耦合用以在其閘極處接收一反向的字組線(WL_bar)訊號，該反向的字組線(WL_bar)訊號會控制在該第一節點處接收一位元線(BL)上的輸入資料。第二節點「Q_bar」係由另一個n通道電晶體912來控制，該n通道電晶體912被耦合用以在其閘極處接收該反向的字組線訊號，該反向的字組線訊號會控制在該第二節點處接收反向的輸入資料。不過，圖9的記憶體胞僅係作為範例顯示；亦可以運用其它記憶體胞。端視一記憶體的電晶體的維度而定，尤其是一記憶體的電晶體的閘極寬度，和宇宙輻射相關聯的的粒子可能會影響數個電晶體。藉由提供如上面提出的p分接區，資料遺失會顯著地下降。為使用習知的電路排列達到相同的輻射撞擊耐受性，需要用到十二個終端(12T)胞體。然而，12T胞體會有顯著較大的覆蓋面積(footprint)。具有如上面所述之p分接區的如圖9中所示的6T胞體的覆蓋面積則明顯小於12T胞體。
圖9的實施例雖然呈現「6T胞體」；圖10的記憶體元件1000則呈現「8T胞體」。明確地說，電晶體1002與1004被配置成用以致能不同的反向字組線WL0_bar以及WL1_bar。電晶體1002與1004會如圖所示般被配置成用以讓源極被耦合至如圖所示的Q節點和Q_bar節點，其中，閘極各自由反向的WL1_bar來控制。
現在參考圖11，圖中所示的係根據進一步實施例的一記憶體元件1100的方塊圖。圖11顯示一12T胞體，其包括被耦合在Vdd和接地之間的複數個CMOS電晶體元件。明確地說，反向的資料D-bar節點會由一電晶體1102被耦合至電晶體1104與1106之汲極處的QQ-bar節點。資料D節點會由一電晶體1108被耦合至電晶體1110與1112之汲極處的QQ節點。反向的資料D-bar節點會由一電晶體1114被耦合至電晶體1116與1118之汲極處的Q節點。反向的資料D-bar節點會由一電晶體1120被耦合至電晶體1122與1124之汲極處的Q節點。字組訊號會被耦合至電晶體1102、1108、1114、以及1120的閘極，以便以D節點處的輸入資料為基礎在Q節點處產生適當的輸出資料。
現在參考圖12，圖中所示的係根據一實施例的正反器1200的方塊圖。複數個反向器被施行在一交叉耦合的排列中，便以如圖12中所示之D節點處的輸入資料為基礎在Q節點處產生輸出資料。明確地說，串連耦合在Vdd和接地之間的第一CMOS電晶體對包括一p通道電晶體1202和一n通道電晶體1204，其中，資料節點D藉由一CMOS傳導閘1206被耦合至電晶體1204的閘極，如圖所示。串連耦合在Vdd和接地之間的第二CMOS電晶體對包括一p通道電晶體1208和一n通道電晶體1210，其中， 反向的資料節點D-bar藉由一CMOS傳導閘1212被耦合至n通道電晶體1210的閘極。串連耦合在Vdd和接地之間的第三CMOS電晶體對包括一p通道電晶體1216和一n通道電晶體1218，其中，電晶體1218的閘極被耦合至電晶體1202與1204的汲極，而且電晶體1216的閘極被耦合至電晶體1208與1210的汲極。串連耦合在Vdd和接地之間的第四CMOS電晶體對包括一p通道電晶體1220和一n通道電晶體1222，其中，電晶體1220的閘極被耦合至電晶體1202與1204的汲極，而且n通道電晶體1222的閘極被耦合至電晶體1208與1210的汲極。一包括一p通道電晶體1224和一n通道電晶體1226的輸出反向器會串連耦合在Vdd和接地之間，用以在電晶體1224與1226的汲極處產生輸出資料Q，其中，電晶體1224與1226的閘極會藉由一CMOS電晶體對傳導閘1228被耦合至該反向的資料節點D-bar。電晶體1220與1222的汲極同樣會藉由一CMOS傳導閘1230被耦合至資料節點D。最後，複數個電晶體會致能一重置功能。明確地說，一電晶體1232會被耦合在n通道電晶體1218的源極和接地之間，一電晶體1234會被耦合在電晶體1222的源極和接地之間，一電晶體1236會被耦合在Vdd以及電晶體1224與1226的閘極之間，以及一電晶體1238會被耦合在Vdd以及電晶體1220與1222的汲極之間。電晶體1232、1234、1236、以及1238中每一者的閘極會被耦合用以接收重置訊號，用以重置該正反器。圖12的正反器1200亦能夠利用n井之中的電晶體以及p井之中的電晶體之間的p分接區來施行，如上面參考圖2至7所述。
現在參考圖13，圖中所示的係根據一實施例之用於程式化一具有可程式化資源之裝置的系統的方塊圖。明確地說，一電腦1302會被 耦合用以從一記憶體1306處接收一電路設計1304，並且產生一會被儲存在非揮發性記憶體1308之中的配置位元串。如下面的更詳細說明，該電路設計可能係一高階層設計，例如，以硬體描述語言(Hardware Description Language，HDL)所定義的電路設計。另外，該電腦還可被配置成用以執行會產生配置位元串的軟體，該配置位元串會被儲存在非揮發性記憶體1308之中並且被提供至積體電路1310，積體電路1310可能係一可程式化積體電路，例如，下面在圖14中所述的積體電路。
如本技術中所熟知，用於要被施行在一可程式化積體電路中之電路設計的軟體流程包括合成、封裝、擺放、以及繞線連接。合成包括將高階層設計的電路設計轉換成在該可程式化積體電路中所發現到之元件的配置的步驟。舉例來說，由電腦902所操作的一合成治具可以施行一電路設計中施行特定功能的部分，舉例來說，以可配置邏輯方塊(Configurable Logic Block，CLB)或是數位訊號處理(Digital Signal Processing，DSP)方塊所施行的功能。合成治具的範例係可向位於美國加州聖荷西市的Xilinx,Inc.購得的ISE治具。封裝包括將該電路設計的多個部分集合成該裝置之已定義方塊(例如，CLB)的步驟。擺放包括決定在封裝步驟期間所定義之裝置的方塊的位置的步驟。最後，繞線連接包括選擇一可程式化積體電路中互連元件(例如，可程式化互連線)的路徑的步驟。在擺放和繞線連接結束時，所有功能、定位、以及連接皆為已知，並且接著會創造一配置位元串。該位元串可由向位於美國加州聖荷西市的Xilinx,Inc.所購得之稱為BitGen的軟體模組來創造。該位元串會經由一纜線被下載或者被程式化至一EPROM之中，以便傳遞至該可程式化積體電路。
現在參考圖14，圖中所示的係一具有可程式化資源之裝置的方塊圖，其包含如上面所述的記憶體元件。具有可程式化資源的裝置雖然可被施行在任何類型的積體電路裝置中，例如，具有可程式化資源的特定應用積體電路(Application Specific Integrated Circuit，ASIC)；不過，其它裝置則包括專屬的可程式化邏輯裝置(Programmable Logic Device，PLD)。其中一種類型的PLD為複雜式可程式化邏輯裝置(Complex Programmable Logic Device，CPLD)。CPLD包含二或更多個「功能方塊(function block)」，它們會被連接在一起並且藉由一已互連的切換器舉陣被連接至輸入/輸出(Input/Output，I/O)資源。CPLD的每一個功能方塊皆包含一雙層的及/或結構(AND/OR structure)，雷同於在可程式化邏輯陣列(Programmable Logic Array，PLA)或是可程式化陣列邏輯(Programmable Array Logic，PAL)裝置中所使用的結構。另一種類型的PLD為可場程式化閘陣列(Field Programmable Gate Array，FPGA)。於一典型的FPGA中，一由多個可配置邏輯方塊(CLB)所組成的陣列會被耦合至多個可程式化的輸入/輸出方塊(Input/Output Block，IOB)。該等CLB和IOB會藉由一由多個可程式化的繞線連接資源所組成的階層組織互連。此等CLB、IOB、以及可程式化的繞線連接資源會藉由將一配置位元串(通常係從晶片外的記憶體處)載入至該FPGA的配置記憶體胞之中而被客製化。在此等兩種類型的可程式化邏輯裝置中，該裝置的功能係由被提供至該裝置的一配置位元串中用於達成此目的的配置資料位元來控制。該等配置資料位元可被儲存在揮發性記憶體中(舉例來說，靜態記憶體胞，如同在FPGA和某些CPLD中)、被儲存在非揮發性記憶體中(舉例來說，快閃記憶體，如同在某些CPLD中)、或是被儲存在任何其它類型的記憶體 胞中。
圖14的裝置包括一具有大量不同的可程式化拼磚的FPGA架構1400，該等可程式化拼磚包含：數十億位元傳收器(Multi-Gigabit Transceiver，MGT)1401；CLB 1402；隨機存取記憶體方塊(BRAM)1403；輸入/輸出方塊(IOB)1404；配置與時脈供應邏輯(CONFIG/CLOCKS)1405；數位訊號處理(Digital Signal Processing，DSP)方塊1406；專屬的輸入/輸出(I/O)方塊1407(舉例來說，配置埠以及時脈埠)；以及其它可程式化邏輯1408，例如，數位時脈管理器、類比至數位轉換器、系統監視邏輯、…等。某些FPGA還包含專屬的處理器方塊(PROC)1410，舉例來說，其可被用來施行一軟體應用程式。
於某些FPGA中，每一個可程式化拼磚皆包含一可程式化的互連元件(INT)1411，其具有送往以及來自每一個相鄰拼磚中的一對應的互連元件的標準化連接線。所以，該等可程式化互連元件會一起施行用於圖中所示FPGA的可程式化互連結構。該可程式化互連元件1411還包含送往以及來自相同拼磚裡面之可程式化邏輯元件的連接線，如圖14頂端所包含的範例所示。
舉例來說，一CLB 1402可能包含一可被程式化用以施行使用者邏輯的可配置邏輯元件(Configurable Logic Element，CLE)1412以及單一可程式化互連元件1411。除了一或更多個可程式化互連元件之外，一BRAM 1403可能還包含一BRAM邏輯元件(BRL)1413。BRAM包含和一配置邏輯方塊之分散式RAM分離的專屬記憶體。一般來說，一拼磚中所包含的互連元件的數量相依於該拼磚的高度。於圖中所示的實施例中，一BRAM拼磚具 有和五個CLB相同的高度；但是，亦可以使用其它數量。除了適當數量的可程式化互連元件之外，一DSP拼磚1406可能還包含一DSP邏輯元件(DSPL)1414。舉例來說，除了該等可程式化互連元件1411的一個實例之外，一IOB 1404可能還包含一輸入/輸出邏輯元件(IOL)1415的兩個實例。該裝置的連接位置係由一用於達成此目的而被提供至該裝置的配置位元串中的配置資料位元來控制。該等可程式化互連會響應於一配置位元串中的位元而達到連接的目的，該等連接包括被用於將各種訊號耦合至施行在可程式化邏輯中之電路或是其它電路(例如，BRAM或處理器)的互連線。
於圖中所示的實施例中，一位於該晶粒之中心附近的圓柱區係用於配置、時脈、以及其它控制邏輯。延伸自此圓柱的配置/時脈分配區1409係用於跨越該FPGA的幅面寬度分配該等時脈訊號和配置訊號。運用圖14中所示之架構的某些FPGA包含額外的邏輯方塊，它們會中斷組成該FPGA之廣大部分的規則圓柱結構。該等額外的邏輯方塊可能係可程式化方塊及/或專屬邏輯。舉例來說，圖14中所示的處理器方塊PROC 1410橫跨數行CLB和BRAM。
請注意，圖14的用意僅係解釋一種示範性FPGA架構。一行中的邏輯方塊的數量、該等行的相對寬度、行的數量和順序、該等行中所包含的邏輯方塊的類型、該等邏輯方塊的相對尺寸、以及圖14頂端所包含的互連/邏輯施行方式僅為示範性。舉例來說，於一實際的FPGA中，不論該等CLB出現在何處，通常會包含一個以上的相鄰CLB行，以便幫助有效的施行使用者邏輯。圖14的實施例雖然關於具有可程式化資源的積體電路；不過，應該瞭解的係，下面更詳細提出的電路和方法亦能夠被施行在 任何類型的ASIC中。
現在參考圖15，圖中所示的係根據一實施例之圖14的裝置的可配置邏輯元件的方塊圖。圖15所示的係圖14的裝置的配置邏輯方塊1402的可配置邏輯元件的簡化形式。於圖15的實施例中，單片M 1501包含四個查找表(LUTM)1501A至1501D，每一個查找表皆由六個LUT資料輸入終端A1至A6、B1至B6、C1至C6、以及D1至D6來驅動而且每一個查找表會提供兩個LUT輸出訊號O5與O6。來自LUT 1501A至1501D的O6輸出終端會分別驅動單片輸出終端A至D。LUT資料輸入訊號係由該FPGA互連結構透過輸入多工器來供應，該等輸入多工器可由可程式化互連元件1511來施行；而LUT輸出訊號同樣會被供應至該互連結構。單片M還包含：輸出選擇多工器1511A至1511D，用以驅動輸出終端AMUX至DMUX；多工器1512A至1512D，用以驅動記憶體元件1502A至1502D的資料輸入終端；組合式多工器1516、1518、以及1519；彈跳多工器電路1522至1523；由反向器1505和多工器1506(它們一起在輸入時脈路徑上提供一非必要的反向作用)所表示的電路；以及進位邏輯，其具有多工器1514A至1514D、1515A至1515D、1520至1521、以及互斥或閘1513A至1513D。所有此等元件會如圖15中所示般被耦合在一起。在沒有顯示圖15中所示之多工器的選擇輸入的地方，該等選擇輸入係由配置記憶體胞來控制。也就是，儲存在配置記憶體胞中的配置位元串的配置位元會被耦合至該等多工器的該等選擇輸入，用以選擇該等多工器的正確輸入。為清楚起見，圖15以及本文中其它的選定圖式中省略此等眾所熟知的配置記憶體胞。
於圖中所示的實施例中，每一個記憶體元件1502A至1502D 可以被程式化成具有同步或不同步正反器或鎖存器的功能。同步和不同步功能之間的選擇係藉由程式化Sync/Asynch選擇電路1503針對單片中的所有四個記憶體元件來進行。當一記憶體元件被程式化而使得S/R(設定/重置)輸入訊號提供設定功能時，REV輸入終端則會提供重置功能。當該記憶體元件被程式化而使得S/R輸入訊號提供重置功能時，REV輸入終端則會提供設定功能。記憶體元件1502A至1502D係由一時脈訊號CK來進行時脈控制，舉例來說，該時脈訊號CK可由一全域時脈網路提供或是由該互連結構提供。此等可程式化記憶體元件係FPGA設計的技術中眾所熟知的。每一個記憶體元件1502A至1502D會提供一經暫存的輸出訊號AQ至DQ給該互連結構。因為每一個LUT 1501A至1501D會提供兩個輸出訊號O5與Q6，所以，該LUT可被配置成具有兩個5輸入LUT的功能，其具有五個共用的輸入訊號(IN1至IN5)；或者，可被配置成具有一個6輸入LUT的功能，其具有輸入訊號IN1至IN6。
在圖15的實施例中，每一個LUTM 1501A至1501D可以運作在數種模式的任一者中。當在查找表模式中時，每一個LUT會有六個資料輸入訊號IN1至IN6，該等資料輸入訊號係透過多個輸入多工器由該FPGA互連結構來供應。64個資料數值中的其中一者會以訊號IN1至IN6的數值為基礎從配置記憶體胞中被程式化選出。當在RAM模式中時，每一個LUT會有單一個64位元RAM的功能或是具有共同定址的兩個32位元RAM的功能。RAM寫入資料會透過終端DI1(透過LUT 1501A至1501C的多工器1517A至1517C)被供應至該64位元RAM；或者透過輸入終端DI1與DI2被供應至該等兩個32位元RAM。該等LUT RAM中的RAM寫入運算係由來 自多工器1506的時脈訊號CK以及由來自多工器1507(其可選擇性地傳送時脈致能訊號CE或寫入致能訊號WE)的寫入致能訊號WEN來控制。於移位暫存器模式中，每一個LUT具有兩個16位元移位暫存器的功能；或者，該等兩個16位元移位暫存器會被串連耦合，用以創造單一個32位元移位暫存器。移入訊號係透過輸入終端DI1與DI2中的一或兩者來提供。16位元和32位元移出訊號可經由LUT輸出終端來提供，而且32位元移出訊號還可以更直接的方式透過LUT輸出終端MC31來提供。LUT 1501A的32位元移出訊號MC31可能還會透過輸出選擇多工器1511D和CLE輸出終端DMUX被提供至用於進行移位暫存器鎖鏈連接的通用互連結構。據此，上面提出的電路和方法可以被施行在諸如圖14和15的裝置或是任何其它合宜的裝置中。
現在參考圖16，圖中所示的係根據一實施例之用於施行一積體電路的方法的流程圖。明確地說，在步驟1602處，一p型磊晶層會被形成在一p型基板上。在步驟1604處，一n井和複數個p井會被形成在該p型磊晶層中，每一個p井皆會有一n型電晶體，該n型電晶體會被耦合至該n井中的對應的p型電晶體。在步驟1606處會在該p型區中形成p分接區。在步驟1608處會形成該CMOS記憶體陣列的複數個CMOS記憶體元件。在步驟1610處，該n井區和該等複數個p井中的少數電荷會被驅散。該少數電荷可能在如上面所述的各個p分接區處被驅散。圖16的方法可以利用如已述的圖1至15的實施例中任一實施例或是任何其它合宜的電路來施行。
所以，可以明白的係，本發明已經說明一種具有改良的輻射 耐受性的全新積體電路以及施行積體電路的方法。熟習本技術的人士便會明白有各種替代例和等效例存在，它們併入本文所揭示之發明。因此，本發明並非由前面的實施例來限制，而僅由後面的申請專利範圍來限制。
102‧‧‧p型晶圓
104‧‧‧p磊晶(p-epi)層
106‧‧‧p井
108‧‧‧n井
109‧‧‧電晶體
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧閘極
115‧‧‧電晶體
116‧‧‧源極區
118‧‧‧汲極區
120‧‧‧閘極

Claims (16)

  1. 一種具有改良的輻射耐受性之積體電路，該積體電路包括：一基板；一n井，其被形成在該基板上；形成在該n井的一第一側上且在該基板上之一第一p井，和形成在該n井的一第二側上且在該基板上之一第二p井，其中，該積體電路包括複數個記憶體元件，其具有在該第一p井和該第二p井中的n通道電晶體以及在該n井中的p通道電晶體；以及多個p分接區，其形成在相鄰於該n井的該第一p井和該第二p井中，其中，該p分接區延伸於形成在該n井中的該複數個記憶體元件的該p通道電晶體和形成在該第一p井和該第二p井中的該複數個記憶體元件的該n通道電晶體之間並且被耦合至一接地電位。
  2. 根據申請專利範圍第1項的積體電路，其中，相鄰於該n井的該第二p井係位於該n井之與該第一p井相反的一側上。
  3. 根據申請專利範圍第2項的積體電路，其中，該第二p井被耦合至接地。
  4. 根據申請專利範圍第1項的積體電路，其中，該複數個記憶體元件係位於一行之中。
  5. 根據申請專利範圍第1項的積體電路，其中，第一p分接區與第二p分接區係圍繞該n井。
  6. 一種具有改良的輻射耐受性之積體電路，該積體電路包括：一記憶體胞矩陣，每一個記憶體胞具有被施行在一p井的一第一部分 和該p井的一第二部分之中的n通道電晶體，以及被施行在介於該p井的該第一部分和該p井的該第二部分之間的一n井的一部分之中的對應的p通道電晶體；以及複數個p分接區，每一個p分接區沿著該記憶體胞矩陣的一行記憶體元件延伸，其中，對該記憶體胞矩陣之中的每一個記憶體胞來說，該p井的該第一部分和該p井的該第二部分中的該n通道電晶體係位在與該n井的該部分中的該對應的p通道電晶體相反的一p分接區的一側上。
  7. 根據申請專利範圍第6項的積體電路，其中，一p磊晶層會被形成在該基板上。
  8. 根據申請專利範圍第6項的積體電路，其中，該p分接區圍繞該記憶體胞矩陣中的該p通道電晶體。
  9. 根據申請專利範圍第7項的積體電路，其中，該n井與該第一p井和該第二p井延伸至該p磊晶層的頂端。
  10. 根據申請專利範圍第9項的積體電路，其中，對該記憶體胞矩陣之中的每一個記憶體胞來說，該p分接區圍繞被施行在該記憶體胞中的該p通道電晶體。
  11. 根據申請專利範圍第6項的積體電路，其中，該p分接區位於該複數個記憶體胞的該n通道電晶體和該p通道電晶體之間，其中，每一個記憶體胞具有在該p井的該第一部分和該p井的該第二部分中的電晶體元件以及在該n井中的對應的電晶體元件。
  12. 一種用於形成具有改良的輻射耐受性之積體電路的方法，該方法包 括：形成一n井於基板上；形成在該n井的一第一側上且在該基板上之一第一p井，以及在該n井的一第二側上且在該基板上之一第二p井；形成複數個記憶體元件，其具有在該第一p井和該第二p井中的n通道電晶體以及在該n井中的p通道電晶體；形成多個p分接區於相鄰於該n井的該第一p井和該第二p井中，其中，該p分接區延伸於形成在該n井中的該複數個記憶體元件的該p通道電晶體和形成在該第一p井和該第二p井中的該複數個記憶體元件的該n通道電晶體之間並且被耦合至一接地電位。
  13. 根據申請專利範圍第12項的方法，其中，相鄰於該n井的該第二p井係位於該n井之與該第一p井的一相反側上。
  14. 根據申請專利範圍第13項的方法，進一步包括耦合該第二p井至接地。
  15. 根據申請專利範圍第12項的方法，其中，形成複數個記憶體元件係包括形成複數個記憶體元件在一行之中。
  16. 根據申請專利範圍第12項的方法，其中，形成多個p分接區包括形成該p分接區圍繞該n井。
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