JP5374645B2 - 静電放電からの向上した耐性 - Google Patents

Description

発明の分野
発明は、集積回路装置（「ＩＣ」）に関する。より特定的には、発明は、ＩＣのための向上した静電放電（「ＥＳＤ」）保護に関する。

発明の背景
知られているように、ＩＣデバイスをＥＳＤ事象にあまり影響されないようにするための構造がＩＣに組込まれてきた。しかしトランジスタが小型化するにつれて、従来のＥＳＤ保護回路では十分な保護を提供しにくくなっている場合がある。ＥＳＤ保護回路は、いくつかのインスタンスでは回路性能に負の影響を及ぼし得る。しかし、いくつかのＩＣデバイスは、ＥＳＤ保護レベルを犠牲にして向上した性能を有する。

したがって、ＩＣデバイス性能にあまり影響しないかまったく影響しない、向上したＥＳＤ保護レベルを提供することが望ましく、かつ有用である。

発明の概要
１つ以上の実施例は概して、集積回路のための向上した静電放電（「ＥＳＤ」）保護に関する。

一実施例は、ＥＳＤに対する保護のための回路に関することができる。回路は、入力／出力ノードおよびドライバを有し得る。ドライバは、第１のトランジスタおよび第２のトランジスタを有し得る。第１のトランジスタの第１のソース／ドレインノードは、入力／出力ノードに結合され得る。第１のトランジスタの第２のソース／ドレインノードは、電気的に浮動すると電荷を蓄積することが可能な第１の内部ノードを形成し得る。第１の電流フロー制御回路は、第１のトランジスタの放電ノードおよび第２のソース／ドレインノードに結合され得る。第１の電流フロー制御回路は、蓄積された電荷を第１の内部ノードから第１の電流フロー制御回路を介して放電ノードに放電させるためにバイアス方向に電気的に方向付けられ得る。

本実施例では、以下の局面のうち１つ以上が含まれ得る。放電ノードは入力／出力ノードであり得る。蓄積された電荷は正電荷蓄積であり得る。バイアス方向は順バイアス方向であり得る。放電ノードは供給電圧ノードであり得る。蓄積された電荷は正電荷蓄積であり得る。バイアス方向は順バイアス方向であり得る。放電ノードは接地電圧ノードであり得る。蓄積された電荷は負電荷蓄積であり得る。バイアス方向は逆バイアス方向であり得る。放電ノードは入力／出力ノードであり得る。蓄積された電荷は負電荷蓄積であり得る。バイアス方向は逆バイアス方向であり得る。第２のトランジスタの第１のソース／ドレインノードは、入力／出力ノードに結合され得る。第２のトランジスタの第２のソース／ドレインノードは、電気的に浮動すると正電荷を蓄積することが可能な第２の内部ノードを形成し得る。第２の電流フロー制御回路は、第２のトランジスタの第１のソース／ドレインノードおよび第２のソース／ドレインノードと平行に結合され得る。第２の電流フロー制御回路は、正電荷蓄積を第２の内部ノードから入力／出力ノードに放電させるために順バイアス方向に電気的に方向付けられ得る。第１の電流フロー制御回路は、第１のダイオードであり得る。第２の電流フロー制御回路は、第２のダイオードであり得る。

別の実施例は、ＥＳＤに対する保護のための別の回路におおむね関する。回路の入力／出力ブロックは、入力／出力ノードおよびドライバを有し得る。ドライバは、第１のトランジスタおよび第２のトランジスタを有し得る。第１のトランジスタの第１のソース／ドレインノードは、入力／出力ノードに結合され得る。第１のトランジスタの第２のソース／ドレインノードは、電気的に浮動すると負電荷を蓄積することが可能な第１の内部ノードを形成し得る。第１の電流フロー制御回路は、第１のトランジスタの第１のソース／ドレインノードと接地ノードとに結合され得る。第１の電流フロー制御回路は、負電荷蓄積を第１の内部ノードから接地ノードに放電させるために逆バイアス方向に電気的に方向付けられ得る。

本実施例では、以下の局面のうち１つ以上が含まれ得る。第２のトランジスタの第１のソース／ドレインノードは、入力／出力ノードに結合され得る。第２のトランジスタの第２のソース／ドレインノードは、電気的に浮動すると正電荷を蓄積することが可能な第２の内部ノードを形成し得る。第２の電流フロー制御回路は、第２のトランジスタの第１のソース／ドレインノードと供給電圧ノードとに結合され得る。第２の電流フロー制御回路は、正電荷蓄積を第２の内部ノードから供給電圧ノードに放電させるために順バイアス方向に電気的に方向付けられ得る。第１の電流フロー制御回路は、第１のダイオードであり得る。第２の電流フロー制御回路は、第２のダイオードであり得る。第１の電流フロー制御回路は、ダイオードのように動作するように結合される第３のトランジスタであり得る。第２の電流フロー制御回路は、ダイオードのように動作するように結合される第４のトランジスタであり得る。ドライバは、小電圧差動信号伝送（Low Voltage Differential Signaling）ドライバであり得る。ドライバは、シングルエンドドライバであり得る。入力／出力ブロックは、プログラマブルロジックデバイスのものであり得る。

さらに別の実施例は、デバイス帯電モデル（Charge Device Model）（「ＣＤＭ」）ＥＳＤに対する保護のためのＥＳＤ回路に関する。回路の入力／出力ブロックは、入力／出力ノード、第１のドライバおよび第２のドライバを有し得る。第１のドライバおよび第２のドライバの各々は、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、および第２のＮＭＯＳトランジスタを有し得る。第１のドライバおよび第２のドライバの各々は、ここに記載されるように構成され得る。第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタは、それらの間の第１の内部ノードにおいてソース−ドレイン直列に接続され得る。第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、それらの間の第２の内部ノードにおいてソース−ドレイン直列に接続され得る。第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタは、入力／出力ノードにおいてドレイン−ドレイン直列に接続され得る。第１の内部ノードおよび第２の内部ノードの各々は、電気的に浮動すると電荷を蓄積することが可能であり得る。入力／出力ノードは、集積回路装置の入力／出力パッドに接続され得る。第２のＰＭＯＳトランジスタのソースノードは、供給電圧線に結合され得る。第２のＮＭＯＳトランジスタのソースノードは、接地電圧線に結合され得る。第１の電流フロー制御回路は、入力／出力ノードと第１の内部ノードとの間、または第１の内部ノードと接地電圧線との間のいずれかに接続され得る。第１の電流フロー制御回路は、負電荷蓄積を第１の内部ノードから接地電圧線に放電させるために逆バイアス方向に電気的に方向付けられ得る。第２の電流フロー制御回路は、入力／出力ノードと第２の内部ノードとの間、または第２の内部ノードと供給電圧線との間のいずれかに接続され得る。第２の電流フロー制御回路は、正電荷蓄積を第２の内部ノードから供給電圧線に放電させるために順バイアス方向に電気的に方向付けられ得る。

本実施例では、以下の局面のうち１つ以上が含まれ得る。第１のドライバおよび第２のドライバの各々の第１の電流フロー制御回路は、第１のダイオードであり得る。第１のドライバおよび第２のドライバの各々の第２の電流フロー制御回路は、第２のダイオードであり得る。第１のドライバおよび第２のドライバの各々の第１の電流フロー制御回路は、ダイオードのように動作するように結合される第１のトランジスタであり得る。第１のドライバおよび第２のドライバの各々の第２の電流フロー制御回路は、ダイオードのように動作するように結合される第２のトランジスタであり得る。第１のダイオードは、入力／出力ノードから供給電圧線への電流フローを許可するために、かつ供給電圧線から入力／出力ノードへの電流フローを阻止するために、供給電圧線に結合されかつ入力／出力ノードに接続され得る。第２のダイオードは、入力／出力ノードから接地電圧線への電流フローを許可するために、かつ供給電圧線から入力／出力ノードへの電流フローを阻止するために、接地電圧線に結合され、かつ入力／出力ノードに接続されることができ、第１のダイオードおよび第２のダイオードは、人体モデル（Human Body Model）ＥＳＤ用であり得る。第１のドライバは、小電圧差動信号伝送（「ＬＶＤＳ」）ドライバであり得る。第２のドライバは、シングルエンドドライバであり得る。入力／出力ブロックは、プログラマブルロジックデバイス用であり得る。

図面の簡単な説明
添付の図面は、発明の１以上の局面に係る例示的な実施例を示す。しかし、添付の図面は、示される実施例に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。

発明の１以上の局面が実施され得るコラムナフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャの例示的な実施例を図示する、簡略化されたブロック図である。 デバイス帯電モデル（「ＣＤＭ」）テストシステムの例示的な実施例を図示するブロック図である。 テスト対象デバイス（「ＤＵＴ」）を有する図２Ａのブロック図である。 ＣＤＭ電流の例示的な実施例を図示するブロック図である。 ＣＤＭ電流の例示的な実施例を図示するブロック図である。 先行技術の入力／出力ブロック（「ＩＯＢ」）の例示的な実施例を図示する回路図である。 高電圧耐性のために構成された、別の先行技術のＩＯＢの例示的な実施例を図示する回路図である。 差動信号伝送のために構成された、さらに別の先行技術のＩＯＢの例示的な実施例を図示する回路図である。 図２のＣＤＭテストシステムにおける図５のＩＯＢの一部分の例示的な実施例を図示する横断面図である。 導電経路が付加された図５Ｂの横断面図である。 ＣＤＭ ＥＳＤ保護が向上した差動ドライバ回路の例示的な実施例を図示する回路図である。 ＮＭＯＳのための送信差動ドライバのためのレイアウトの例示的な実施例を図示する上面図である。 ＣＤＭ静電放電（「ＥＳＤ」）保護が向上したＩＯＢの例示的な実施例を図示する回路図である。 ＣＤＭ ＥＳＤ保護が向上したＩＯＢの別の例示的な実施例を図示する回路図である。

図面の詳細な説明
以下の説明において、発明の特定の実施例についてより充分な説明を提供するために、多数の具体的な詳細が記載される。しかし、発明は以下に示されるすべての特定の詳細なしに実施され得ることが当業者にとっては明らかであるはずである。他のインスタンスでは、発明を不明瞭にしないように周知の特徴は詳細には記載されていない。例証を容易にするため、同じ項目を指すために、異なる図において同じ番号ラベルが使用される。しかし、代替的な実施例では項目は異なり得る。

プログラマブルロジックデバイス（「ＰＬＤ」）は、指定されたロジック機能を行なうようにプログラムされることができる周知の種類の集積回路である。ＰＬＤの一種のフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的にプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（「ＩＯＢ」）、コンフィギュラブルロジックブロック（「ＣＬＢ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを含むことができる。ここで用いられる限りにおいて、「含む」および「含み」は、限定なしに含むことを意味する。

各プログラマブルタイルは、プログラマブルインターコネクトおよびプログラマブルロジックの両方を典型的に含む。プログラマブルインターコネクトは、プログラマブルインターコネクトポイント（「ＰＩＰ」）によって相互接続される、長さが変動する多数のインターコネクトラインを典型的に含む。プログラマブルロジックは、たとえば関数発生器、レジスタ、演算ロジックなどを含むプログラマブル要素を用いて、ユーザ設計のロジックを実施する。

プログラマブルインターコネクトおよびプログラマブルロジックは、プログラマブル要素がどのように構成されるかを定義する内部構成メモリセルにコンフィギュレーションデータストリームを投入することによって、典型的にプログラムされる。コンフィギュレーションデータは、外部装置によってメモリから（たとえば外部のＰＲＯＭから）読出されるかまたはＦＰＧＡに書込まれることができる。個々のメモリセルの集団状態は、このようにＦＰＧＡの機能を決定する。

別の種類のＰＬＤは、複合プログラマブルロジックデバイスすなわちＣＰＬＤである。ＣＰＬＤは、インターコネクトスイッチマトリクスによって相互にかつ入力／出力（「Ｉ／Ｏ」）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）およびプログラマブルアレイロジック（「ＰＡＬ」）デバイスで使用されているものと同様の二段階のＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、コンフィギュレーションデータは、典型的に不揮発性メモリにオンチップで記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリにオンチップで記憶され、次いで当初のコンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。

これらのプログラマブルロジックデバイス（「ＰＬＤ」）のすべてについて、装置の機能性は、その目的で装置に設けられたデータビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤにおけるスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるＦＬＡＳＨメモリ）、またはいずれかの他の種類のメモリセルに記憶されることができる。

他のＰＬＤは、さまざまな要素をプログラム可能に装置に相互接続する、金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られる。ＰＬＤは、他のやり方、たとえばヒューズまたはアンチヒューズ技術を用いて実施されることもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これらの例示的な装置を含むがそれらに限定されず、部分的にのみプログラマブルな装置も包含する。たとえば、一種類のＰＬＤは、ハードコーディングされたトランジスタロジックと、ハードコーディングされたトランジスタロジックをプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。

高度なＦＰＧＡは、アレイ中に異なる数種類のプログラマブルロジックロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１と、コンフィギュラブルロジックブロック（「ＣＬＢ」）１０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３と、入力／出力ブロック（「ＩＯＢ」）１０４と、コンフィギュレーションおよびクロックロジック（コンフィギュレーション／クロック）１０５と、デジタル信号処理ブロック（「ＤＳＰ」）１０６と、特殊入力／出力ブロック（「Ｉ／Ｏ」）１０７（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといったその他のプログラマブルロジック１０８とを含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を例証する。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（「ＰＲＯＣ」）１１０を含む。

いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（「ＩＮＴ」）１１１を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、例証されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素１１１はまた、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。

たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト要素（「ＩＮＴ」）１１１を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（「ＣＬＥ」）１１２を含み得る。ＢＲＡＭ１０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（「ＢＲＬ」）１１３を含み得る。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施例においては、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４）もまた使用することができる。ＤＳＰタイル１０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（「ＤＳＰＬ」）１１４を含むことができる。ＩＯＢ１０４はたとえば、プログラマブルインターコネクト要素１１１の１つのインスタンスに加えて入力／出力ロジック要素（「ＩＯＬ」）１１５の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック要素１１５の領域に限定されない。

図示された実施例において、ダイの中心近くの水平領域（図１に示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。この列から延在する縦の列１０９は、クロックおよびコンフィギュレーション信号をＦＰＧＡの横幅にわたって分配するために用いられる。

図１に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ（columnar）構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。

なお、図１は、単に例示的なＦＰＧＡアーキテクチャを例示するように意図されている。水平方向の列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれるが、隣り合うＣＬＢの列の数はＦＰＧＡの全体的なサイズによって変動する。

図２Ａは、デバイス帯電モデル（「ＣＤＭ」）テストシステム２００の例示的な実施例を図示するブロック図である。ＣＤＭテストシステム２００は、プローブプレート２０１およびチャージプレート２０２を含む。チャージプレート２０２は、電圧源２０４と直列に抵抗器２０３に結合され得る。電圧源２０４は、およそ２００〜３００ボルトの範囲にあり得、抵抗器２０３はおよそ１メガオームであり得る。しかし、抵抗器２０３および電圧源２０４について他の値が使用され得る。ＣＤＭテストシステム２００は周知であるため、不要な詳細は記載されない。ＣＤＭテストシステム２００中のチャージプレート２０２は、正または負の電位に帯電され得ると理解されるべきである。限定ではなく例として明確にする目的で、チャージプレート２０２はここでは正電位に帯電されるとものとして記載される。同様に、プローブプレート２０１は、限定ではなく例として明確にする目的で、接地２０５に結合されるものとして記載される。チャージプレート２０２に対応付けられたリング２１９は、接地２０５に結合される。プローブプレート２０１は、「ｐｏｇｏ」（登録商標）プローブピンと称され得るプローブピン２０６を含む。したがって、チャージプレート２０２が正電位にあり、かつプローブプレート２０１が接地２０５に結合された状態でプローブプレート２０１がチャージプレート２０２にごく近接して存在することにより、おおまかに矢印で示されるように静電場（「Ｅ場」）２１０が生じる。プローブプレート２０１は、代替的に「ｐｏｇｏ（登録商標）ピンプレート」と称される。

図２Ｂは、テスト対象デバイス（「ＤＵＴ」）２５０を有する図２Ａのブロック図である。ＤＵＴ２５０は、ＩＣチップであり得る。そのようなＩＣチップ２５０は、ボールグリッドアレイ（「ＢＧＡ」）またはボール２５２に接続された半導体ダイ２５１であり得る。例として明確にする目的でパッケージボールが示されるが、ピン、ボールまたは他の導電性インターフェースにせよ、いずれかの導電性インターフェースが使用され得ると理解されるべきである。加えて、誘電性インターフェースまたはインタポーザ２５３がＩＣダイ２５１の底面とチャージプレート２０２の上面との間に配置され、容量性カップリング電界２５５を形成し得る。

ＤＵＴ２５０は中性である、すなわちＣＤＭテストシステム２００に配置されると、電荷は分離されると理解されるべきである。したがって、正電位に帯電されるチャージプレート２０２は、ＤＵＴ２５０において電荷を誘起する。電子（つまり負電荷）はしたがって、おおまかに示されるように、チャージプレート２０２の正電荷との対応付けのために導かれる。ＤＵＴ２５０は中性であるため、正に帯電されたボール２５２とｐｏｇｏ（登録商標）ピンプレート２０１との間にＥ場２１０が存在する。したがって、チャージプレート２０２からボール２５２上に誘起される正電荷は、接地されたｐｏｇｏ（登録商標）ピンプレート２０１によって促進されると解釈されるべきである。さらに、ボール２５２の少なくとも何らかの部分は、ＤＵＴ２５０のＩＣダイ２５１のＩＯＢまたはより特定的にはＩＯＢパッド（図２Ｂに図示せず）に接続されると理解されるべきである。

図３Ａおよび図３Ｂは、ＣＤＭ電流のそれぞれの例示的な実施例を図示すブロック図である。図３Ａを参照して、ＣＤＭテストシステム２００は、ボール３０１に接するｐｏｇｏ（登録商標）ピン２０６を有する。ｐｏｇｏ（登録商標）ピン２０６は接地２０５に接続されているため、電子「ｅ⁻」はＤＵＴ２５０の底部に向かって伝播し、チャージプレート２０２における付加的な正電荷を補償する。矢印３０２は、電子の移動方向をおおまかに示し、矢印３０３は、明確にする目的で正孔の移動と称されるものををおおまかに示す。

したがって、誘電性インタポーザ２５３によって分離されるＤＵＴ２５０の負電位の反対側に正電位が堆積するように、電荷がチャージプレート２０２において再分配されると理解されるべきである。このチャージプレート２０２における電荷の再分配は、Ｅ場電位２１０から直接接触、すなわちボール３０１とのｐｏｇｏ（登録商標）ピン２０６の接点に接地を再位置決めすることによる。ｐｏｇｏ（登録商標）ピン２０６とボール３０１との直接接触が例証的に図示されるが、ｐｏｇｏ（登録商標）ピン２０６とボール３０１との間の空間が十分に小さいため、ｐｏｇｏ（登録商標）ピン２０６とボール２５２との間のＥ場強度およびアークによってそのような電荷の再分配が生じると理解されるべきである。さらに、誘電体２５３両端の電位、すなわちＤＵＴ２５０の底部領域に沿って負電荷が蓄積し、チャージプレート２０２の上部領域に沿って正電荷が蓄積する電荷の分離により、誘電性インタポーザ２５３両端にキャパシタンスが生じると解釈されるべきである。

図３Ｂを参照して、矢印３１０は電子の移動をおおまかに示す。より特定的には、電子はパッケージ化されたボール３１１に向かって伝播し、チャージプレート２０２における付加的な正電荷蓄積を補償する。したがって、電子伝搬の方向によっておおまかに示されるＣＤＭ電流は、ＩＣダイ回路類およびその基板の両方において伝播すると解釈されるべきである。

追加的に詳細に以下に記載されるように、向上したＣＤＭ保護がより充分に理解されるように、先行技術のＩＯＢ回路類のより詳細な説明が示される。そのため、図４Ａは、先行技術のＩＯＢ４００の例示的な実施例を図示する回路図である。先行技術のＩＯＢ４００では、Ｉ／Ｏパッド４０１はＩ／Ｏノード４０２に結合される。人体モデル（「ＨＢＭ」）ダイオード４０３およびＨＢＭダイオード４０４はＩ／Ｏノード４０２に接続される。ダイオード４０３の入力端はＩ／Ｏノード４０２に接続され、ダイオード４０３の出力端は供給電圧線４３０に接続される。明確にする目的で、ダイオードの入力および出力端は、実質的に非限流方向を指す。

ダイオード４０４の入力端は接地電圧線４３１に接続され、ダイオード４０４の出力端はＩ／Ｏノード４０２に接続される。一般に、ＨＢＭダイオードは、ＨＢＭ ＥＳＤ事象に対して保護するために、かつＣＤＭおよびマシンモデル（「ＭＭ」）ＥＳＤ事象を放電するために、大きな面積または周辺長を有する。したがって、ダイオード４０３および４０４は、ＨＢＭ、ＣＤＭおよびＭＭ ＥＳＤ事象に対してＩＯＢの１つ以上のドライバを保護するためであった。たとえば、シングルエンドドライバ回路４０５および小電圧差動信号伝送（「ＬＶＤＳ」）ドライバ回路４１０のいずれかまたは両方がＩＯＢ４００に存在し得る。限定ではなく例として明確にする目的で、ドライバ４０５および４１０の両方がＩＯＢ４００の一部であると想定されるべきである。

シングルエンドドライバ回路４０５は、ＰＭＯＳプルアップトランジスタ４０６およびＮＭＯＳプルダウントランジスタ４０７を含む。トランジスタ４０６および４０７は、入力ノード４０２においてドレイン−ドレイン直列に接続される。ＰＭＯＳトランジスタ４０６のソースは供給電圧線４３０に接続され、トランジスタ４０７のソースは接地電圧線４３１に接続される。

ＬＶＤＳドライバ回路４１０は、トランジスタ４１１〜４１４を含む。ＰＭＯＳトランジスタ４１１および４１２は、内部ノード４１５においてドレイン−ソース直列に結合される。ＰＭＯＳトランジスタ４１１のソースは供給電圧線４３０に接続され、ＰＭＯＳトランジスタ４１２のドレインはＩ／Ｏノード４０２に接続される。Ｉ／Ｏノード４０２には、ＮＭＯＳトランジスタ４１３のドレインも接続される。ＮＭＯＳトランジスタ４１３および４１４は、内部ノード４１６においてソース−ドレイン直列に結合される。ＮＭＯＳトランジスタ４１４のソースは、接地電圧線４３１に接続される。ＬＶＤＳドライバ回路４１０は、シングルエンドドライバ回路４０５のように、ＨＢＭダイオード４０３および４０４に保護されるかまたは後ろにある。ＣＤＭ ＥＳＤ事象に対する追加的な保護のために、ＣＤＭ抵抗器４２０ならびにＣＤＭダイオード４２１および４２２はＩＯＢ４００内のドライバに追従し得る。

抵抗器４２０の一端はＩ／Ｏノード４０２に接続され、抵抗器４２０の別の端部はたとえば入力ドライバ４２５の入力ノード４２４に接続される。ＣＤＭダイオード４２２の出力端は入力ノード４２４に接続され、ＣＤＭダイオード４２２の入力端は接地電圧線４３１に接続される。ＣＤＭダイオード４２１の入力端は入力ノード４２４に接続され、ＣＤＭダイオード４２１の出力端は供給電圧線４３０に接続される。ＣＤＭ抵抗器４２０ならびにＣＤＭダイオード４２１および４２２は、全体としてＣＤＭ ＥＳＤ事象からの入力ゲート４２５の保護のためのものである。

抵抗器４２０を入力／出力パッド４０１から入力ゲート４２５の入力ノード４２４に直列に配置することで、ＣＤＭ保護が容易となる。しかし、抵抗器４２０はＩＯＢ４００の性能に悪影響を及ぼす。したがって、抵抗器４２０は、高性能ＩＯＢ、すなわち１ＧＨｚ以上の周波数で動作するＩＯＢでは選択肢ではない場合がある。さらに、６５ｎｍ以下のリソグラフィで形成された、ＬＶＤＳドライバ４１０またはシングルエンドドライバ４０５などのためのトランジスタについては、ＩＯＢ４００は十分なＣＤＭ保護を有さない場合があり、ＩＣチップのパッケージングおよび搬送中の歩留り損失に繋がり得る。

いかなる特定の理論にも拘束されないが、送信モードにおいて、６５ｎｍ以下のリソグラフィを用いて形成されたＬＶＤＳドライバ回路４１０は、内部ノード４１５および４１６のいずれかまたは両方における電荷の堆積によるＣＤＭ ＥＳＤ不具合を被り得ると理解されるべきである。ＩＯＢ４００の非動作モードにおける内部ノード４１５および４１６は、電気的に浮動し得ると解釈されるべきである。さらに、内部ノード４１５および４１６は比較的近接しており、Ｉ／Ｏノード４０２またはＩ／Ｏパッド４０１と直接接続されていると解釈されるべきである。ＰＭＯＳトランジスタ４１２の半導体チャネルだけが、内部ノード４１５をＩ／Ｏノード４０２と直接的な電気的連続性を有さないように分離し、ＮＭＯＳトランジスタ４１３の半導体チャネルだけが、内部ノード４１６がＩ／Ｏノード４０２と直接的な電気的連続性にあることを防ぐ。チャネルの長さがおよそ０．０４ミクロン以下であるディープサブミクロンリソグラフィを使用して形成されたＬＶＤＳドライバ回路４１０については、ＣＤＭテストシステム２００の電圧供給２０４からの電圧または他のＣＤＭ電圧などのＣＤＭ電圧が、内部ノード４１５および４１６においてそれぞれ蓄積するようにトランジスタ４１２および４１３のいずれかまたは両方のドレイン−ソース分離を横切って電荷を伝播させ得る。そのような蓄積された電荷は、ＣＤＭ ＥＳＤ過敏性、および潜在的に歩留り損失に繋がり得る。

付加的に詳細に以下に記載するように、内部ノード４１５および４１６における蓄積された電荷のためのＣＤＭ放電経路がＣＤＭ ＥＳＤ事象に対する保護を向上させるように設けられる。

図４Ｂを参照して、先行技術のＩＯＢ４５０の例示的な実施例を図示する回路図が示される。先行技術のＩＯＢ４５０は、高電圧耐性のために構成される。より特定的には、Ｉ／Ｏノード４０２と接地電圧線４３１との間には、ＮＭＯＳトランジスタ４５１および４５２が内部ノード４６７においてソース−ドレイン直列に結合されている。ＮＭＯＳトランジスタ４５１のドレインはＩ／Ｏノード４０２に結合され、ＮＭＯＳトランジスタ４５２のソースは接地電圧線４３１に結合される。入力ドライバ４２５の入力ノード４２４は、ノード４６７と同じノードである。

図４ＢのＩＯＢ４５０と図４ＡのＩＯＢ４００との間の相違点は、ＩＯＢ４５０のシングルエンドドライバ回路４５５は、図４Ａのドライバ４０５よりも、ＬＶＤＳドライバ回路４１０に、すなわちＰＭＯＳトランジスタの直列の対およびＮＭＯＳトランジスタの直列の対により近接して構成される点である。そのため、シングルエンドドライバ回路４５５は、内部ノード４１５および４１６にそれぞれ対応する内部ノード４６５および４６６を含む。したがって、内部ノード４６５，４６６および４６７は、他のｐｎ接合からすべてソース／ドレイン遮断される、すなわち電気的に浮動することを被り得る内部ノードである。ゆえに、カスコード接続されたＬＶＤＳドライバ回路４１０の内部ノード４１５および４１６は、シングルエンドドライバ回路４５５の内部ノード４６５および４６６のように、他のｐｎ接合からソース／ドレイン遮断される。

ＣＤＭテスト中、そのようなＮＭＯＳ遮断された接合において正電荷が捕捉されるかまたは他の方法で蓄積され得、ＰＭＯＳ遮断された接合において負電荷が捕捉されるかまたは他の方法で蓄積され得る。換言すると、内部ノード４１６，４６６および４６７またはそれらの何らかのサブセットにおいて正電荷が捕捉され得、内部ノード４１５および４６５のいずれかまたは両方において負電荷が捕捉され得る。

図５Ａは、先行技術のＩＯＢ５００の別の例示的な実施例を図示する回路図である。ＩＯＢ５００は、差動信号伝送のために構成される、すなわち差動ドライバ回路５１０、Ｉ／Ｏパッド４０１およびＩ／Ｏパッド５０１を有する。差動ドライバ回路５１０は、抵抗器５１１および５１２と、ＰＭＯＳトランジスタ５２１および５２２と、ＮＭＯＳトランジスタ５１５〜５１７とで形成される。Ｉ／Ｏパッド５０１は、Ｉ／Ｏノード４０２に対応するＩ／Ｏノード５０２に結合される。同様に、ＩＯＢ５００のＩ／Ｏパッド４０１に対応付けられたＨＢＭダイオード４０３および４０４にそれぞれ対応するＨＢＭダイオード５０３および５０４がＩ／Ｏパッド５０１に対応付けられる。

Ｉ／Ｏノード４０２は抵抗器５１１の一端に結合され、抵抗器５１１の別の端部はＰＭＯＳトランジスタ５２１のドレインに結合される。ＰＭＯＳトランジスタ５２１のソースは供給電圧線４３０に結合される。同様に、抵抗器５１２の一端はＩ／Ｏノード５０２に接続され、抵抗器５１２の別の端部はＰＭＯＳトランジスタ５２２のドレインに接続される。ＰＭＯＳトランジスタ５２２のソースは供給電圧線４３０に接続される。ＮＭＯＳトランジスタ５１５〜５１７は、差動ドライバ回路５１０の電流源を供給する。

ＭＯＳトランジスタ５１５のドレインはＩ／Ｏノード４０２に接続され、ＮＭＯＳトランジスタ５１５のソースは内部ノード５３０においてトランジスタ５１６のドレインに接続される。ＮＭＯＳトランジスタ５１７のドレインはＩ／Ｏノード５０２に接続され、ＮＭＯＳトランジスタ５１７のソースは内部ノード５３０においてトランジスタ５１６のドレインに接続される。ＮＭＯＳトランジスタ５１６のソースは接地電圧線４３１に接続される。したがって、ＮＭＯＳトランジスタ５１６のチャネルは、接地電圧線４３１から電流源トランジスタ５１５および５１７までの仮想接地経路を供給すると解釈されるべきである。

直接接触であろうと十分なＥ場強度を有していようと、Ｉ／Ｏパッド４０１が接地に結合されると、電子は、明確にする目的でおおまかにＤで示されるトランジスタ５１５のドレインに供給され得る。矢印５３１におおまかに示されるようにドレインＤに供給された電子は、濃い黒線およびＳでおおまかに示されるように、ソースノード５３０において正電荷の蓄積を引起す。さらに、Ｉ／Ｏパッドまたはピン４０１の接地によるそのような電子の供給は、接地電圧線４３１と対応付けた正電荷の蓄積を促進し得る。

たとえばトランジスタ５１５と対応付けられた電光５２０によっておおまかに示されるように、トランジスタ５１５もしくはトランジスタ５１７のいずれかまたは両方のチャネルの両端といったチャネルの両端の差動または電位が、ＣＤＭ ＥＳＤによりＥＳＤ誘起チャネル破壊を引起し得る。

図５Ｂは、ＣＤＭテストシステム２００におけるＩＯＢ５００の一部分の例示的な実施例を図示する横断面図である。図２および図５Ａを参照して、図５ＢのＩＯＢ５００の一部分がさらに記載される。電流源５５０は、抵抗器２０３および電圧源２０４と対応付けられ、先述したように、およそ２００ボルトに等しいかまたはそれを超える電圧用であり得る。ゆえに、チャージプレート２０２に供給された電流は正電位５５１をもたらす。ＣＤＭテストシステム２００のＩＯＢ５００を有するＤＵＴ２５０は、電荷が再分配されることから中性のままである。図示される実施例では上側であるボール５５２の一方側と、分離された拡散領域５６１の上部とに正電位５５３が生じ、ＣＤＭテーブル２０２に面する基板５７０の下方部分に電子が蓄積される。ＩＣのＩ／Ｏパッド４０１に接続されているようなボールまたは他の接点５５２がｐｏｇｏ（登録商標）ピン２０６を介して接地されると、矢印５５４でおおまかに示されるような電子または電流がドレイン拡散領域５６０に流れる。ｎ＋およびｐ＋といったドーピング表示が基板５７０内の領域についておおまかに示されているが、本開示の範囲にしたがって他の構成が使用され得ると理解されるべきである。図５Ａと対応させる目的で、図５Ｂでは、トランジスタ５１５のドレイン領域を示すのにＤが用いられ、トランジスタ５１５のＳで表されるようなソース領域が同様に示される。

ほぼ０．４ミクロン以下であるトランジスタ５１５のチャネル長Ｌについて、１つ以上のＣＤＭ ＥＳＤ事象によって電光５２０でおおまかに示されるようなチャネル破壊についての電位は、わずか１５０ボルトの電圧によって可能である。ゆえに、ＣＤＭテストに合格するためには、たとえばトランジスタ５１５などのＭＯＳトランジスタチャネルが、チャージプレート２０２に印加される規定の電圧で合格することが可能でなければならない。

ＮＭＯＳトランジスタ５１５について、ＣＤＭ ＥＳＤ放電中、ｐｏｇｏ（登録商標）ピン２０６を介してノード４０２に、Ｉ／Ｏパッド４０１に接続されたボール５５２を介して送られた接地電位がＮＭＯＳトランジスタ５１５のチャネルの両端に高い電圧降下を生じさせる。これは、遮断されたソース／ドレイン拡散領域５６１とＩ／Ｏノード４０２に接続された拡散領域またはノード５６０との間の比較的高い電位差によるものである。より特定的には、拡散領域５６１、すなわちＮＭＯＳトランジスタ５１５のソース領域に正電荷が蓄積する。そのような電荷の蓄積は、拡散領域５６１において正電荷の捕捉を引起す逆バイアスｐｎ接合の電位井戸によるものである。

以下に付加的に詳細に記載されるように、蓄えられた正電荷を、ＮＭＯＳ内部ノード、すなわちＮＭＯＳデバイスについて電気的に浮動することが可能なノードから漏らすために放電経路が設けられる。同様に、ＰＭＯＳデバイスの拡散領域に負電荷が堆積し得る。そのような拡散領域は、電気的に浮動することが可能である。すなわち放電経路がなく、したがって同様に、蓄えられた負電荷をＰＭＯＳ内部ノードから漏らすために放電経路が設けられる。

図６は、導電経路６００が追加された図５Ｂの横断面図である。より特定的には、導電経路６００は接地電圧線４３１からｐ型拡散領域６０１に至る。Ｐ型拡散領域６０１は、ＨＢＭダイオード４０３などのＨＢＭダイオードのｐ型領域である。この構成では、接地電圧線４３１上の正電荷は経路６００を介する電子によって補償される。Ｉ／Ｏパッド４０１および５０１が送信パッドであるこの構成では、トランジスタ５１５のチャネルの電子注入またはパンチスルーによる「スナップバック（snap-back）」が電光５２０によっておおまかに示されるように不具合を引起し得る。さらに、トランジスタ５１５のゲート酸化物を通ってパンチスルーが生じ得る。そのようなＭＯＳ破壊は、接地されたＩ／Ｏパッド４０１と、他のｐｎ接合に対して電気的に遮断されているかまたは他の方法で浮動しているソース拡散領域５６１とに接続されたＩ／Ｏノード４０２からの電圧降下によるものであり得る。そのような電子注入またはパンチスルーは、矢印６２０によっておおまかに示される。

図６と著しく異なるものとして示されていないが、トランジスタ５１６のチャネル長Ｌ２と比較したトランジスタ５１５のチャネル長Ｌは、１桁以上異なり得ると理解されるべきである。たとえば、ほぼおよそ０．０４ミクロンであるトランジスタ５１５のチャネル長Ｌと、ほぼ０．１２ミクロンであるトランジスタ５１６のチャネル長Ｌ２とでは、トランジスタ５１６がＣＤＭ ＥＳＤ誘起不具合を著しく被りにくい。

図７は、ＣＤＭ ＥＳＤ保護が向上した差動ドライバ回路７００の例示的な実施例を図示する回路図である。差動ドライバ回路７００は、ダイオード７０１，７０２，７２１，７２２，７３１および７３２を付加した図５の差動ドライバ回路５００である。通常、ダイオード７０１の入力端は、ダイオード７０１の入力端においてソースノード５３０に結合される。ダイオード７０１の出力端は、Ｉ／Ｏノード４０２に接続される。したがって、送信ドライバであるＩ／Ｏパッド４０１について、ダイオード７０１はＮＭＯＳトランジスタ５１５のチャネルをシャントする。したがって、トランジスタ領域５１５のソース拡散領域に正電荷が堆積するかまたは他の方法で蓄積された場合、ダイオード７０１は、そのような正の蓄積された電荷をＩ／Ｏノード４０２に、すなわちＩ／Ｏパッド４０１を介して接地への導電経路に放電する。この構成では、正電荷を伝えている際のダイオード７０１は順バイアス構成にある。

同様に、ダイオード７０２は、ＮＭＯＳトランジスタ５１７のチャネル領域をシャントするために接続される。ダイオード７０１およびＮＭＯＳトランジスタ５１５に関してすでに記載したように、ダイオード７０２によるＮＭＯＳトランジスタ５１７のチャネルのシャントに同じ記載または同様の記載が当てはまるため、そのような説明は繰り返さない。ＮＭＯＳトランジスタ５１５および５１７をそれぞれ順バイアスダイオード７０１および７０２でシャントすることによって、ＣＤＭ ＥＳＤ事象に対する保護が向上される。

換言すると、ダイオード７０１および７０２を介する放電経路を設け、蓄えられた正電荷を、トランジスタ５１５および５１７に対応付けられたソース拡散領域から漏らすことによって、蓄えられた正電荷の漏れによりそのような放電中にトランジスタ５１５および５１７のソースノードを中性化する。これにより、先に記載した有害な電圧降下が解消され、したがって遮断されたソースノードにおけるトランジスタ５１５および５１７のＣＤＭ ＥＳＤ保護が向上する。これは同様に、ＰＭＯＳトランジスタについて電気的に遮断されたドレインノードおよび蓄積された負電荷の漏れに当てはまる。

任意に、ダイオード７２１および７２２などの１つ以上のダイオードが、反極性方向においてトランジスタ５１５を電気的にシャントするために直列に結合され得る。換言すると、Ｉ／Ｏノード４０２はダイオード７２１のｐ型領域に結合され得る。ダイオード７２１のｎ型領域は、ダイオード７２２のｐ型領域に接続され得る。ダイオード７２２のｎ型領域は、ソースノード５３０に接続され得る。このようにトランジスタ５１５のチャネルを電気的にさらに中性化するために、ノード４０２における負電荷がダイオード７２１および７２２を通って逆バイアス方向に流れ得る。同様に、トランジスタ５１７のチャネル領域を逆バイアス方向にＩ／Ｏノード５０２からソースノード５３０にシャントするために、１つ以上のダイオード７３１および７３２が直列に結合され得る。改めて、この記載はＮＭＯＳをシャントすることについてのものであるが、そのような記載はＰＭＯＳのシャントにも当てはまる。

図８は、レイアウト８００でレイアウトされたダイオード７０１および７０２などのダイオードの例示的な実施例を図示する上面図である。レイアウト８００は、送信差動ドライバのＮＭＯＳ部分用である。しかし、以下の記載から、送信差動ドライバのＰＭＯＳ部分が同様にレイアウトされ得ると理解されるであろう。

ゲート８０８は、能動領域８０７においてトランジスタを形成し、送信Ｉ／Ｏパッド８０１は能動領域８０７に対応付けられたＤによって示されるようにドレイン領域への接触を有するバス８１０を有する。接地されたパッド８０２は、能動領域８０７のソース領域への接触を有する接地バス８０９に対応付けられる。

上部能動領域８０７のドレイン領域が送信パッド８０１に結合され、かつ底部能動領域８０７のソース領域が接地パッド８０２に接続されるように、上部能動領域８０７はドレイン領域への接触を有し、かつ底部能動領域８０７はソース領域への接触を有する。能動領域８０７同士の間にｎウェル８０３が位置する。分流器８０４−１〜８０４−Ｎは、上部能動領域８０７であるトランジスタ５１５および５１７のソース領域からｎウェル８０３に形成されたダイオード８０６−１〜８０６−Ｎに延在する。限定ではなく例として明確にする目的で、Ｎは６に等しいと想定されるべきである。しかし、Ｎについて他の正整数値が使用され得ると理解されるべきである。したがって、半導体基板に規定され得るような、８つの能動領域または領域８０７がある。

導電性分流器８０５−１〜８０５−６は、ダイオード８０６−１〜８０６−６にそれぞれ接続され、かつ下部能動領域８０７であるトランジスタ５１６のドレイン領域にそれぞれ接続される。したがって、デバイスのソースおよびドレイン領域はダイオード８０６を介して導電性分流器８０４および８０５によって短絡され、分離された差動対コモンノードごとに１つのダイオードのみが実現されると理解されるべきである。したがって、ＩＯＢは、向上したＣＤＭ ＥＳＤ保護の目的でここに記載されるようなダイオードでレイアウトされ得ると理解されるべきである。

図９Ａは、ＣＤＭ ＥＳＤ保護が向上したＩＯＢ９００の例示的な実施例を図示する回路図である。ＩＯＢ９００は、図４ＢのＩＯＢ４５０と同じであるが以下の相違点を有する。Ｉ／Ｏノード４０２から内部ノード４６５にはダイオード９０１が挿入されている。内部ノード４６６からＩ／Ｏノード４０２にはダイオード９０２が挿入されている。内部ノード４１６からＩ／Ｏノード４０２にはダイオード９０４が挿入されている。Ｉ／Ｏノード４０２から内部ノード４１５にはダイオード９０３が挿入されている。内部ノード４６７からＩ／Ｏノード４０２にはダイオード９０５が挿入されている。ダイオード９０２，９０４および９０５は、内部ノード４６６，４１６および４６７においてそれぞれ蓄積された正電荷の放電のために結合される。ダイオード９０２，９０４および９０５は、そのような放電のために順バイアス方向に結合される。負電荷を捕捉し得るノード４６５および４１５は、そのような負電荷の放電のために、ダイオード９０１および９０３にそれぞれ逆バイアス方向に結合される。

ＰＭＯＳトランジスタ９９３および９９１は、それぞれＰＭＯＳトランジスタ４１１および４１２に関連して先述したように直列に結合される。同様に、トランジスタ９９２および９９４は、それぞれＮＭＯＳトランジスタ４１３および４１４に関連して先述したように直列に結合される。トランジスタ９９１〜９９４はシングルエンドドライバ回路を形成すると理解されるべきである。トランジスタ９９１および９９２を１つ以上のＣＤＭ ＥＳＤ事象から保護するために、ダイオード９０１および９０２がそれぞれ形成される。同様に、トランジスタ９９２，４１３および４５１を１つ以上のＣＤＭ ＥＳＤ事象から保護するために、ダイオード９０２，９０４および９０５がそれぞれ形成される。

図９Ｂは、ＣＤＭ ＥＳＤ保護が向上したＩＯＢ９５０の別の例示的な実施例を図示する回路図である。図９ＢのＩＯＢ９５０は、以下の相違点以外は図９ＡのＩＯＢ９００と同じである。ダイオード９０１は、Ｉ／Ｏノード４０２に接続されるのではなく、接地電圧線４３１に接続される。同様に、ダイオード９０３は、Ｉ／Ｏノード４０２に接続されるのではなく、接地電圧線４３１に接続される。逆バイアス方向にダイオード９０１および９０３を介して接地電圧線４３１にそれぞれ放電し得るノード４６５および４１５のいずれかまたは両方に蓄積され得る負電荷の放電経路は、Ｉ／Ｏパッド４０１および電圧接地線４３１の両方が接地に電気的に結合されると想定すると、ＩＯＢ９００と同じように作動すると理解されるべきである。

さらに、ＩＯＢ９５０において、ダイオード９０２は、Ｉ／Ｏノード４０２に接続される代わりに供給電圧線４３０に接続される。同様に、ダイオード９０４は、Ｉ／Ｏノード４０２に結合されるのではなく供給電圧線４３０に結合される。ダイオード９０２および９０４の両方は、内部ノード４６６および４１６における蓄積された正電荷を供給電圧線４３０にそれぞれ放電するために、順バイアス方向に結合される。この放電経路は、供給電圧線４３０が供給電圧に結合されるものとする。

ＩＯＢ９００および９５０の両方のダイオード９０５は、Ｉ／Ｏノード４０２に接続される。したがって、Ｉ／Ｏノード４０２への、または接地電圧線４３１もしくは供給電圧線４３０のいずれかへの接続の組合せは、図９Ａおよび図９Ｂの記載にしたがってダイオードをシャントすることで実現され得ると解釈されるべきである。

任意に、１つ以上の直列の小さなダイオードは、記載された反極性方向に内部ノードをＩ／Ｏノード４０２にシャントするために結合され得る。より特定的には、任意に、ダイオード９５１および９５２が内部ノード４６５とＩ／Ｏノード４０２との間に直列に結合され得る。いずれかの正電荷が内部ノード４６５において蓄積され、Ｉ／Ｏパッド４０１が接地されると、ダイオード９５１および９５２が電圧クランプとして使用され得る。ダイオード９５１および９５２は、正電荷が内部ノード４６５からＩ／Ｏノード４０２に進行する順バイアス方向に結合されると解釈されるべきである。ダイオード９５１および９５２は、他の方法で動作を妨げないように十分に小さく作製され得る。

同様に、ダイオード９５３および９５４が、任意に、Ｉ／Ｏノード４０２と内部ノード４６６との間に直列に結合され得る。ダイオード９５３および９５４は逆バイアス方向に結合される。したがって、接地されたＩ／Ｏパッド４０１のための内部ノード４６６において蓄積された正電荷について、ダイオード９５３および９５４が電圧クランプをもたらす。任意にトランジスタ９９１および９９２に電圧クランプを与えることによって、内部ノード４６５において蓄積された正電荷のために順バイアス条件が生じるかまたはノード４６６において蓄積された負電荷のために逆バイアス条件が生じれば、それらのトランジスタは有効に電気的に中性化される。

ダイオード９５１および９５２はトランジスタ９９１を１つ以上のＣＤＭ ＥＳＤ事象から保護するように示され、ダイオード９５３および９５４はトランジスタ９９２を１つ以上のＣＤＭ ＥＳＤ事象から保護するように例証的に示されるが、先の記載にしたがってトランジスタ４１２，４１３および４５１を保護するために同様の方法でそのようなダイオードの対の他のセットが使用され得ると理解されるべきである。さらに、そのようなダイオード９５１〜９５４は、先の記載にしたがってＩＯＢ９００に任意に含まれ得る。

上記のようにダイオードを内部ノードと対応付けて挿入することが放電経路をもたらすと理解されるべきである。しかし、ダイオードが形成されることは必要ではない。むしろ、ここに記載されるように内部ノードのための放電経路を作成するために、ＩＯＢの動作に悪影響を及ぼさないいずれかの回路類が使用され得る。ＩＯＢに対応付けられた向上したＣＤＭ ＥＳＤが、すなわちＩ／Ｏノード４０２などのＩ／Ｏノードに直接接続されたトランジスタの保護について記載されたが、他の用途では、そのようなシャント装置は、Ｉ／Ｏノード４０２に直接的に接続されないＭＯＳトランジスタの内部ノードを保護するために接続され得ると理解されるべきである。

したがって、他のｐｎ接合から遮断されたソースまたはドレインを有するＭＯＳトランジスタの向上したＣＤＭ ＥＳＤ保護が記載されたと解釈されるべきである。この保護は、放電経路を小さなダイオードまたはいずれかの他の受動装置または電流フローの方向を制御することが可能な能動装置を介してこれらのノードに付加することによって少なくとも部分的に記載された。

上記は発明の１つ以上の局面に係る例示的な実施例を記載しているが、発明の１つ以上の局面に係る他のおよびさらなる実施例が添付の請求項およびその均等物によって決定されるその範囲から逸脱することなく考案され得る。ステップを列挙する請求項はステップのいずれの順序も暗示しない。商標はそれらのそれぞれの所有者の資産である。

Claims (14)

1. 静電放電に対する保護のための回路であって、
   供給電圧線と接地ノードとの間に結合されたドライバを備え、
   前記ドライバは、前記供給電圧線と入力／出力ノードとの間に直列に結合された第１のトランジスタおよび第２のトランジスタと、前記接地ノードと前記入力／出力ノードの間に直列に接続される第３のトランジスタおよび第４のトランジスタとを有し、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタは各々データを受取るためのゲートを有し、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタは、各々、金属−酸化物−半導体型トランジスタであり、さらに、
   前記入力／出力ノードに結合された前記第１のトランジスタの第１のソース／ドレインノードと、
   前記ドライバの第１の内部ノードにそれぞれ結合される前記第１のトランジスタの第２のソース／ドレインノードおよび前記第２のトランジスタの第１のソース／ドレインノードとを備え、前記第２のトランジスタの第２のソース／ドレインノードは前記供給電圧線に結合され、かつ前記第１の内部ノードは電気的に浮動すると負電荷を蓄積することが可能であり、
   第１の放電ノードおよび前記第１の内部ノードに結合された第１の電流フロー制御回路をさらに備え、
   前記第１の電流フロー制御回路は、蓄積された負電荷を前記第１の内部ノードから前記第１の放電ノードに放電させるために逆バイアス方向に電気的に方向付けられる、回路。
2. 前記第１の放電ノードは前記接地ノードである、請求項１に記載の回路。
3. 前記第１の放電ノードは前記入力／出力ノードである、請求項１に記載の回路。
4. 前記入力／出力ノードに結合された前記第３のトランジスタの第１のソース／ドレインノードと、
   前記ドライバの第２の内部ノードに結合される前記第３のトランジスタの第２のソース／ドレインノードおよび前記第４のトランジスタの第１のソース／ドレインノードとをさらに備え、前記第２の内部ノードは電気的に浮動すると正電荷を蓄積することが可能であり、
   前記接地ノードに結合される前記第４のトランジスタの第２のソース／ドレインノードと、
   第２の放電ノードおよび前記第２の内部ノードに結合された第２の電流フロー制御回路をさらに備え、
   前記第２の電流フロー制御回路は、正電荷蓄積を前記第２の内部ノードから前記第２の放電ノードに放電させるために順バイアス方向に電気的に方向付けられる、請求項１に記載の回路。
5. 前記第２の放電ノードは前記入力／出力ノードである、請求項４に記載の回路。
6. 前記第２の放電ノードは供給電圧線である、請求項４に記載の回路。
7. 前記第１の電流フロー制御回路は第１のダイオードであり、前記第２の電流フロー制御回路は第２のダイオードである、請求項４に記載の回路。
8. 静電放電に対する保護のための方法であって、
   入力／出力ノードおよび供給電圧線と第１の内部ノードとの間に結合されたドライバを有する入力／出力ブロックを、テストのために、供給するステップを備え、
   前記ドライバは、前記供給電圧線と前記入力／出力ノードとの間に直列に結合された第１のトランジスタおよび第２のトランジスタと、接地ノードと前記入力／出力ノードの間に直列に接続される第３のトランジスタおよび第４のトランジスタを有し、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記４のトランジスタは各々金属−酸化物−半導体型トランジスタでありかつデータを受取るためのゲートを有し、さらに、
   前記第１のトランジスタの第１のソース／ドレインノードは前記入力／出力ノードに結合され、
   前記第１のトランジスタの第２のソース／ドレインノードおよび前記第２のトランジスタの第１のソース／ドレインノードは、前記ドライバの第１の内部ノードに結合され、
   前記第２のトランジスタの第２のソース／ドレインノードは前記供給電圧線に結合され、
   前記第１の内部ノードは電気的に浮動すると負電荷を蓄積することが可能であり、
   第１の電流フロー制御回路が前記第１の内部ノードおよび前記第１の放電ノードに結合され、
   前記第１の放電ノードは接地ノードおよび前記入力／出力ノードから選択され、
   前記第１の電流フロー制御回路は、負電荷蓄積を前記第１の内部ノードから前記第１の放電ノードに放電させるために逆バイアス方向に電気的に方向付けられ、
   前記入力／出力ブロックをテストするステップをさらに備える、方法。
9. 前記第３のトランジスタの第１のソース／ドレインノードは、前記入力／出力ノードに結合され、
   前記第３のトランジスタの第２のソース／ドレインノードおよび前記第４のトランジスタの第１のソース／ドレインノードは前記ドライバの第２の内部ノードに結合され、
   前記第２の内部ノードは電気的に浮動すると正電荷を蓄積することが可能であり、
   前記第４のトランジスタの第２のソース／ドレインノードは前記接地ノードに結合され、
   第２の電流フロー制御回路が前記第２の内部ノードおよび第２の放電ノードの間に結合され、前記第２の放電ノードは前記入力／出力ノードおよび前記供給電圧線から選択され、
   前記第２の電流フロー制御回路は、正電荷蓄積を前記第２の内部ノードから前記供給電圧ノードに放電させるために順バイアス方向に電気的に方向付けられる、請求項８に記載の方法。
10. 前記第１の電流フロー制御回路は第１のダイオードであり、前記第２の電流フロー制御回路は第２のダイオードである、請求項９に記載の方法。
11. 前記第１の電流フロー制御回路は、ダイオードのように動作するように結合された第５のトランジスタであり、前記第２の電流フロー制御回路は、ダイオードのように動作するように結合された第６のトランジスタである、請求項９に記載の方法。
12. 前記ドライバは小電圧差動信号伝送（Low Voltage Differential Signaling）ドライバである、請求項８から１１のうちいずれか１項に記載の方法。
13. 前記ドライバはシングルエンドドライバである、請求項８から１１のうちいずれか１項に記載の方法。
14. 前記入力／出力ブロックはプログラマブルロジックデバイス内にある、請求項８から１３のうちいずれか１項に記載の方法。