KR101389904B1

KR101389904B1 - 정전 방전에 대해 보호하기 위한 회로 및 방법

Info

Publication number: KR101389904B1
Application number: KR1020127005086A
Authority: KR
Inventors: 제임스 카프
Original assignee: 자일링크스 인코포레이티드
Priority date: 2009-07-30
Filing date: 2010-04-08
Publication date: 2014-04-29
Also published as: CN102474255B; WO2011014276A1; KR20120049308A; EP2460274A1; JP5374645B2; US20110026173A1; JP2013500679A; EP2460274B1; US8947839B2; CN102474255A

Abstract

집적 회로에 대한 향상된 정전 방전(ESD) 보호(950)가 기재된다. 실시예는 일반적으로 ESD에 대한 보호 회로(950)에 관한 것이다. 회로(950)는 입출력 노드(401) 및 드라이버(991, 992, 993, 994)를 포함한다. 드라이버는 제1 트랜지스터(991, 992) 및 제2 트랜지스터(992, 991)를 갖는다. 제1 트랜지스터(991, 992)의 제1 소스/드레인 노드는 입출력 노드(401)에 결합된다. 제1 트랜지스터(991, 992)의 제2 소스/드레인 노드는 전기적으로 플로팅될 때 전하를 축적할 수 있는 제1 내부 노드(465, 466)를 형성한다. 제1 전류 흐름 제어 회로(901, 902)는 방전 노드(430, 431) 및 제1 트랜지스터(991, 992)의 제2 소스/드레인 노드에 결합된다. 제1 전류 흐름 제어 회로(901, 902)는 제1 내부 노드(465, 466)로부터 제1 전류 흐름 제어 회로(901, 902)를 통해 방전 노드(430, 431)로 축적된 전하를 방전시키기 위한 바이어스 방향으로 전기적으로 지향된다.

Description

정전 방전에 대해 보호하기 위한 회로 및 방법{CIRCUIT AND METHOD FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE}

본 발명은 집적 회로 장치(IC)에 관한 것이다. 특히, 본 발명은 IC에 대한 향상된 정전 방전(ESD) 보호에 관한 것이다.

공지된 바와 같이, IC에 구조물을 포함시켜 ESD 이벤트에 덜 민감한 IC 장치를 제조하여 왔다. 그러나, 트랜지스터의 사이즈가 감소함에 따라, 종래의 ESD 보호 회로는 충분한 보호를 덜 제공할 수 있다. ESD 보호 회로는 임의의 경우 회로 성능에 부정적으로 영향을 줄 수 있다. 그러나, 임의의 IC 장치는 ESD 보호 레벨을 희생하면서 성능을 향상시켜 왔다.

따라서, IC 장치 성능에 주는 영향을 줄이거나 제거하면서 향상된 ESD 보호 레벨을 제공하는 것이 바람직하다.

하나 이상의 실시예는 일반적으로 집적 회로에 대한 향상된 정전 방전(ESD) 보호에 관한 것이다.

일 실시예는 ESD에 대한 보호 회로에 관한 것이다. 회로는 입출력 노드 및 드라이버를 가질 수 있다. 상기 드라이버는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터의 제1 소스/드레인 노드는 상기 입출력 노드에 결합된다. 제1 트랜지스터의 제2 소스/드레인 노드는 전기적으로 플로팅될 때 전하를 축적할 수 있는 제1 내부 노드를 형성할 수 있다. 제1 전류 흐름 제어 회로는 상기 제1 트랜지스터의 제2 소스/드레인 노드 및 방전 노드에 결합될 수 있다. 상기 제1 전류 흐름 제어 회로는 상기 제1 내부 노드로부터 상기 제1 전류 흐름 제어 회로를 통해 상기 방전 노드로 축적된 전하를 방전하기 위한 바이어스 방향으로 전기적으로 지향될 수 있다.

이 실시예에서, 다음의 형태의 하나 이상이 포함될 수 있다. 상기 방전 노드는 상기 입출력 노드이고, 상기 축적된 전하는 포지티브 전하 축적물이고, 상기 바이어스 방향은 순 바이어스 방향일 수 있다. 상기 방전 노드는 공급 전압 노드이고, 상기 축적된 전하는 포지티브 전하 축적물이고, 상기 바이어스 방향은 순 바이어스 방향일 수 있다. 상기 방전 노드는 접지 전압 노드이고, 상기 축적된 전하는 네가티브 전하 축적물이고, 상기 바이어스 방향은 네가티브 바이어스 방향일 수 있다. 상기 방전 노드는 상기 입출력 노드이고, 상기 축적된 전하는 네가티브 전하 축적물이고, 상기 바이어스 방향은 네가티브 바이어스 방향일 수 있다. 상기 제2 트랜지스터의 제1 소스/드레인 노드는 상기 입출력 노드에 결합되고, 상기 제2 트랜지스터의 제2 소스/드레인 노드는 전기적으로 플로팅될 때 포지티브 전하를 축적할 수 있는 제2 내부 노드를 형성하고, 제2 전류 흐름 제어 회로는 상기 제2 트랜지스터의 상기 제1 소스/드레인 노드 및 상기 제2 소스/드레인 노드와 병렬로 결합되고, 상기 제2 전류 흐름 제어 회로는 상기 제2 내부 노드로부터 상기 입출력 노드로 포지티브 전하 축적물을 방전하기 위한 순 바이어스 방향으로 전기적으로 지향될 수 있다. 상기 제1 전류 흐름 제어 회로는 제1 노드이고, 상기 제2 전류 흐름 제어 회로는 제2 다이오드일 수 있다.

또 다른 실시예는 일반적으로 정전 방전에 대한 또 다른 보호 회로에 관한 것이다. 상기 회로의 입출력 블록은 입출력 노드 및 드라이버를 가질 수 있다. 상기 드라이버는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터의 제1 소스/드레인 노드는 상기 입출력 노드에 결합될 수 있다. 상기 제1 트랜지스터의 제2 소스/드레인 노드는 전기적으로 플로팅될 때 네가티브 전하를 축적할 수 있는 제1 내부 노드를 형성할 수 있다. 제1 전류 흐름 제어 회로는 상기 제1 트랜지스터의 제1 소스/드레인 노드 및 접지 노드에 결합될 수 있다. 상기 제1 전류 흐름 제어 회로는 네가티브 상기 제1 내부 노드로부터 상기 접지 노드로 전하 축적물을 방전하기 위한 역 바이어스 방향으로 전기적으로 지향될 수 있다.

이 실시예에서, 다음의 형태의 하나 이상이 포함될 수 있다. 상기 제2 트랜지스터의 제1 소스/드레인 노드는 상기 입출력 노드에 결합되고, 제2 트랜지스터의 제2 소스/드레인 노드는 전기적으로 플로팅될 때 포지티브 전하를 축적할 수 있는 제2 내부 노드를 형성하고, 제2 전류 흐름 제어 회로는 상기 제2 트랜지스터의 상기 제1 소스/드레인 노드 및 공급 전압 노드에 결합되고, 상기 제2 전류 흐름 제어 회로는 상기 제2 내부 노드로부터 상기 공급 전압 노드로 포지티브 전하 축적물을 방전하기 위한 순 바이어스 방향으로 전기적으로 지향될 수 있다. 상기 제1 전류 흐름 제어 회로는 제1 노드이고, 상기 제2 전류 흐름 제어 회로는 제2 노드일 수 있다. 상기 제1 전류 흐름 제어 회로는 다이오드처럼 동작하도록 결합된 제3 트랜지스터이고, 상기 제2 전류 흐름 제어 회로는 다이오드처럼 동작하도록 결합된 제4 트랜지스터일 수 있다. 상기 드라이버는 저전압 차동 신호 드라이버일 수 있다. 상기 드라이버는 싱글 엔디드 드라이버일 수 있다. 상기 입출력 블록은 프로그래머블 로직 장치 내에 있을 수 있다.

또 다른 실시예는 CDM(charge device model) ESD에 대한 보호를 위한 ESD 회로에 관한 것이다. 상기 회로의 입출력 블록은 입출력 노드, 제1 드라이버 및 제2 드라이버를 가질 수 있다. 제1 드라이버 및 제2 드라이버의 각각의 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 가질 수 있다. 상기 제1 드라이버 및 제2 드라이버의 각각은 여기에 기재된 바와 같이 구성될 수 있다. 즉, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터는 그 사이의 제1 내부 노드에서 소스 대 드레인 직렬로 결합될 수 있다. 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는 그 사이의 제2 내부 노드에서 드레인 대 소스 직렬로 접속될 수 있다. 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터는 입출력 노드에서 드레인 대 드레인 직렬로 접속될 수 있다. 제1 내부 노드 및 제2 내부 노드의 각각은 전기적으로 플로팅될 때 전하를 축적할 수 있다. 입출력 노드는 집적 회로 장치의 입출력 패드에 접속될 수 있다. 제2 PMOS 트랜지스터의 소스 노드는 공급 전압 라인에 결합될 수 있다. 제2 NMOS 트랜지스터의 소스 노드는 접지 전압 라인에 결합될 수 있다. 제1 전류 제어 회로는 입출력 노드 및 제1 내부 노드 사이 또는 제1 내부 노드 및 접지 전압 라인 사이에 접속될 수 있다. 제1 전류 흐름 제어 회로는 제1 내부 노드로부터 접지 전압 라인으로 네가티브 전하 축적물을 방전하기 위한 역 바이어스 방향으로 전기적으로 지향될 수 있다. 제2 전류 흐름 제어 회로는 입출력 노드 및 제2 내부 노드 사이 또는 제2 내부 노드 및 공급 전압 라인 사이에 접속될 수 있다. 제2 전류 흐름 제어 회로는 제2 내부 노드로부터 공급 전압 라인으로 포지티브 전하 축적물을 방전하기 위한 순 바이어스 방향으로 전기적으로 지향될 수 있다.

이 실시예에서, 다음의 형태의 하나 이상이 포함될 수 있다. 제1 드라이버 및 제2 드라이버의 각각의 제1 전류 흐름 제어 회로는 제1 다이오드이고, 제1 드라이버 및 제2 드라이버의 각각의 제2 전류 흐름 제어 회로는 제2 다이오드일 수 있다. 제1 드라이버 및 제2 드라이버의 각각의 제1 전류 흐름 제어 회로는 다이오드처럼 동작하도록 결합된 제1 트랜지스터이고, 제1 드라이버 및 제2 드라이버의 각각의 제2 전류 흐름 제어 회로는 다이오드로서 동작하도록 결합된 제2 트랜지스터일 수 있다. 제1 다이오드는 공급 전압 라인에 결합되고, 입출력 노드로부터 공급 전압 라인으로 전류가 흐르게 하고 공급 전압 라인으로부터 입출력 노드로 전류가 흐르는 것을 막기 위한 입출력 노드에 접속될 수 있고, 제2 다이오드는 접지 전압 라인에 결합되고, 접지 전압 라인으로부터 입출력 노드로 전류가 흐르게 하고 공급 전압 라인으로부터 입출력 노드로 전류가 흐르는 것을 막기 위한 입출력 노드에 접속될 수 있고, 제1 다이오드 및 제2 다이오드는 HBM(human body model) ESD를 위한 것일 수 있다. 제1 드라이버는 저전압 차동 신호(LVDS) 드라이버일 수 있고, 제2 드라이버는 싱글 엔디드 드라이버일 수 있다. 상기 입출력 블록은 프로그래머블 로직 장치 내에 있을 수 있다.

본 발명은 집적 회로에 대한 향상된 정전 방전(ESD) 보호를 제공하는 효과가 있다.

첨부된 도면(들)은 본 발명의 하나 이상의 형태에 따른 예시적인 실시예(들)을 나타내지만, 첨부된 도면(들)은 본 발명을 도시된 실시예(들)로 제한하기 위한 것이 아니며, 단지 설명과 이해를 위한 것이다.
도 1은 본 발명의 하나 이상의 형태가 구현될 수 있는 칼럼 필드 프로그래머블 게이트 어레이(FPGA) 아키텍쳐의 예시적인 실시예를 나타내는 간략화된 블록도.
도 2a는 CDM(change device model) 테스트 시스템의 예시적인 실시예를 나타내는 블록도.
도 2b는 피시험 장치(DUT)를 갖는 도 2a의 블록도.
도 3a 및 3b는 CDM 전류의 각각의 예시적인 실시예를 나타내는 블록도.
도 4a는 종래의 입출력 블록(IOB)의 예시적인 실시예를 나타내는 회로도.
도 4b는 고전압 허용오차(high-voltage tolerance)를 위해 구성된 또 다른 종래의 IOB의 예시적인 실시예를 나타내는 회로도.
도 5a는 차동 신호를 위해 구성된 또 다른 종래의 IOB의 예시적인 실시예를 나타내는 회로도.
도 5b는 도 2의 CDM 테스트 시스템 내의 도 5의 IOB의 일부의 예시적인 실시예를 나타내는 단면도.
도 6은 도전성 경로가 추가된 것을 제외하면 도 5b의 단면도.
도 7은 향상된 CDM ESD 보호를 갖는 차동 드라이버 회로의 예시적인 실시예를 나타내는 회로도.
도 8은 NMOS를 위한 송신 차동 드라이버에 대한 레이아웃의 예시적인 실시예를 나타내는 상면도.
도 9a는 향상된 CDM 정전 방전(ESD) 보호를 갖는 IOB의 예시적인 실시예를 나타내는 회로도.
도 9b는 향상된 CDM ESD 보호를 갖는 IOB의 또 다른 예시적인 실시예를 나타내는 회로도.

다음의 설명에서, 많은 특정 세부사항은 본 발명의 특정한 실시예의 보다 철저한 설명을 제공한다. 그러나, 본 발명은 이하에서 주어지는 모든 특정 세부사항 없이 실행될 수 있다는 것은 당업자에게 자명하다. 다른 예에서, 공지된 특징은 본 발명을 모호하게 하지 않도록 상세히 기재하지 않는다. 설명의 편의를 위하여, 동일한 참조 번호가 동일한 항목을 지칭하도록 상이한 도면에서 사용될 수 있지만, 다른 실시예에서, 항목은 다를 수 있다.

프로그래머블 로직 장치(PLD)는 특정 로직 기능을 수행하도록 프로그래밍될 수 있는 공지된 타입의 집적 회로이다. PLD의 하나의 타입인 필드 프로그래머블 게이트 어레이(FPGA)는 일반적으로 프로그래머블 타일(tile)의 어레이를 포함한다. 이들 프로그래머블 타일은 예를 들어 입출력 블록(IOB), 구성가능한 로직 블록(CLB), 전용 랜덤 액세스 메모리 블록(BRAM), 승산기, 디지털 신호 처리 블록(DSP), 처리기, 클록 매니저, 지연 록 루프(DLL) 등을 포함할 수 있다. 여기에 사용된 바와 같이, "포함하다" 및 "포함하는"은 제한없이 포함하는 것을 의미한다.

각각의 프로그래머블 타일은 일반적으로 프로그래머블 상호 접속부 및 프로그래머블 로직을 포함한다. 프로래머블 상호 접속부는 일반적으로 프로그래머블 상호 접속 포인트(PIP)에 의해 상호 접속된 가변 길이의 다수의 상호 접속 라인을 포함한다. 프로그래머블 로직은 예를 들어, 함수 발생기, 레지스터, 산술 논리 등을 포함할 수 있는 프로그래머블 소자를 이용하여 사용자 설계 로직을 구현한다.

프로그래머블 상호 접속부 및 프로그래머블 로직은 일반적으로 프로그래머블 소자가 구성되는 방법을 정의하는 내부 구성 메모리 셀로 구성 데이터의 스트림을 로딩함으로써 프로그래밍된다. 구성 데이터는 외부 장치에 의해 메모리로부터(예를 들어, 외부 PROM으로부터) 판독되거나 FPGA에 기입될 수 있다. 개별 메모리 셀의 공통 상태는 FPGA의 기능을 결정한다.

다른 타입의 PLD는 컴플렉스 프로그래머블 로직 장치 또는 CPLD이다. CPLD는, 상호 접속 스위치 매트릭스에 의해 입출력(I/O) 자원에 함께 접속된 둘 이상의 "기능 블록"을 포함한다. CPLD의 각각의 기능 블록은 프로그래머블 로직 어레이(PLA) 및 프로그래머블 어레이 로직(PAL) 장치에 사용된 것과 유사한 2-레벨 AND/OR 구조물을 포함한다. CPLD에서, 구성 데이터는 일반적으로 비휘발성 메모리에 온칩으로 저장된다. 임의의 CPLD에서, 구성 정보는 비휘발성 메모리에 온칩으로 저장된 후에, 초기 구성(프로그래밍) 시퀀스의 일부로서 휘발성 메모리에 다운로드된다.

이들 프로그래머블 로직 장치(PLD)의 모두에 대하여, 장치의 기능은 그 목적을 위해 장치에 제공된 데이터 비트에 의해 제어된다. 데이터 비트는 휘발성 메모리(예를 들어, FPGA 및 임의의 CPLD에서처럼 스태틱 메모리 셀), 비휘발성 메모리(예를 들어, 임의의 CPLD에서처럼, 플래시 메모리) 또는 임의의 다른 타입의 메모리 셀에 저장될 수 있다.

다른 PLD는 장치 상의 다양한 소자들을 프로그래밍가능하게 상호 접속하는 금속층 등의 처리층을 인가함으로써 프로그래밍된다. 이들 PLD는 마스크 프로그래머블 장치로서 알려져 있다. PLD는 또한 다른 방법, 예를 들어, 퓨즈(fuse) 또는 안티퓨즈 기술을 이용하여 구현될 수 있다. "PLD" 및 "프로그래머블 로직 장치"라는 용어는, 제한되지는 않지만, 이들 예시적인 장치 뿐만 아니라 부분적으로만 프로그래밍가능한 장치를 포함한다. 예를 들어, PLD의 하나의 타입은 하드코딩 트랜지스터 로직 및 하드 코딩 트랜지스터 로직을 프로그래밍가능하게 상호 접속하는 프록래머블 스위치 패브릭(fabric)의 조합을 포함한다.

진보된 FPGA는 어레이 내의 몇개의 상이한 타입의 프로그래머블 로직 블록을 포함할 수 있다. 예를 들어, 도 1은 멀티기가비트 트랜시버(MGT)(101), 구성가능 로직 블록(CLB)(102), 랜덤 액세스 메모리 블록(BRAM)(103), 입출력 블록(IOB)(104), 구성 및 클록킹 로직(CONFIG/CLOCKS)(105), 디지털 신호 처리 블록(DSP)(106), 특수화된 입출력(I/O)(107)(예를 들어, 구성 포트 및 클록 포트) 및 디지털 클록 매니저, 아날로그/디지털 컨버터, 시스템 모니터링 로직 등을 포함하는 다른 프로그래머블 로직(108)을 포함하는 다수의 상이한 프로그래머블 타일을 포함하는 FPGA 아키텍쳐(100)를 나타낸다. 임의의 FPGA는 또한 전용 처리 블록(PROC)(110)을 포함한다.

임의의 FPGA 아키텍쳐에서, 각각의 프로그래머블 타일은 각각의 인접 타일 내의 해당 상호 접속 소자로/로부터의 표준화된 접속부를 갖는 프로그래머블 상호 접속 소자(INT)(111)를 포함한다. 그러므로, 함께 사용되는 프로그래머블 상호 접속 소자는 도시된 FPGA에 대한 프로그래머블 상호 접속 구조물을 구현한다. 프로그래머블 상호 접속 소자(111)는 또한, 도 1의 상부에 포함된 예에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래머블 로직 소자로/로부터의 접속부를 포함한다.

예를 들어, CLB(102)는 사용자 로직 플러스 및 단일 프로그래머블 상호 접속 소자(INT)(111)를 구현하도록 프로그래밍될 수 있는 구성가능 로직 소자(CLE)(112)를 포함할 수 있다. BRAM(103)은 하나 이상의 프로그래머블 상호 접속 소자에 더하여 BRAM 로직 소자(BRL)(113)를 포함할 수 있다. 일반적으로, 타일 내에 포함된 상호 접속 소자의 수는 타일의 높이에 의존한다. 도시된 실시예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만, 다른 수(예를 들어, 4)가 또한 사용될 수 있다. DSP 타일(106)은 적절한 수의 프로그래머블 상호 접속 소자에 더하여 DSP 로직 소자(DSPL)(114)를 포함할 수 있다. IOB(104)는, 예를 들어, 프로그래머블 상호 접속 소자(111)의 하나의 인스턴스에 더하여 입출력 로직 소자(IOL)(115)의 2개의 인스턴스를 포함할 수 있다. 당업자에게 자명한 바와 같이, 예를 들어, I/O 로직 소자(115)에 접속된 실제 I/O 패드는 일반적으로 입출력 로직 소자(115)의 영역으로 제한되지 않는다.

도시된 실시예에서, (도 1에 도시된) 다이의 중심 부근의 수평 영역은 구성, 클록 및 다른 제어 로직을 위해 사용된다. 이 칼럼으로부터 연장하는 수직 칼럼(109)은 FPGA의 폭을 가로지르는 클록 및 구성 신호를 분배하는데 사용된다.

도 1에 도시된 아키텍쳐를 이용하는 임의의 FPGA는 FPGA의 큰 부분을 형성하는 규칙적인 칼럼 구조를 방해하는 추가의 로직 블록을 포함한다. 추가의 로직 블록은 프로그래머블 블록 및/또는 전용 로직일 수 있다. 예를 들어, 처리 블록(110)은 CLB 및 BRAM의 몇 개의 칼럼을 가로지른다.

도 1은 예시적인 FPGA 아키텍쳐만을 나타내도록 의도된다. 예를 들어, 수평 칼럼 내의 로직 블록의 수, 칼럼의 상대폭, 칼럼의 수 및 순서, 칼럼 내에 포함된 로직 블록의 타입, 로직 블록의 상대 사이즈 및 도 1의 상부에 포함된 상호 접속/로직 구현예는 단지 예이다. 예를 들어, 실제의 FPGA에서, CLB가 어디에 나타나더라도, 사용자 로직의 효율적인 구현을 가능하게 하기 위하여 CLB의 1보다 많은 인접한 칼럼이 일반적으로 포함되지만, 인접한 CLB 칼럼의 수는 FPGA의 전체 사이즈에 따라 변경된다.

도 2a는 CDM(change device model) 테스트 시스템(200)의 예시적인 실시예를 나타내는 블록도이다. CDM 테스트 시스템(200)은 프로브 플레이트(201) 및 차지(charge) 플레이트(202)를 포함한다. 차지 플레이트(202)는 전압원(204)과 직렬로 저항(203)에 결합될 수 있다. 전압원(204)은 대략 200 내지 300 볼트의 범위 내에 있을 수 있고 저항(203)은 대략 1 메가 오옴일 수 있지만, 저항(203) 및 전압원(204)에 대한 다른 값이 사용될 수 있다. CDM 테스트 시스템(200)은 공지되므로, 불필요하게 상세히 설명하지 않는다. CDM 테스트 시스템(200) 내의 차지 플레이트(202)는 포지티브 또는 네가티브 전위로 충전될 수 있다. 예로서 제한하지 않고 명료화를 위하여, 차지 플레이트(202)는 포지티브 전위로 충전되는 것으로 기재된다. 마찬가지로, 프로브 플레이트(201)는 예로서 제한하지 않고 명료화를 위해 접지(205)에 결합되는 것으로 기재된다. 차지 플레이트(202)에 연관된 링(219)은 접지(205)에 결합된다. 프로브 플레이트(201)는 포고(pogo) 프로브 핀이라 할 수 있는 프로브 핀(206)을 포함한다. 따라서, 차지 플레이트(202)가 포지티브 전위에 있고 프로브 플레이트(201)가 접지(205)에 결합된 상태에서 차지 플레이트(202)에 근접하여 프로브 플레이트(201)가 존재하면, 화살표로 표시된 바와 같이 정전기장(E 필드)을 생성한다. 프로브 플레이트(201)는 "포고 핀 플레이트"라 한다.

도 2b는 피시험 장치(DUT)(250)를 갖는 도 2a의 블록도이다. DUT(250)는 IC 칩일 수 있다. 이러한 IC 칩은 볼 그리드 어레이(BGA) 또는 볼(252)에 접속된 반도체 다이(251)일 수 있다. 예로서 명료화를 위해 패키지 볼이 도시되지만, 핀이든지, 볼이든지, 다른 도전성 인터페이스이든지 간에 임의의 도전성 인터페이스가 사용될 수 있음을 이해해야 한다. 또한, 유전체 인터페이스 또는 인터포저(interposer)(253)가 IC 다이(251)의 하면 및 차지 플레이트(202)의 상면 사이에 배치되어 용량성 결합 필드(255)를 형성한다.

CDM 테스트 시스템(200)에 배치될 때 DUT(250)가 중성, 즉, 전하가 분리된 것을 이해해야 한다. 따라서, 포지티브 전위로 충전된 차지 플레이트(202)는 DUT(250) 내의 전하를 유도한다. 전자(즉, 네가티브 전하)는 일반적으로 나타내는 바와 같이 차지 플레이트(202)의 포지티브 전하와 결합하도록 이동한다. DUT(250)은 중성이기 때문에, E 필드(210)가 포지티브로 충전된 볼(252) 및 포고 핀 플레이트(201) 사이에 존재한다. 따라서, 접지된 포고 핀 플레이트(201)에 의해 포지티브 전하가 차지 플레이트(202)로부터 볼(252)로 유도되는 것이 가능함을 인식해야 한다. 또한, 볼(252)의 적어도 일부의 부분은 DUT(250)의 IC 다이(251)의 IOB 또는 특히 IOB 패드(도 2b에 도시되지 않음)에 접속되는 것을 이해해야 한다.

도 3a 및 3b는 CDM 전류의 각각의 예시적인 실시예를 나타내는 블록도이다. 도 3a를 참조하여, CDM 테스트 시스템(200)은 볼(301)과 접촉하는 포고 핀(206)을 갖는다. 포고 핀(206)이 접지(205)에 접속되기 때문에, 전자"e^-"는 DUT(250)의 하부를 향하여 이동하여 차지 플레이트(202) 내의 추가의 포지티브 전하를 보상한다. 화살표(302)는 일반적으로 전자의 이동의 방향을 나타내고, 방향(303)은 일반적으로 명료화를 위해 홀의 이동이라고 불리는 것을 나타낸다.

따라서, 전하는 차지 플레이트(202) 내에 재분배되어 포지티브 전위는 유전체 인터포저(253)에 의해 분리된 DUT(250)의 네가티브 전위 반대편에 쌓이는 것을 이해해야 한다. 차지 플레이트(202) 내의 전하의 재분배는 E 필드 전위(210)로부터 직접 접촉부, 즉, 볼(301)과의 포고 핀(206)의 접촉부로의 접지의 재배치 때문이다. 포고 핀(206) 및 볼(301)의 직접 접촉부가 도시되지만, 포고 핀(206) 및 볼(301) 사이의 공간이 충분히 작으면, E 필드 강도 및 포고 핀(206) 및 볼(252) 간의 아크(arc) 때문에 이러한 전하 재분배가 발생하는 것을 이해해야 한다. 또한, 유전체(253) 양단의 전위, 즉, DUT(250)의 하부 영역을 따라 네가티브 전하가 축적되고 차지 플레이트(202)의 상부 영역을 따라 포지티브 전하가 축적된 전하의 분리가 유전체 인터포저(253) 양단에 커패스턴스를 형성한다.

도 3b를 참조하면, 화살표(310)는 일반적으로 전자의 이동을 나타낸다. 특히, 전자는 패키징된 볼(311)로 향하여 이동하여 차지 플레이트(202) 내의 추가의 포지티브 전하를 보상한다. 따라서, 전자 이동 방향에 의해 일반적으로 표시된 바와 같이, CDM 전류는 IC 다이 회로 및 그 기판에서 이동함을 인식해야 한다.

이하에서 추가로 상세히 설명하는 바와 같이 향상된 CDM 보호의 더 완벽한 이해를 위하여, 종래의 IOB 회로의 좀 더 상세한 설명이 제공된다. 이들 라인을 따라, 도 4a는 종래의 IOB(400)의 예시적인 실시예를 나타내는 회로도이다. 종래의 IOB(400)에서, I/O 패드(401)는 I/O 노드(402)에 결합된다. HBM(human body model) 다이오드(403) 및 HBM 다이오드(404)는 I/O 노드(402)에 접속된다. 다이오드(403)의 입력단은 I/O 노드(402)에 접속되고, 다이오드(403)의 출력단은 공급 전압 라인(430)에 접속된다. 명료화를 위하여, 다이오드의 입출력단은 실질적으로 비전류 제한 방향을 지칭한다.

다이오드(404)의 입력단은 접지 전압 라인(431)에 접속되고, 다이오드(404)의 출력단은 I/O 노드(402)에 접속된다. 일반적으로, HBM 다이오드는, HBM ESD 이벤트에 대해 보호하고 CDM 및 머신 모델(MM) ESD 이벤트를 방전하는 큰 영역 또는 둘레를 갖는다. 따라서, 다이오드(403 및 404)는 HBM, CDM 및 MM ESD 이벤트에 대하여 IOB의 하나 이상의 드라이버를 보호하는 것이다. 예를 들어, 싱글 엔디드 드라이버 회로(405) 및 저전압 차동 신호(LVDS) 드라이버 회로(410)의 어느 하나 또는 양쪽이 IOB(400)에 존재할 수 있다. 예로서 제한없이 명료화를 위하여, 양 드라이버(405 및 410)는 IOB(400)의 일부인 것으로 가정한다.

싱글 엔디드 드라이버 회로(405)는 PMOS 풀업 트랜지스터(406) 및 NMOS 풀다운 트랜지스터(407)를 포함한다. 트랜지스터(406 및 407)는 입력 노드(402)에서 드레인 대 드레인 직렬로 접속된다. PMOS 트랜지스터(406)의 소스는 공급 전압 라인(430)에 접속되고, 트랜지스터(407)의 소스는 접지 전압 라인(431)에 접속된다.

LVDS 드라이버 회로(410)는 트랜지스터(411 내지 414)를 포함한다. PMOS 트랜지스터(411 및 412)는 내부 노드(415)에서 드레인 대 소스 직렬로 결합된다. PMOS 트랜지스터(411)의 소스는 공급 전압 라인(430)에 접속되고 PMOS 트랜지스터(412)의 드레인은 I/O 노드(402)에 접속된다. NMOS 트랜지스터(413)의 드레인이 I/O 노드(402)에 접속된다. NMOS 트랜지스터(413 및 414)는 내부 노드(416)에서 소스 대 드레인 직렬로 결합된다. NMOS 트랜지스터(414)는 접지 전압 라인(431)에 접속된 소스를 갖는다. 싱글 엔디드 드라이버 회로(405)와 같은 LVDS 드라이버 회로(410)는 보호되거나 HBM 다이오드(403 및 404) 뒤에 있다. CDM ESD 이벤트에 대한 추가의 보호를 위하여, CDM 저항(420) 및 CDM 다이오드(421 및 422)는 IOB(400) 내의 드라이버를 따를 수 있다.

저항(420)의 일단은 I/O 노드(402)에 접속되고 저항(420)의 다른 단부는 예를 들어 입력 드라이버(425)의 입력 노드(424)에 접속된다. CDM 다이오드(422)의 출력 단부는 입력 노드(424)에 접속되고, CDM 다이오드(422)의 입력 단부는 접지 전압 라인(431)에 접속된다. CDM 다이오드(421)의 입력 단부는 입력 노드(424)에 접속되고, CDM 다이오드(421)의 출력 단부는 공급 전압 라인(430)에 접속된다. CDM 저항(420) 및 CDM 다이오드(421 및 422)는 일반적으로 CDM ESD 이벤트로부터 입력 게이트(425)를 보호한다.

입출력 패드(401)로부터 입력 게이트(425)의 입력 노드(424)로 직렬로 저항(420)을 배치하면 CDM 보호가 가능하다. 그러나, 저항(420)은 IOB(400)의 성능에 나쁜 영향을 준다. 따라서, 저항(420)은 고성능 IOB, 즉, 1 GHz 이상의 주파수로 동작하는 IOB에서는 선택되지 않을 수 있다. 또한, 65 nm 이하의 리소그래피로 형성된 LVDS 드라이버(400) 또는 싱글 엔디드 드라이버(405) 등의 트랜지스터에 대하여, IOB(400)는 충분한 CDM 보호를 가지지 못할 수 있고, 따라서, IC 칩의 패키징 및 처리시 수율 손실을 초래할 수 있다.

이론에 의해 구속되는 것을 원하지 않지만, 송신 모드에서, 65 nm 이하의 리소그래피를 이용하여 형성된 LVDS 드라이버 회로(410)에는 노드(415 및 416) 중의 하나 또는 양쪽에서의 전하 축적에 의한 CDM ESD 불량이 발생할 수 있다. IOB(400)의 비동작 모드의 내부 노드(415 및 416)는 전기적으로 플로팅될 수 있음을 인식해야 한다. 또한, 내부 노드(415 및 416)는 I/O 노드(402) 또는 I/O 패드(401)에 직접 접속되도록 비교적 근접하다는 것을 인식해야 한다. PMOS 트랜지스터(412)의 반도체 채널만이 I/O 노드(402)와의 직접적인 전기적 연속성을 갖는 것으로부터 내부 노드(415)를 분리하고, NMOS 트랜지스터(413)의 반도체 채널만이 내부 노드(416)가 I/O 노드(402)와의 직접적인 전기적 연속성에 있지 않도록 한다. 채널의 길이가 대략 0.04 미크론 이하인 딥 서브미크론 리소그래피(deep submicron lithography)를 이용하여 형성된 LVDS 드라이버 회로(410)에 대하여, CDM 테스트 시스템(200)의 전압 공급(204)로부터의 전압 또는 다른 CDM 전압 등의 CDM 전압은 각각 전하가 내부 노드(415 및 416)에서의 축적을 위한 트랜지스터(412 및 413) 중의 하나 또는 양쪽의 드레인-소스 격리를 가로질러 전하가 이동하도록 할 수 있다. 이러한 축적된 전하는 CDM ESD 민감도 및 잠재적인 수율 손실을 초래할 수 있다.

이하에서 더 상세히 설명하는 바와 같이, 내부 노드(415 및 416)에서의 축적된 전하에 대한 CDM 방전 경로가 제공되어 CDM ESD 이벤트에 대한 보호를 향상시킨다.

도 4b를 참조하면, 종래의 IOB(450)의 예시적인 실시예를 나타내는 회로도가 도시된다. 종래의 IOB(450)는 고전압 허용오차를 위하여 구성된다. 특히, I/O 노드(402) 및 접지 전압 라인(431) 사이에는 내부 노드(467)에서 소스 대 드레인 직렬로 결합된 NMOS 트랜지스터(451 및 452)가 존재한다. NMOS 트랜지스터(451)의 드레인은 I/O 노드(402)에 결합되고, NMOS 트랜지스터(452)의 소스는 접지 전압 라인(431)에 결합된다. 입력 드라이버(425)의 입력 노드(424)는 노드(467)와 동일한 노드이다.

도 4b의 IOB(450) 및 도 4a의 IOB(400) 간의 차이점은 IOB(450)의 싱글 엔디드 드라이버 회로(455)가 도 4a의 드라이버 회로(405)보다 LVDS 드라이버 회로(410), 즉, PMOS 트랜지스터의 직렬 쌍과 NMOS 트랜지스터의 직렬 쌍과 더 근접하여 구성된다는 것이다. 이들 라인을 따라, 싱글 엔디드 드라이버 회로(455)는 내부 노드(415 및 416)에 각각 대응하는 내부 노드(465 및 466)를 포함한다. 따라서, 내부 노드(465, 466 및 467)는 모두 다른 pn 접합으로부터 분리된 소스/드레인이고, 즉, 전기적으로 플로팅될 수 있는 내부 노드이다. 따라서, 캐스코딩 LVDS 드라이버 회로(410)의 내부 노드(415 및 416)는 싱글 엔디드 드라이버 회로(455)의 내부 노드(465 및 466)로서 다른 pn 접합으로부터 분리된 소스/드레인이다.

CDM 테스트시, 포지티브 전하는 이러한 NMOS 분리 접합에서 트랩(trap)되거나 축적되고 네가티브 전하는 PMOS 분리 접합에서 트랩되거나 축적될 수 있다. 즉, 포지티브 전하는 내부 노드(416, 466 및 467) 또는 그 일부의 부분 집합에서 트랩되고 네가티브 전하가 내부 노드(415 및 465)의 어느 하나 또는 양쪽에서 트랩될 수 있다.

도 5a는 종래의 IOB(500)의 또 다른 예시적인 실시예를 나타내는 회로도이다. IOB(500)는 차동 시그널링을 위해 구성되고, 즉, 차동 드라이버 회로(510), I/O 패드(401) 및 I/O 패드(501)를 갖는다. 차동 드라이버 회로(510)는 저항(511 및 512), PMOS 트랜짓터(521 및 522) 및 NMOS 트랜지스터(515 내지 517)로 형성된다. I/O 패드(501)는 I/O 노드(402)에 대응하는 I/O 노드(502)에 결합된다. 마찬가지로, IOB(500)의 I/O 패드(401)와 연관된 HBM 다이오드(403 및 404)에 각각 대응하는 HBM 다이오드(503 및 504)는 I/O 패드(501)와 연관된다.

I/O 노드(402)는 저항(511)의 일단에 결합되고, 저항(511)의 다른 단부는 PMOS 트랜지스터(521)의 드레인에 결합된다. PMOS 트랜지스터(521)의 소스는 공급 전압 라인(430)에 결합된다. 마찬가지로, 저항(512)의 단부가 I/O 노드(502)에 접속되고, 저항(512)의 다른 단부는 PMOS 트랜지스터(522)의 드레인에 접속된다. PMOS 트랜지스터(522)의 소스는 공급 전압 라인(430)에 접속된다. NMOS 트랜지스터(515 내지 517)는 차동 드라이버 회로(510)의 전류원을 제공한다.

NMOS 트랜지스터(515)의 드레인은 I/O 노드(402)에 접속되고, NMOS 트랜지스터(515)의 소스는 내부 노드(530)에서 트랜지스터(516)의 드레인에 접속된다. NMOS 트랜지스터(517)의 드레인은 I/O 노드(502)에 접속되고, NMOS 트랜지스터(517)의 소스는 내부 노드(530)에서 트랜지스터(516)의 드레인에 접속된다. NMOS 트랜지스터(516)의 소스는 접지 전압 라인(431)에 접속된다. 따라서, NMOS 트랜지스터(516)의 채널은 접지 전압 라인(431)으로부터 전류원 트랜지스터(515 및 517)로의 가상 접지 경로를 제공한다.

I/O 패드(401)가 접지에 결합되면, 직접 접촉이든 충분한 E 필드 강도를 갖든, 전자는 일반적으로 명료화를 위해 D로 표시된 트랜지스터(515)의 드레인에 제공될 수 있다. 드레인(D)에 제공된 전자는 두꺼운 블랙 라인 및 S로 일반적으로 표시된 바와 같이 소스 노드(530)에서 포지티브 전하의 축적을 야기한다. 또한, I/O 패드 또는 핀(401)의 접지에 의한 전자의 제공은 접지 전압 라인(431)과 관련하여 포지티브 전하의 축적을 촉진할 수 있다.

트랜지스터(515) 또는 트랜지스터(517)의 어느 하나 또는 양쪽의 채널의 양단 등의 채널 양단의 차 또는 전위는 예를 들어 트랜지스터(515)와 연관된 볼트(bolt)(520)에 의해 일반적으로 표시된 CDM ESD에 의해 ESD 유도 채널 손상을 일으킬 수 있다.

도 5b는 CDM 테스트 시스템(200) 내의 IOB(500)의 일부의 예시적인 실시예를 나타내는 단면도이다. 도 2 및 5a를 참조하면, 도 5b의 IOB(500)의 부분이 더 기재된다. 전류원(550)은 저항(203) 및 전압원(204)와 연관되고, 상술한 바와 같이, 대략 200 볼트 이상의 전압일 수 있다. 따라서, 차지 플레이트(202)에 제공된 전류는 포지티브 전위(551)을 유발한다. CDM 테스트 시스템(200) 내의 IOB(500)를 갖는 DUT(250)은 전하가 재분배되기 때문에 중성인 채로 남아 있고, 포지티브 전위(553)는 볼(552)의 일측, 도시된 실시예에서는 상측, 및 격리 확산 영역(561)의 상부 상에 형성되고, 전자는 CDM 테이블(202)에 대면하는 기판(570)의 하부에 축적된다. IC의 I/O 패드(401)에 접속된 볼 또는 다른 접촉부(552)가 포고 핀(206)을 통해 접지되면, 화살표(554)에 의해 일반적으로 표시된 전자 또는 전류는 드레인 확산 영역(560)으로 흐른다. n+ 및 p+ 등의 도핑 표시가 일반적으로 기판(570) 내의 영역에 대하여 표시되지만, 본 개시물의 범위에 따라 다른 구성이 사용될 수 있음을 이해해야 한다. 도 5a와의 대응을 위하여, 도 5b에서, D는 트랜지스터(515)의 드레인 영역을 나타내는데 사용되고, S로 표시된 트랜지스터의 소스 영역은 마찬가지로 표시된다.

약 0.4 미크론 이하의 트랜지스터(515)의 채널 길이(L)에 대하여, 하나 이상의 CDM ESD 이벤트에 의해 볼트(520)에 의해 일반적으로 표시된 채널 손상에 대한 전위는 150볼트만큼 작은 전압으로 가능하다. 따라서, CDM 테스트를 통과하기 위하여, 예를 들어, 트랜지스터(515) 등의 MOS 트랜지스터 채널은 차지 플레이트(202)에 인가된 특정 전압으로 통과할 수 있어야 한다.

NMOS 트랜지스터(515)에 대하여, CDM ESD 방전시, I/O 패드(401)에 접속된 볼(552)를 통해 노드(420)로 포고 핀(206)을 통해 전달된 접지 전위는 NMOS 트랜지스터(515)의 채널 양단의 높은 전압 강하를 생성한다. 이것은 분리된 소스/드레인 확산 영역(561) 및 I/O 노드(402)에 접속된 확산 영역 또는 노드(560) 간의 비교적 높은 전위 때문이다. 특히, 확산 영역(561), 즉 NMOS 트랜지스터(515)의 소스 영역 내에 포지티브 전하가 축적된다. 이러한 전하의 축적은 확산 영역(561) 내에 포지티브 전하를 트랩하는 역 바이어스 pn 접합의 포텐셜 우물(potential well) 때문이다.

이하에서 더 상세히 설명하는 바와 같이, NMOS 내부 노드, 즉, NMOS 장치에 대하여 전기적으로 플로팅할 수 있는 노드로부터 저장된 포지티브 전하를 누설하기 위하여 방전 경로가 제공된다. 마찬가지로, 네가티브 전하는 PMOS 장치의 확산 영역에서 쌓일 수 있고 이러한 확산 영역은 전기적으로 플로팅할 수 있고, 즉, 방전 경로가 없고, 따라서, 마찬가지로, PMOS 내부 노드로부터 저장된 네가티브 전하를 누설하기 위하여 방전 경로가 제공된다.

도 6은 도전성 경로(600)가 추가된 것을 제외하면 도 5b의 단면도이다. 특히, 도전성 경로(600)는 접지 전압 라인(431)으로부터 p형 확산 영역(601)으로 향한다. p형 확산 영역(601)은 HBM 다이오드(403) 등의 HBM 다이오드의 p형 영역이다. 이 구성에서, 접지 전압 라인(431) 상의 포지티브 전하는 경로(600)를 통해 전자로 보상된다. I/O 패드(401 및 501)가 송신 패드인 이 구성에서, 트랜지스터(515)의 채널의 전자 주입 또는 펀치스루(punch-through)에 의한 "스냅백(snap-back)"은 볼트(520)에 의해 표시된 불량을 야기할 수 있다. 또한, 펀치스루는 트랜지스터(515)의 게이트 산화물을 통해 발생할 수 있다. 이러한 MOS 손상은 접지된 I/O 패드(401)에 접속된 I/O 노드(402) 및 다른 pn 접합에 대하여 전기적으로 분리된 또는 플로팅된 소스 확산 영역(561)로부터의 전압 강하 때문일 수 있다. 이러한 전자 주입 또는 펀치스루는 일반적으로 화살표(620)로 표시된다.

도 6에서 크게 다르게 도시되지는 않지만, 트랜지스터(516)의 채널 길이(L2)에 비교한 트랜지스터(515)의 채널 길이(L)는 크기에 있어서 더 다를 수 있다. 예를 들어, 대략 0.04 미크론의 트랜지스터(515)의 채널 길이(L) 및 약 0.12 미크론의 트랜지스터(516)의 채널 길이(L2)에서, 트랜지스터(516)는 CDM ESD 유도 불량이 상당히 덜 민감하다.

도 7은 향상된 CDM ESD 보호를 갖는 차동 드라이버 회로의 예시적인 실시예를 나타내는 회로도이다. 차동 드라이버 회로(700)는 다이오드(701, 702, 721, 722, 731 및 732)가 추가된 도 5의 차동 드라이버 회로(500)이다. 일반적으로, 다이오드(701)의 입력 단부는 다이오드(701)의 입력 단부에서 소스 노드(530)에 결합된다. 다이오드(701)의 출력 단부는 I/O 노드(402)에 접속된다. 따라서, 송신 드라이버인 I/O 패드(401)에 대하여, 다이오드(701)는 NMOS 트랜지스터(515)의 채널을 션트(shunt)한다. 따라서, 포지티브 전하가 트랜지스터 영역(515)의 소스 확산 영역 내에 쌓이거나 축적되면, 다이오드(701)는 이러한 축적된 포지티브 전하를 I/O 패드(402), 즉, I/O 패드(401)를 통한 접지로의 도전성 경로로 방전한다. 이 구성에서, 포지티브 전하의 전도에 있어서의 다이오드(701)는 순 바이어스 구성이다.

마찬가지로, 다이오드(702)는 NMOS 트랜지스터(517)의 채널 영역을 션트하기 위하여 접속된다. 다이오드(701) 및 NMOS 트랜지스터(515)를 참조하여 이미 설명한 바와 같이 다이오드(702)로 NMOS 트랜지스터(517)의 채널을 션트하기 위하여 동일 또는 유사한 설명이 적용됨에 따라, 이 설명은 반복되지 않는다. 순 바이어스 다이오드(701 및 702)로 NMOS 트랜지스터(515 및 517)를 각각 션트함으로써, CDM ESD 이벤트에 대한 보호가 향상된다.

즉, 트랜지스터(515 및 517)와 연관된 소스 확산 영역으로부터 저장된 포지티브 전하를 누설하기 위하여 다이오드(701 및 702)를 통해 방전 경로를 제공함으로써, 저장된 포지티브 전하 누설은 트랜지스터(515 및 517)의 소스 노드가 이러한 방전시 중성이 되도록 한다. 이것은 상술한 해로운 전압 강하를 제거하고, 따라서, 분리된 소스 노드에서 트랜지스터(515 및 517)의 CDM ESD 보호를 향상시키고, 이는 PMOS 트랜지스터에 대한 전기적으로 분리된 드레인 노드 및 축적된 네가티브 전하의 누설에 적용된다.

선택적으로, 다이오드(721 및 722) 등의 하나 이상의 다이오드는 반대 극성 방향으로 트랜지스터(515)를 전기적으로 션트하기 위하여 직렬로 결합될 수 있다. 즉, I/O 노드(402)는 다이오드(721)의 p형 영역에 결합되고, 다이오드(721)의 n형 영역은 다이오드(722)의 p형 영역에 접속되고, 다이오드(722)의 n형 영역은 소스 노드(530)에 접속될 수 있다. 따라서, 노드(402)에서의 네가티브 전하는 트랜지스터(515)의 채널을 전기적으로 더 중성화하기 위하여 역바이어스 방향으로 다이오드(721 및 722)를 통해 흐를 수 있다. 마찬가지로, 다이오드(731 및 732)의 하나 이상은 I/O 노드(502)로부터 소스 노드(530)로 역 바이어스 방향으로 트랜지스터(517)의 채널 영역을 션트하도록 직렬로 결합될 수 있다. 이 설명은 NMOS를 션트하기 위한 것이지만, 이 설명은 PMOS의 션트에도 적용된다.

도 8은 레이아웃(800)으로 레이아웃된 다이오드(701 및 702) 등의 다이오드 의 예시적인 실시예를 나타내는 상면도이다. 레이아웃(800)은 송신 차동 드라이버의 NMOS 부분에 대한 것이다. 그러나, 다음을 설명으로부터, 송신 차동 드라이버의 PMOS 부분은 유사하게 레이아웃될 수 있음을 이해할 것이다.

게이트(808)는 액티브 영역(807) 내의 트랜지스터를 형성한다. 송신 I/O 패드(801)는 액티브 영역(807)과 연관된 D로 표시된 드레인 영역으로의 접촉부를 갖는 버스(810)를 갖는다. 접지된 패드(802)는 액티브 영역(807)의 소스 영역으로의 접촉부를 갖는 접지 버스(809)와 연관된다.

상부 액티브 영역(807)은 드레인 영역으로의 접촉부를 갖고, 하부 액티브 영역(807)은 소스 영역으로의 접속부를 가져, 상부 액티브 영역(807)의 드레인 영역은 송신 패드(801)에 결합되고, 하부 액티브 영역(807)의 소스 영역은 접지 패드(802)에 접속된다. 액티브 영역(807) 사이에는 n웰(803)이 위치한다. 션트(804-1 내지804-N)는 상부 액티브 영역(807)인 트랜지스터(515 및 517)의 소스 영역으로부터 n웰(803) 내에 형성된 다이오드(806-1 내지 806-N)로 연장한다. 예로서 제한되지는 않지만 명료화를 위하여, N은 6이지만, N에 대한 다른 포지티브 정수값이 사용될 수 있음을 이해해야 한다. 따라서, 반도체 기판 내에 정의될 수 있는 8개의 액티브 에어리어 또는 영역(87)이 존재할 수 있다.

도전성 션트(805-1 내지 805-6)는 각각 다이오드(806-1 내지 806-6) 및 각각 하부 액티브 영역(807)인 트랜지스터(516)의 드레인 영역에 접속된다. 따라서, 장치 소스 및 드레인 영역은 다이오드(806)를 통해 도전성 션트(804 및 805)로 쇼트되고, 격리된 차동 쌍 공통 노드당 단 하나의 다이오드만이 구현되는 것을 이해해야 한다. 따라서, 향상된 CDM ESD 보호를 목적으로 여기에 기재된 바와 같이 IOB가 다이오드로 레이아웃될 수 있다는 것을 이해해야 한다.

도 9a는 향상된 CDM ESD 보호를 갖는 IOB(900)의 예시적인 실시예를 나타내는 회로도이다. IOB(900)은 다음의 차이점을 제외하고 도 4b의 IOB(450)와 동일하다. I/O 노드(402)와 내부 노드(465)사이에 다이오드(901)가 삽입된다. 내부 노드(466) 및 I/O 노드(402) 사이에 다이오드(902)가 삽입된다. 내부 노드(416) 및 I/O 노드(402) 사이에 다이오드(904)가 삽입된다. I/O 노드(402) 및 내부 노드(415) 사이에 다이오드(903)가 삽입된다. 내부 노드(467) 및 I/O 노드(402) 사이에 다이오드(905)가 삽입된다. 다이오드(902, 904 및 905)는 내부 노드(466, 416 및 467)에서 각각 축적된 포지티브 전하의 방전을 위해 결합된다. 다이오드(902, 904 및 905)는 이러한 방전을 위해 순 바이어스 방향으로 결합된다. 네가티브 전하를 트랩할 수 있는 노드(465 및 415)는 각각 이러한 네가티브 전하의 방전을 위해 역 바이어스 방향으로 다이오드(901 및 903)에 결합된다.

PMOS 트랜지스터(411 및 412)를 참조하여 이미 설명한 바와 같이 PMOS 트랜지스터(993 및 991)는 직렬로 결합된다. 마찬가지로, NMOS 트랜지스터(413 및 414)를 참조하여 이미 설명한 바와 같이 트랜지스터(992 및 994)는 직렬로 결합된다. 트랜지스터(991 내지 994)는 싱글 엔디드 드라이버 회로를 형성하는 것을 이해해야 한다. 트랜지스터(991 및 992)를 하나 이상의 CDM ESD 이벤트로부터 보호하기 위하여, 다이오드(901 및 902)가 각각 형성된다. 마찬가지로, 트랜지스터(992, 413 및 451)를 하나 이상의 CDM ESD 이벤트로부터 보호하기 위하여, 다이오드(902, 904 및 905)가 각각 형성된다.

도 9b는 향상된 CDM ESD 보호를 갖는 IOB(950)의 또 다른 예시적인 실시예를 나타내는 회로도이다. 도 9b의 IOB(950)는 다음의 차이점을 제외하고 도 9a의 IOB(900)와 동일하다. 다이오드(901)는 I/O 노드(402)에 접속되기 보다는 오히려 접지 전압 라인(431)에 접속된다. 마찬가지로, 다이오드(903)는 I/O 노드(402)에 접속되기 보다는 오히려 접지 전압 라인(431)에 접속된다. 다이오드(901 및 903)를 통해 접지 전압 라인(431)으로 역 바이어스 방향으로 방전할 수 있는 노드(465 및 415)의 어느 하나 또는 양쪽에 축적될 수 있는 네가티브 전하의 방전 경로는 I/O 패드(401) 및 전압 접지 라인(431)이 전기적으로 접지에 결합된 것으로 가정한 IOB(900)에서와 동일하게 동작한다.

또한, IOB(950)에서, 다이오드(902)는 I/O 노드(402)에 접속되는 대신 공급 전압 라인(430)에 접속된다. 마찬가지로, 다이오드(904)는 I/O 노드(402)에 결합되기 보다는 공급 전압 라인(430)에 결합된다. 양 다이오드(902 및 904)는 내부 노드(466 및 416)에서 축적된 포지티브 전하를 각각 공급 전압 라인(430)에 방전하기 위하여 순 바이어스 방향으로 결합된다. 이 방전 경로는 공급 전압 라인(430)이 공급 전압에 결합되는 것을 가정한다.

양 IOB(900 및950) 내의 다이오드(905)는 I/O 노드(402)에 접속된다. 따라서, I/O 노드(402) 또는 접지 전압 라인(431) 또는 공급 전압 라인(430)으로의 접속의 조합이 도 9a 및 9b의 설명에 따라 션트 다이오드로 구현될 수 있다는 것을 인식해야 한다.

선택적으로, 하나 이상의 작은 다이오드가 직렬로 결합되어 기재된 반대 극성 방향으로 내부 노드를 I/O 노드(402)로 션트할 수 있다. 특히, 선택적으로, 다이오드(951 및 952)는 내부 노드(465) 및 I/O 노드(402) 사이에서 직렬로 결합될 수 있다. 임의의 포지티브 전하가 내부 노드(465)에서 축적되고 I/O 패드(401)가 접지되면, 다이오드(951 및 952)는 전압 클램프(clamp)로서 사용될 수 있다. 다이오드(951 및 952)는 포지티브 전하가 내부 노드(465)로부터 I/O 노드(402)로 이동하는 순 바이어스 방향으로 결합되는 것으로 인식될 수 있다. 다이오드(951 및 952)는 동작을 방해하지 않도록 충분히 작게 제조될 수 있다.

마찬가지로, 다이오드(953 및 954)는 I/O 노드(402) 및 내부 노드(466) 사이에서 선택적으로 직렬로 결합될 수 있다. 다이오드(953 및 954)는 역 바이어스 방향으로 결합된다. 따라서, 접지된 I/O 패드(401)에 대한 내부 노드(466)에 축적된 포지티브 전하에 대하여, 다이오드(953 및 954)는 전압 클램프를 제공한다. 트랜지스터(991 및 992)에 대하여 전압 클램프를 선택적으로 제공함으로써, 이들 트랜지스터는 효과적으로 전기적으로 중성으로 되고, 내부 노드(465)에 축적된 포지티브 전하 때문에 순 바이어스 상태가 발생하고, 노드(466)에 축적된 네가티브 전하 때문에 역 바이어스 상태가 발생한다.

다이오드(951 및 952)가 트랜지스터(991)를 하나 이상의 CDM ESD 이벤트로부터 보호하는 것으로 도시되고 다이오드(953 및 954)가 트랜지스터(992)를 하나 이상의 CDM ESD 이벤트로부터 보호하는 것으로 도시하지만, 이러한 다이오드 쌍의 다른 세트가 상기 설명에 따라 트랜지스터(412, 413 및 451)를 보호하는 유사한 방식에 사용될 수 있다. 또한, 이러한 다이오드(951 내지 954)는 상기 설명에 따라 IOB(900)에 선택적으로 포함될 수 있다.

상술한 바와 같이 내부 노드와 관련하여 다이오드의 삽입은 방전 경로를 제공하는 것을 이해해야 한다. 그러나, 다이오드가 형성되는 것은 필수적인 것이 아니다. 오히려, IOB의 동작에 부정적으로 영향을 주지 않는 임의의 회로가 여기에 기재된 바와 같이 내부 노드에 대한 방전 경로를 형성하는데 사용될 수 있다. IOB와 연관된 향상된 CDM ESD가 I/O 노드(402) 등의 I/O 노드에 직접 접속된 트랜지스터의 보호를 위한 것으로 기재되지만, 다른 애플리케이션에서는, 이러한 션트 장치가 접속되어 I/O 노드(402)에 직접 접속되지 않은 MOS 트랜지스터의 내부 노드를 보호할 수 있다.

따라서, 다른 pn 접합으로부터 분리된 소스 또는 드레인을 갖는 MOS 트랜지스터의 향상된 CDM ESD 보호가 기재되었음을 인식해야 한다. 이 보호는 작은 다이오드 또는 임의의 다른 패시브 장치 또는 전류 흐름의 방향을 제어할 수 있는 액티브 장치를 통해 이들 노드에 방전 경로를 추가함으로써 적어도 부분적으로 기재되었다

이상 본 발명의 하나 이상의 형태에 따른 예시적인 실시예(들)을 설명하였지만, 본 발명의 하나 이상의 형태에 따른 다른 실시예(들)은 청구범위(들) 및 동등물에 의해 결정된 범위를 벗어나지 않고 고안될 수 있다. 청구범위(들)에서 열거한 단계는 임의의 순서의 단계를 암시하지 않는다. 상표는 각 소유자의 소유물이다.

Claims

정전 방전에 대해 보호하기 위한 회로로서,
공급 전압 라인과 제1 내부 노드 사이에 결합된 입출력 노드 및 드라이버 - 상기 드라이버는 상기 공급 전압 라인과 상기 제1 내부 노드 사이에 직렬로 결합된 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 제1 소스/드레인 노드는 상기 제2 트랜지스터의 제1 소스/드레인 노드에 결합되며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 데이터를 수신하기 위한 게이트를 각각 포함함 -;
상기 입출력 노드에 결합된 상기 제1 트랜지스터의 상기 제1 소스/드레인 노드;
전기적으로 플로팅(floating)될 때 전하를 축적할 수 있고, 상기 제1 내부 노드에 결합된 상기 제1 트랜지스터의 제2 소스/드레인 노드;
상기 제1 트랜지스터의 상기 제2 소스/드레인 노드 및 방전 노드에 결합된 제1 전류 흐름 제어 회로
를 포함하고,
상기 제1 전류 흐름 제어 회로는 상기 제1 내부 노드로부터 상기 제1 전류 흐름 제어 회로를 통해 상기 방전 노드로 축적된 전하를 방전하기 위한 바이어스 방향으로 전기적으로 지향되는 것인, 정전 방전에 대해 보호하기 위한 회로.
제1항에 있어서,
상기 방전 노드는 상기 입출력 노드이고,
상기 축적된 전하는 포지티브 전하 축적물이고,
상기 바이어스 방향은 순 바이어스 방향인 것인, 정전 방전에 대해 보호하기 위한 회로.
제1항에 있어서,
상기 방전 노드는 공급 전압 노드이고,
상기 축적된 전하는 포지티브 전하 축적물이고,
상기 바이어스 방향은 순 바이어스 방향인 것인, 정전 방전에 대해 보호하기 위한 회로.
제1항에 있어서,
상기 방전 노드는 접지 전압 노드이고,
상기 축적된 전하는 네가티브 전하 축적물이고,
상기 바이어스 방향은 네가티브 바이어스 방향인 것인, 정전 방전에 대해 보호하기 위한 회로.
제1항에 있어서,
상기 방전 노드는 상기 입출력 노드이고,
상기 축적된 전하는 네가티브 전하 축적물이고,
상기 바이어스 방향은 네가티브 바이어스 방향인 것인, 정전 방전에 대해 보호하기 위한 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 입출력 노드에 결합된 상기 제2 트랜지스터의 상기 제1 소스/드레인 노드;
전기적으로 플로팅될 때 포지티브 전하를 축적할 수 있는 제2 내부 노드를 형성하는 상기 제2 트랜지스터의 제2 소스/드레인 노드;
상기 제2 트랜지스터의 상기 제1 소스/드레인 노드 및 상기 제2 소스/드레인 노드와 병렬로 결합된 제2 전류 흐름 제어 회로
를 더 포함하고,
상기 제2 전류 흐름 제어 회로는 상기 제2 내부 노드로부터 상기 입출력 노드로 포지티브 전하 축적물을 방전하기 위한 순 바이어스 방향으로 전기적으로 지향되는 것인, 정전 방전에 대해 보호하기 위한 회로.
제6항에 있어서, 상기 제1 전류 흐름 제어 회로는 제1 다이오드이고, 상기 제2 전류 흐름 제어 회로는 제2 다이오드인 것인, 정전 방전에 대해 보호하기 위한 회로.
정전 방전에 대해 보호하기 위한 방법으로서,
공급 전압 라인과 제1 내부 노드 사이에 결합된 입출력 노드 및 드라이버를 갖는 입출력 블록을 제공하는 단계 - 상기 드라이버는 상기 공급 전압 라인과 상기 제1 내부 노드 사이에 직렬로 결합된 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 제1 소스/드레인 노드는 상기 제2 트랜지스터의 제1 소스/드레인 노드에 결합되며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 데이터를 수신하기 위한 게이트를 각각 포함함 -;
상기 제1 트랜지스터의 상기 제1 소스/드레인 노드를 상기 입출력 노드에 결합시키는 단계;
상기 제1 트랜지스터의 제2 소스/드레인 노드를, 전기적으로 플로팅될 때 네가티브 전하를 축적할 수 있는 상기 제1 내부 노드에 결합시키는 단계; 및
제1 전류 흐름 제어 회로를 상기 제1 트랜지스터의 제2 소스/드레인 노드 및 접지 노드에 결합시키는 단계
를 포함하고,
상기 제1 전류 흐름 제어 회로는 상기 제1 내부 노드로부터 상기 접지 노드로 네가티브 전하 축적물을 방전하기 위한 역 바이어스 방향으로 전기적으로 지향되는 것인, 정전 방전에 대해 보호하기 위한 방법.
제8항에 있어서,
상기 제2 트랜지스터의 제1 소스/드레인 노드를 상기 입출력 노드에 결합시키는 단계;
전기적으로 플로팅될 때 포지티브 전하를 축적할 수 있는 제2 내부 노드를 상기 제2 트랜지스터의 제2 소스/드레인 노드에 의해 형성하는 단계; 및
제2 전류 흐름 제어 회로를 상기 제2 트랜지스터의 상기 제2 소스/드레인 노드 및 공급 전압 노드에 결합시키는 단계
를 더 포함하고,
상기 제2 전류 흐름 제어 회로는 상기 제2 내부 노드로부터 상기 공급 전압 노드로 포지티브 전하 축적물을 방전하기 위한 순 바이어스 방향으로 전기적으로 지향되는 것인, 정전 방전에 대해 보호하기 위한 방법.
제9항에 있어서, 상기 제1 전류 흐름 제어 회로는 제1 다이오드이고, 상기 제2 전류 흐름 제어 회로는 제2 다이오드인 것인, 정전 방전에 대해 보호하기 위한 방법.
제9항에 있어서, 상기 제1 전류 흐름 제어 회로는 다이오드처럼 동작하도록 결합된 제3 트랜지스터이고, 상기 제2 전류 흐름 제어 회로는 다이오드처럼 동작하도록 결합된 제4 트랜지스터인 것인, 정전 방전에 대해 보호하기 위한 방법.
제8항 내지 제11항 중 어느 한 항에 있어서, 상기 드라이버는 저전압 차동 신호 드라이버인 것인, 정전 방전에 대해 보호하기 위한 방법.
제8항 내지 제11항 중 어느 한 항에 있어서, 상기 드라이버는 싱글 엔디드(ended) 드라이버인 것인, 정전 방전에 대해 보호하기 위한 방법.
제8항 내지 제11항 중 어느 한 항에 있어서, 상기 입출력 블록은 프로그래머블 로직 장치 내에 있는 것인, 정전 방전에 대해 보호하기 위한 방법.