JP4993949B2

JP4993949B2 - 半導体集積回路装置

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Description

本発明は、半導体集積回路装置に係り、特に、放射線に対する耐性を強化した半導体集積回路装置に係る。

ラッチ回路やフリップフロップ回路など、データを記憶する回路は、宇宙空間等に存在する重粒子等の放射線の入射によって、記憶している値が反転して誤動作を起こす場合がある。このことを、ＣＭＯＳタイプの２個のインバータ回路で構成したラッチ回路を例に説明する。

図９に示すラッチ回路において、始めにインバータ回路１０１がローレベルを出力し、インバータ回路１０２がハイレベルを出力しているとする。このとき、Ｐチャネルトランジスタ１０３はオン状態にあり、Ｎチャネルトランジスタ１０４はオフ状態である。Ｎチャネルトランジスタ１０４のドレインに放射線（重粒子）が入射すると、ドレインから基板（接地）に向かって電流１０５が流れる。この電流１０５は、オン状態であるＰチャネルトランジスタ１０３を介した電流１０６として供給される。Ｐチャネルトランジスタ１０３にはオン抵抗があるために、電流１０６が流れることで、Ｐチャネルトランジスタ１０３のドレインに電圧降下が生じる。すなわち、ノード１０７の電圧が降下する。Ｎチャネルトランジスタ１０４のドレインに入射した重粒子から受け取るエネルギーが大きいほど、電流１０５の大きさ（＝電流１０６の大きさ）も大きくなる。その結果、ノード１０７の電圧降下の幅も大きくなる。

このようなインバータ回路１０２への放射線入射時におけるノード１０７の電圧変化が、ノード１０７に接続されているインバータ回路１０１の入力のスレッショルド電圧を超えると、インバータ回路１０１の出力であるノード１０８の電圧がローレベルからハイレベルに反転してしまう。ノード１０８の電圧が反転すると、ノード１０８に接続されているインバータ回路１０２の入力端子に入力されている値も、ローレベルからハイレベルに反転する。これによってインバータ回路１０２の出力は、ハイレベルからローレベルに反転する。すなわち、インバータ回路１０２に入射した放射線から受け取るエネルギーの大きさがある大きさ以上になると、ラッチ回路にラッチされている値が反転してしまい、誤動作をおこしてしまうこととなる。

以上の説明では、インバータ回路１０１がローレベルを出力し、インバータ回路１０２がハイレベルを出力するものとして説明したが、インバータ回路１０１がハイレベルを出力し、インバータ回路１０２がローレベルを出力し、オフ状態のＰチャネルトランジスタ１０３のドレインに重粒子が入射した場合も、同様である。この場合には、オン状態のＮチャネルトランジスタ１０４のオン抵抗に電流が流れてノード１０７の電圧が上昇してラッチ回路にラッチされている値が反転し、誤動作をおこしてしまうこととなる。

半導体集積回路装置を宇宙空間等で使用する場合、このような誤動作が大きな問題となる。そこで、宇宙空間等で使用する半導体集積回路装置では、重粒子等の放射線が入射しても誤動作を起こさないように放射線に対する耐性を一般の半導体集積回路と比較して大きくする必要がある。ラッチ回路の耐放射線性を向上させる方法として、ラッチ回路に抵抗を付加する方法（抵抗付加ラッチ回路）が非特許文献１に記載されている。抵抗付加ラッチ回路は、インバータ回路の出力と、次段のインバータ回路の入力との間に抵抗を挿入する。抵抗が挿入されるために、抵抗が付加されていないときと比較して入力電圧の波形がなまる（ピーク値が小さくなる）ことになる。したがって、放射線が入射することで生じる電圧変化のピーク値が次段のインバータ回路の入力で小さくなって、スレッショルド（閾値）電圧まで達しなくなる。このため、ラッチ回路にラッチされている値も反転しない。

しかしながら、このような抵抗付加ラッチ回路では、ラッチ回路の通常の動作においても、抵抗が付加されることで波形が鈍ってしまい、回路を高速に動作させることが難しい。そこで高速に動作しつつ、放射線の照射に対する耐性が高い回路を構成する技術が、特許文献１において開示されている。特許文献１に記載のラッチ回路は、論理回路の入力にヒステリシス回路を付加してラッチ回路における閾値電圧が高くなるようにしている。したがって、放射線が入射した場合であっても、高い閾値電圧によって放射線によるノイズが次段の入力に混入することを防ぎ、ラッチ回路にラッチされている値が反転してしまうのを防止することができる。また、通常動作時において、波形の鈍りが発生しないので回路を高速に動作させることが可能である。

Ｊ．Ｌ．Ａｎｄｒｅｗｓ，"ＳＩＮＧＬＥＥＶＥＮＴＥＲＲＯＲＩＭＭＵＮＥＣＭＯＳＲＡＭ"，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＮｕｃｌｅａｒＳｃｉｅｎｃｅ，Ｖｏｌ．ＮＳ−２９，Ｎｏ．６，ｐｐ．２０４０−２０４３，Ｄｅｃ．１９８２特開２００５−３４１３５４号公報（図４）

特許文献１に記載のラッチ回路は、ヒステリシス回路によって閾値電圧を高くなるようにしている。しかしながら、入射した放射線の強度が強い場合には、閾値電圧を超えるノイズが発生して誤動作してしまうことに変わりがなく、放射線の入射に対して充分な耐性を備えているとは言い難い。

本発明者は、放射線が入射した場合に、論理回路の出力電圧の変化を次段に伝え難くするのではなく、出力電圧自体が変化しないようにすることで誤動作を防ぐことができると考え、本発明を創案するに至った。

本発明の１つのアスペクトに係る半導体集積回路装置は、電源および出力端子間に接続される第１導電型電界効果トランジスタ群と接地および出力端子間に接続される第２導電型電界効果トランジスタ群とを組み合わせたＣＭＯＳタイプの論理回路を含む半導体集積回路装置であって、論理回路は、電源および出力端子間に逆バイアスとなるように接続される第１のダイオードと、接地および出力端子間に逆バイアスとなるように接続される第２のダイオードと、を備え、論理回路が形成される基板の垂直方向から見て、第１のダイオードの拡散層領域の投影面が第２導電型トランジスタ群に含まれるトランジスタのそれぞれのドレイン拡散層領域の投影面を含むと共に、それぞれのドレイン拡散層領域が存在する基板と第１のダイオードの拡散層領域が存在する基板とを離隔するように配置し、論理回路が形成される基板の垂直方向から見て、第２のダイオードの拡散層領域の投影面が第１導電型トランジスタ群に含まれるトランジスタのそれぞれのドレイン拡散層領域の投影面を含むと共に、それぞれのドレイン拡散層領域が存在する基板と第２のダイオードの拡散層領域が存在する基板とを離隔するように配置する。

本発明の他のアスペクトに係る半導体集積回路装置は、電源および出力端子間に接続される第１導電型電界効果トランジスタと接地および出力端子間に接続される第２導電型電界効果トランジスタとを組み合わせたＣＭＯＳタイプの論理回路を含む半導体集積回路装置であって、論理回路は、電源および出力端子間に逆バイアスとなるように接続される第１のダイオードと、接地および出力端子間に逆バイアスとなるように接続される第２のダイオードと、を備え、論理回路が形成される基板の垂直方向から見て、第１のダイオードの拡散層領域の投影面が第２導電型トランジスタのドレイン拡散層領域の投影面を含むと共に、該ドレイン拡散層領域が存在する基板と第１のダイオードの拡散層領域が存在する基板とを離隔するように配置し、論理回路が形成される基板の垂直方向から見て、第２のダイオードの拡散層領域の投影面が第１導電型トランジスタのドレイン拡散層領域の投影面を含むと共に、該ドレイン拡散層領域が存在する基板と第２のダイオードの拡散層領域が存在する基板とを離隔するように配置する。

本発明によれば、放射線が入射した場合に発生する電流が出力端子に接続されるトランジスタとダイオードとを介して流れて次段に影響を与えることがない。したがって、入射した放射線の強度が強い場合であっても誤動作しない論理回路を構成することができる。

本発明の実施形態に係る半導体集積回路装置は、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路等のＣＭＯＳタイプの論理回路の出力に第１および第２のダイオードを付加する。第１のダイオードは、電源と出力端子間に逆バイアスとなるように接続される。また、第２のダイオードは、接地と出力端子間に逆バイアスとなるように接続される。論理回路が形成される基板の垂直方向から見て、Ｎチャネルトランジスタ群に含まれるトランジスタのそれぞれのドレイン拡散層領域の投影面を覆うように第１のダイオードの拡散層領域の投影面を配置すると共に、Ｐチャネルトランジスタ群に含まれるトランジスタのそれぞれのドレイン拡散層領域の投影面を覆うように第２のダイオードの拡散層領域の投影面を配置する。また、それぞれのドレイン拡散層領域が存在する基板とダイオードの拡散層領域が存在する基板とを離隔する（物理的には接触しない）ように配置する。ただし、基板同士は、配線によって電気的には接続されるものとする。

半導体集積回路装置をこのような構造とすることで、論理回路に放射線が入射しても論理回路の出力電圧に影響が及ばない論理回路を構成することができる。すなわち、放射線がＮチャネルトランジスタのドレイン拡散層領域に入射すると、同時に第１のダイオードの拡散層領域にも入射する。また、放射線がＰチャネルトランジスタのドレイン拡散層領域に入射すると、同時に第２のダイオードの拡散層領域にも入射する。そして、放射線の入射によって、オフ状態にあるＮチャネルトランジスタに生じる電流と第１のダイオードに生じる電流とがキャンセルし合う。また、放射線の入射によって、オフ状態にあるＰチャネルトランジスタに生じる電流と第２のダイオードに生じる電流とがキャンセルし合う。したがって、放射線が入射しても、論理回路の出力電圧は、ほとんど変化することがなく、放射線の入射に対して充分な耐性を備える論理回路を構成することができる。

さらに、このような耐放射線性の強化された論理回路を組み合わせることで、放射線が入射しても記憶されている値が反転することのないラッチ回路やフリップフロップ回路等を構成することができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体集積回路装置の構造および回路を示す図である。図１（ａ）は、半導体集積回路装置の平面図であり、図１（ｂ）は、図１（ａ）に示す半導体集積回路装置のＡ−Ａ´における断面図であり、図１（ｃ）は、半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、ＣＭＯＳタイプのインバータ回路であって、ＰチャネルトランジスタＰ１、ＮチャネルトランジスタＮ１、ダイオードＤ１、Ｄ２を備える。ＰチャネルトランジスタＰ１は、ソース（ｐ＋拡散層１１）およびバックゲート（ｎウェル１２）を電源に接続し、ゲート１３を入力端子ＩＮに接続し、ドレイン（ｐ＋拡散層１４）を出力端子ＯＵＴに接続する。また、ＮチャネルトランジスタＮ１は、ソース（ｎ＋拡散層２１）およびバックゲート（ｐウェル２２）を接地し、ゲート２３を入力端子ＩＮに接続し、ドレイン（ｎ＋拡散層２４）を出力端子ＯＵＴに接続する。ダイオードＤ１は、カソード（ｎウェル３１）を電源に接続し、アノード（ｐ＋拡散層３２）を出力端子ＯＵＴに接続する。また、ダイオードＤ２は、カソード（ｎ＋拡散層４１）を出力端子ＯＵＴに接続し、アノード（ｐウェル４２）を接地する。

また、図１（ａ）、図１（ｂ）に示すように、インバータ回路が形成される基板の垂直方向から見て、ｐ＋拡散層３２の領域の投影面がｎ＋拡散層２４の領域の投影面を含む（覆う）と共にｎ＋拡散層２４の存在する基板（ｐウェル２２）とｐ＋拡散層３２の存在する基板（ｎウェル３１）とを離隔するように配置する。さらに、インバータ回路が形成される基板の垂直方向から見て、ｎ＋拡散層４１の領域の投影面がｐ＋拡散層１４の投影面を含むと共にｐ＋拡散層１４の存在する基板（ｎウェル１２）とｎ＋拡散層４１の存在する基板（ｐウェル４２）とを離隔するように配置する。

また、この半導体集積回路装置は、図１（ａ）、および図１（ｂ）に示すように、ＮチャネルトランジスタＮ１、ＰチャネルトランジスタＰ１から成るＣＭＯＳタイプのインバータを構成する基板５０（図２（ａ））と、２つのダイオードＤ１、Ｄ２を構成する基板５１（図２（ｂ））とが垂直方向に重ねられた３次元構造を有し、ＮチャネルトランジスタＮ１のドレインの下部にダイオードＤ１が、ＰチャネルトランジスタＰ１のドレインの下部にダイオードＤ２がそれぞれ配置される。なお、ＮチャネルトランジスタＮ１のドレインの上部にダイオードＤ１が、ＰチャネルトランジスタＰ１のドレインの上部にダイオードＤ２がそれぞれ配置された構造であってもよい。

基板５０と基板５１とは機械的に上下に配置するだけでもよいが、この場合、基板５０と基板５１との間隔は、短ければ短いほど好ましい。また、基板５０と基板５１との間に絶縁膜（絶縁層）５２を備えた構成としてもよい。この絶縁膜５２の間に貫通電極や基板間配線５３を備える構成でもよい。さらにこの場合は、基板５０、５１は、フィルム状に構成されたものを利用することが可能である。

なお、２つの基板を離隔して配置し、２つの基板間を接続する方法としては、シリコン貫通電極を用いた３次元ＬＳＩを利用する方法が、例えば、「日経エレクトロニクス、２００５．１０．１０号ｐ８１〜ｐ９９」において記載されている。例えば、このような方法を使って上述の構造を構成することが可能である。

このような構造を有する半導体集積回路装置において、ＮチャネルトランジスタＮ１のｎ＋拡散層２４の領域に入射した放射線は、同時にダイオードＤ１のｐ＋拡散層３２の領域にも入射する。また、ＰチャネルトランジスタＰ１のｐ＋拡散層１４の領域に入射した放射線は、同時にダイオードＤ２のｎ＋拡散層４１にも入射する。すなわち、トランジスタのドレイン拡散層領域とダイオードの拡散層領域とに同時に放射線が入射し、それぞれに電流が流れる。このようにトランジスタへの放射線入射時に、トランジスタとダイオードの双方に流れることで、オン状態にあるトランジスタには電流は、ほとんど流れることがない。この結果、インバータ回路の出力電圧は、ほとんど変化することがない。

次に、トランジスタのドレイン領域に放射線が入射した場合のインバータ回路の動作について説明する。図３は、ＮチャネルトランジスタＮ１のドレインに放射線が入射した場合の電流経路を示す図である。図３において、入力端子ＩＮにローレベル「Ｌ」が入力されているとする。図３に示すように、オフ状態にあるトランジスタＮ１のｎ＋拡散層２４（ドレイン）に放射線が入射することで、トランジスタＮ１のｎ＋拡散層２４からｐウェル２２（基板）に向けて電流Ｉ２が流れる。さらに、トランジスタＮ１のｎ＋拡散層２４に入射した放射線は、ダイオードＤ１のｐ＋拡散層３２にも同時に入射する。ｐ＋拡散層３２に放射線が入射することで、ダイオードＤ１のｎウェル３１（カソード側）からｐ＋拡散層３２（アノード側）に向かって電流Ｉ１が流れる。

電流Ｉ１と電流Ｉ２は、同じ放射線の入射によって発生し、ほぼ同じ大きさであって同時に流れる。よって電流Ｉ２は電流Ｉ１から供給されることになる。したがって、ダイオードＤ１、Ｄ２が無い従来のインバータ回路のように、電流Ｉ２がオン状態のトランジスタＰ１を通して供給されることがない。すなわち、電流Ｉ２が流れても出力端子ＯＵＴの電圧は変化しないことになる。

図４は、ＰチャネルトランジスタＰ１のドレインに放射線が入射した場合の電流経路を示す図である。図４において、入力端子ＩＮにローレベル「Ｈ」が入力されているとする。図４に示すように、オフ状態にあるトランジスタＰ１のｐ＋拡散層１４（ドレイン）に放射線が入射することで、トランジスタＰ１のｎウェル１２（基板）からｐ＋拡散層１４に向けて電流Ｉ３が流れる。さらに、トランジスタＰ１のｐ＋拡散層１４に入射した放射線は、ダイオードＤ２のｎ＋拡散層４１にも同時に入射する。ダイオードＤ２のｎ＋拡散層４１に放射線が入射することで、ダイオードＤ２のｎ＋拡散層４１（カソード側）からｐウェル４２（アノード側）に向かって電流Ｉ４が流れる。

電流Ｉ３と電流Ｉ４は、同じ放射線の入射によって発生し、ほぼ同じ大きさであって同時に流れる。よって電流Ｉ４は電流Ｉ３から供給されることになる。したがって、ダイオードＤ１、Ｄ２が無い従来のインバータ回路のように、電流Ｉ３がオン状態のトランジスタＮ１を通して供給されることがない。すなわち、電流Ｉ３が流れても出力端子ＯＵＴの電圧は変化しないことになる。

以上のように、放射線がオフ状態にあるトランジスタに入射しても、このトランジスタに生じる電流とダイオードに生じる電流とがキャンセルし合って、インバータ回路の出力電圧に及ぼす影響を抑えることができる。

さらに、以上で説明したインバータ回路を図５に示すようにループ状に組み合わせてラッチ回路を構成する。このラッチ回路を構成するそれぞれのインバータ回路ＩＮＶ１、ＩＮＶ２に放射線が入射しても、インバータ回路ＩＮＶ１、ＩＮＶ２の出力電圧は、ほとんど変化しない。したがって、ラッチ回路は、放射線が入射しても記憶されている値が反転することがない。このようにして構成したラッチ回路では、従来のラッチ回路と比較してより耐放射線性が強化され、動作速度を劣化させないようなラッチ回路を構成することが可能である。

図６は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図６に示す論理回路は、ＣＭＯＳタイプの２入力ＮＯＲ回路であって、ＰチャネルトランジスタＰ２、Ｐ３、ＮチャネルトランジスタＮ２、Ｎ３、ダイオードＤ１、Ｄ２を備える。ＰチャネルトランジスタＰ２は、ソースおよびバックゲートを電源に接続し、ゲートを入力端子ＩＮ１に接続し、ドレインをＰチャネルトランジスタＰ３のソースと接続する。ＰチャネルトランジスタＰ３は、バックゲートを電源に接続し、ゲートを入力端子ＩＮ２に接続し、ドレインを出力端子ＯＵＴに接続する。また、ゲートを入力端子ＩＮ１に接続したＮチャネルトランジスタＮ２およびゲートを入力端子ＩＮ２に接続したＮチャネルトランジスタＮ３のそれぞれは、ソースおよびバックゲートを接地し、ドレインを出力端子ＯＵＴに接続する。ダイオードＤ１は、カソードを電源に接続し、アノードを出力端子ＯＵＴに接続する。また、ダイオードＤ２は、カソードを出力端子ＯＵＴに接続し、アノードを接地する。

また、以上のＮＯＲ回路において、実施例１と同じようにＮＯＲ回路が形成される基板の垂直方向から見て、ダイオードＤ１の拡散層領域の投影面がＮチャネルトランジスタＮ２、Ｎ３のドレイン領域の投影面を含む（覆う）と共に、ＮチャネルトランジスタＮ２、Ｎ３のドレイン領域の存在する基板（ｐウェル）とダイオードＤ１の拡散層領域の存在する基板（ｎウェル）とを離隔するように配置する。さらに、ＮＯＲ回路が形成される基板の垂直方向から見て、ダイオードＤ２の拡散層領域の投影面がＰチャネルトランジスタＰ２、Ｐ３のドレイン領域の投影面を含むと共に、ＰチャネルトランジスタＰ２、Ｐ３のドレイン領域の存在する基板（ｎウェル）とダイオードＤ２の拡散層領域の存在する基板（ｐウェル）とを離隔するように配置する。

以上のような構造を有するＮＯＲ回路において、ＮチャネルトランジスタＮ２のドレイン領域に入射した放射線ＲＤ１は、ダイオードＤ１の拡散層領域にも入射する。また、ＮチャネルトランジスタＮ３のドレイン領域に入射した放射線ＲＤ２も、ダイオードＤ１の拡散層領域に入射する。一方、ＰチャネルトランジスタＰ２のドレイン領域に入射した放射線ＲＤ３は、ダイオードＤ２の拡散層領域に入射する。また、ＰチャネルトランジスタＰ３のドレイン領域に入射した放射線ＲＤ４も、ダイオードＤ２の拡散層領域に入射する。すなわち、トランジスタのドレイン拡散層領域とダイオードの拡散層領域とに同時に放射線が入射し、それぞれに電流が流れる。このようにトランジスタへの放射線の入射時に、トランジスタとダイオードの双方に流れるようにすることで、実施例１と同様に放射線入射時においてもオン状態にあるトランジスタには電流は流れない。したがって、トランジスタのオン抵抗による論理回路の出力電圧の変化は生じない。すなわち、放射線がこのＮＯＲ回路に入射しても出力電圧は変化しないこととなる。

このような放射線の耐性が強化された２個のＮＯＲ回路ＮＯＲ１、ＮＯＲ２を図８（ａ）に示すようにループ状に組み合わせてラッチ回路を構成することで、耐放射線性を強化したセット入力付きラッチ回路（ＲＳフリップフロップ回路）を構成することができる。

図７は、本発明の第３の実施例に係る半導体集積回路装置の回路図である。図７に示す論理回路は、ＣＭＯＳタイプの２入力ＮＡＮＤ回路であって、ＰチャネルトランジスタＰ４、Ｐ５、ＮチャネルトランジスタＮ４、Ｎ５、ダイオードＤ１、Ｄ２を備える。ゲートを入力端子ＩＮ３に接続したＰチャネルトランジスタＰ４およびゲートを入力端子ＩＮ４に接続したＰチャネルトランジスタＰ５のそれぞれは、ソースおよびバックゲートを電源に接続し、ドレインを出力端子ＯＵＴに接続する。ＮチャネルトランジスタＮ４は、ソースをＮチャネルトランジスタＮ５のドレインに接続し、ゲートを入力端子ＩＮ３に接続し、バックゲートを接地し、ドレインを出力端子ＯＵＴに接続する。また、ＮチャネルトランジスタＮ５は、ソースおよびバックゲートを接地し、ゲートを入力端子ＩＮ４に接続し、ドレインをＮチャネルトランジスタＮ４のソースに接続する。ダイオードＤ１は、カソードを電源に接続し、アノードを出力端子ＯＵＴに接続する。また、ダイオードＤ２は、カソードを出力端子ＯＵＴに接続し、アノードを接地する。

また、以上のＮＡＮＤ回路において、実施例１と同じようにＮＡＮＤ回路が形成される基板の垂直方向から見て、ダイオードＤ１の拡散層領域の投影面がＮチャネルトランジスタＮ４、Ｎ５のドレイン領域の投影面を含む（覆う）と共に、ＮチャネルトランジスタＮ４、Ｎ５のドレイン領域の存在する基板（ｐウェル）とダイオードＤ１の拡散層領域の存在する基板（ｎウェル）とを離隔するように配置する。さらに、ＮＡＮＤ回路が形成される基板の垂直方向から見て、ダイオードＤ２の拡散層領域の投影面がＰチャネルトランジスタＰ４、Ｐ５のドレイン領域の投影面を含むと共に、ＰチャネルトランジスタＰ４、Ｐ５のドレイン領域の存在する基板（ｎウェル）とダイオードＤ２の拡散層領域の存在する基板（ｐウェル）とを離隔するように配置する。

以上のような構造を有するＮＡＮＤ回路において、ＮチャネルトランジスタＮ４のドレイン領域に入射した放射線ＲＤ５は、ダイオードＤ１の拡散層領域にも入射する。また、ＮチャネルトランジスタＮ５のドレイン領域に入射した放射線ＲＤ６も、ダイオードＤ１の拡散層領域に入射する。一方、ＰチャネルトランジスタＰ４のドレイン領域に入射した放射線ＲＤ７は、ダイオードＤ２の拡散層領域にも入射する。また、ＰチャネルトランジスタＰ５のドレイン領域に入射した放射線ＲＤ８も、ダイオードＤ２の拡散層領域に入射する。すなわち、トランジスタのドレイン拡散層領域とダイオードの拡散層領域とに同時に放射線が入射し、それぞれに電流が流れる。このようにトランジスタへの放射線の入射時に、トランジスタとダイオードの双方に流れるようにすることで、実施例１と同様に放射線入射時においてもオン状態にあるトランジスタには電流は流れない。したがって、トランジスタのオン抵抗による論理回路出力電圧の変化は生じない。すなわち、放射線がこのＮＡＮＤ回路に入射しても出力電圧は変化しないこととなる。

このような放射線の耐性が強化された２個のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を図８（ｂ）に示すように２個ループ状に組み合わせてラッチ回路を構成することで、耐放射線性を強化したセット入力付きラッチ回路（ＲＳフリップフロップ回路）を構成することができる。

なお、実施例２、３で説明したようなセット入力またはリセット入力付きのラッチ回路（ＲＳフリップフロップ回路）を、さらに２組直列に組み合わせることで、耐放射線性を強化したフリップフロップ回路を構成することができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る半導体集積回路装置の構造および回路を示す図である。本発明の第１の実施例に係る半導体集積回路装置における２つの基板の構造を示す図である。ＮチャネルトランジスタＮ１のドレインに放射線が入射した場合の電流経路を示す図である。ＰチャネルトランジスタＰ１のドレインに放射線が入射した場合の電流経路を示す図である。ラッチ回路の構成を示す図である。本発明の第２の実施例に係る半導体集積回路装置の回路図である。本発明の第３の実施例に係る半導体集積回路装置の回路図である。ＲＳフリップフロップの回路図である。従来のラッチ回路における誤動作を説明する図である。

符号の説明

１１、１４、３２ｐ＋拡散層
１２、３１ｎウェル
１３、２３ゲート
２１、２４、４１ｎ＋拡散層
２２、４２ｐウェル
５０、５１基板
５２絶縁膜
５３基板間配線
Ｄ１、Ｄ２ダイオード
ＩＮ、ＩＮ１〜ＩＮ４入力端子
ＩＮＶ１、ＩＮＶ２インバータ回路
Ｎ１〜Ｎ５Ｎチャネルトランジス
ＮＡＮＤ１、ＮＡＮＤ２ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２ＮＯＲ回路
ＯＵＴ出力端子
Ｐ１〜Ｐ５Ｐチャネルトランジスタ
ＲＤ１〜ＲＤ８放射線

Claims

電源および出力端子間に接続される第１導電型電界効果トランジスタ群と接地および前記出力端子間に接続される第２導電型電界効果トランジスタ群とを組み合わせたＣＭＯＳタイプの論理回路を含む半導体集積回路装置であって、
前記論理回路は、
前記電源および出力端子間に逆バイアスとなるように接続される第１のダイオードと、
前記接地および出力端子間に逆バイアスとなるように接続される第２のダイオードと、
を備え、
前記論理回路が形成される基板の垂直方向から見て、前記第１のダイオードの拡散層領域の投影面が前記第２導電型トランジスタ群に含まれるトランジスタのそれぞれのドレイン拡散層領域の投影面を含むと共に、該それぞれのドレイン拡散層領域が存在する基板と前記第１のダイオードの拡散層領域が存在する基板とを離隔するように配置し、
前記論理回路が形成される基板の垂直方向から見て、前記第２のダイオードの拡散層領域の投影面が前記第１導電型トランジスタ群に含まれるトランジスタのそれぞれのドレイン拡散層領域の投影面を含むと共に、該それぞれのドレイン拡散層領域が存在する基板と前記第２のダイオードの拡散層領域が存在する基板とを離隔するように配置することを特徴とする半導体集積回路装置。
前記論理回路は、
前記第１導電型電界効果トランジスタ群が、第１のトランジスタからなり、
前記第２導電型電界効果トランジスタ群が、第２のトランジスタからなる
インバータ回路であることを特徴とする請求項１記載の半導体集積回路装置。
２つの前記インバータ回路を備え、
該２つのインバータ回路は、
一方のインバータ回路の入力端子と他方のインバータ回路の出力端子とを接続し、
他方のインバータ回路の入力端子と一方のインバータ回路の出力端子とを接続して
ラッチ回路を構成することを特徴とする請求項２記載の半導体集積回路装置。
前記論理回路は、
前記第１導電型電界効果トランジスタ群が、縦続接続される第１および第２のトランジスタからなり、
前記第２導電型電界効果トランジスタ群が、並列接続される第３および第４のトランジスタからなる
２入力ＮＯＲ回路であることを特徴とする請求項１記載の半導体集積回路装置。
前記論理回路は、
前記第１導電型電界効果トランジスタ群が、並列接続される第１および第２のトランジスタからなり、
前記第２導電型電界効果トランジスタ群が、縦続接続される第３および第４のトランジスタからなる
２入力ＮＡＮＤ回路であることを特徴とする請求項１記載の半導体集積回路装置。
２つの前記２入力ＮＯＲ回路を備え、
該２つの２入力ＮＯＲ回路は、
一方の２入力ＮＯＲ回路の一つの入力端子と他方の２入力ＮＯＲ回路の出力端子とを接続し、
他方の２入力ＮＯＲ回路の一つの入力端子と一方の２入力ＮＯＲ回路の出力端子とを接続して
フリップフロップ回路を構成することを特徴とする請求項４記載の半導体集積回路装置。
２つの前記２入力ＮＡＮＤ回路を備え、
該２つの２入力ＮＡＮＤ回路は、
一方の２入力ＮＡＮＤ回路の一つの入力端子と他方の２入力ＮＡＮＤ回路の出力端子とを接続し、
他方の２入力ＮＡＮＤ回路の一つの入力端子と一方の２入力ＮＡＮＤ回路の出力端子とを接続して
フリップフロップ回路を構成することを特徴とする請求項５記載の半導体集積回路装置。
前記それぞれのドレイン拡散層領域が存在する基板と前記第１のダイオードの拡散層領域が存在する基板とが絶縁層を介して張り合わせられた構成であることを特徴とする請求項１記載の半導体集積回路装置。
前記絶縁層には内部に前記それぞれのドレイン拡散層領域が存在する基板と前記第１のダイオードの拡散層領域が存在する基板との電気的接続を行う配線パターンを有する請求項８記載の半導体集積回路装置。
電源および出力端子間に接続される第１導電型電界効果トランジスタと接地および前記出力端子間に接続される第２導電型電界効果トランジスタとを組み合わせたＣＭＯＳタイプの論理回路を含む半導体集積回路装置であって、
前記論理回路は、
前記電源および出力端子間に逆バイアスとなるように接続される第１のダイオードと、
前記接地および出力端子間に逆バイアスとなるように接続される第２のダイオードと、
を備え、
前記論理回路が形成される基板の垂直方向から見て、前記第１のダイオードの拡散層領域の投影面が前記第２導電型トランジスタのドレイン拡散層領域の投影面を含むと共に、該ドレイン拡散層領域が存在する基板と前記第１のダイオードの拡散層領域が存在する基板とを離隔するように配置し、
前記論理回路が形成される基板の垂直方向から見て、前記第２のダイオードの拡散層領域の投影面が前記第１導電型トランジスタのドレイン拡散層領域の投影面を含むと共に、該ドレイン拡散層領域が存在する基板と前記第２のダイオードの拡散層領域が存在する基板とを離隔するように配置することを特徴とする半導体集積回路装置。