CN110998840A - 在超紫外线(euv)技术中的可制造性设计(dfm)单元 - Google Patents

在超紫外线(euv)技术中的可制造性设计(dfm)单元 Download PDF

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Abstract

本公开的方面涉及电路。根据一方面，电路包括：第一层，其中第一层包括二维(2D)形状；第二层，第二层通过至少一个通孔被耦合为与第一层相邻，其中第二层仅包括一维(1D)形状；共享的漏极端子；以及源极端子端接。

Description

在超紫外线(EUV)技术中的可制造性设计(DFM)单元
相关申请的交叉引用
本申请要求于2017年8月2日提交的序号为No.62/540,329的美国临时专利申请、以及于2018年7月30日提交的序号为No.16/049,726的美国非临时专利申请的优先权及其权益，以上两个专利申请的全部内容通过如同整体地在下文完整阐述以及出于所有适用目的引用被并入本文。
技术领域
本公开总体上涉及集成电路的领域，并且尤其是涉及纳米尺度的集成电路。
背景技术
集成电路(IC)的提升的功能性可以由更精细的特征尺寸(即，更小的电路大小)来促进，该更精细的特征尺寸可能要求高级光刻技术以用于实现。利用更小的特征尺寸、器件可以被制作地更小，或者更多的功能性可以被合并在同一物理体积中。然而，随着更小的特征尺寸，产量可能会降低，并带来负面的经济影响。因此，具有合理的产量和较小的特征尺寸的IC设计是被期望的。
发明内容
以下呈现了本公开的一个或多个方面的简化概述，以便提供对此类方面的基本理解。该概述不是本公开的所有预期特征的广泛概述，并且既不旨在标识本公开的所有方面的关键或重要元素，也不旨在描绘本公开的任何或所有方面的范围。本概述的唯一目的是以简化的形式呈现本公开的一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在一方面中，本公开提供了一种电路。相应地，该电路包括：第一层，其中第一层包括二维(2D)形状；第二层，第二层通过至少一个通孔与第一层相邻耦合，其中第二层仅包括一维1D形状；共享的漏极端子；以及源极端子端接。
在一个示例中，电路还包括多个MOS晶体管，其中多个MOS晶体管中的至少两个MOS晶体管与共享的漏极端子相关联。在一个示例中，多个MOS晶体管的至少一个MOS晶体管与源极端子端接相关联。在一个示例中，多个MOS晶体管包括至少一个NMOS晶体管。在一个示例中，多个MOS晶体管包括至少一个PMOS晶体管。在一个示例中，多个MOS晶体管包括至少一个PMOS晶体管。
在一个示例中，第一层是金属布线层。在一个示例中，金属布线层是铜层。在一个示例中，第二层是由钴或钨制成的接口层。在一个示例中，第二层是局部互连层。在一个示例中，电路是基于超紫外线(EUV)技术的可制造性设计(DFM)单元。在一个示例中，电路是以下各项之一：NAND(与非)门、AND(与)门、OR(或)门或XOR(异或)门。在一个示例中，电路是双输入NAND门。在一个示例中，电路是双输入NOR(或非)门。
本公开的另一方面提供了用于制造集成电路的方法，该方法包括：配置集成电路的第一层，其中第一层包括至少一个二维(2D)形状；配置集成电路的第二层，第二层与第一层相邻，其中第二层仅包括一维1D形状；以及在集成电路中的两个晶体管之间配置共享的漏极端子，其中该共享的漏极端子的一部分驻留在第二层内。
在一个示例中，方法还包括：为集成电路中的两个晶体管配置源极端子端接，其中源极端子端接的一部分驻留在第二层内。在一个示例中，方法还包括将两个晶体管配置到集成电路上。在一个示例中，方法还包括将第一层、第二层、共享的漏极端子和源极端子端接组装为可制造性设计(DFM)电路。在一个示例中，第一层包括至少一个一维(1D)形状。在一个示例中，第一层是金属布线层。在一个示例中，金属布线层是铜层。在一个示例中，配置第一层是部分基于超紫外线(EUV)技术的。在一个示例中，第二层通过至少一个通孔与第一层相邻耦合。在一个示例中，第二层是由钴或钨制成的接口层。在一个示例中，配置第二层是部分基于超紫外线(EUV)技术的。
本公开的另一方面提供了用于制造集成电路的装置，该装置包括：用于配置集成电路的第一层的部件，其中第一层包括至少一个二维(2D)形状；用于配置所述集成电路的第二层的部件，第二层与第一层相邻，其中第二层仅包括一维(1D)形状；用于在集成电路中的两个晶体管之间配置共享的漏极端子的部件，其中共享的漏极端子的一部分驻留在第二层内；用于为集成电路中的两个晶体管配置源极端子端接的部件，其中源极端子端接的一部分驻留在第二层内；以及用于将两个晶体管配置到集成电路上的部件。
本公开的另一方面提供了用于制造集成电路的方法，该方法包括：将至少两个晶体管配置到集成电路上；为所述至少两个晶体管配置浅沟槽隔离(STI)；配置集成电路的第一层，其中第一层仅包括一维(1D)形状；配置集成电路的第二层，其中第二层包括至少一个二维(2D)形状。在一个示例中，第一层与第二层相邻。在一个示例中，第一层是由钴或钨制成的接触合并(CM)层。在一个示例中，第二层是由铜制成的金属层。在一个示例中，至少两个晶体管是两个负沟道金属氧化物半导体(NMOS)晶体管或两个正沟道金属氧化物半导体(PMOS)晶体管，以及其中至少两个晶体管包括共享的漏极端子。
基于在审阅以下具体实现之后，本公开的这些方面和其他方面将会被更完整地理解。在结合附图审阅以下对本公开的具体示例性实现的描述之后，本公开的其他方面、特征和实现对于本领域技术人员将变得显而易见。尽管可以相对于下面的某些实现和附图讨论本公开的特征，但是本公开的所有实现可以包括本文所讨论的有利特征中的一个或多个有利特征。换言之，尽管可以将一个或多个实现讨论为具有某些有利特征，但是根据本文所讨论的本公开的各种实现，一个或多个此类特征也可以被使用。在类似的方式中，尽管下面可以将示例性实现作为设备、系统或方法实现来讨论，但应当理解的是，可以在各种设备、系统和方法中实现此类示例性实现。
附图说明
图1图示了根据本公开的电路的示例。
图2图示了正沟道金属氧化物半导体(PMOS)晶体管的横截面视图的示例。
图3图示了负沟道金属氧化物半导体(NMOS)晶体管的横截面视图的示例。
图4图示了针对作为环形振荡器(RO)电路的一部分的双输入NAND(NAND2)电路的归一化性能曲线的示例。
图5图示了针对作为环形振荡器(RO)电路的一部分的双输入NOR(NOR2)电路的归一化性能曲线的示例。
图6图示了根据本公开的用于配置集成电路的第一示例流程图。
图7图示了根据本公开的用于配置集成电路的第二示例流程图。
具体实施方式
下文结合附图阐述的详细描述旨在作为各种配置的描述，并且不旨在表示可以实践本文所描述的概念的唯一配置。详细描述包括为了对各种概念提供透彻理解为目的的指定的细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的结构和部件在框图中示出，以便避免混淆此类概念。
尽管为了简化说明的目的，方法论被示出并描述为一系列动作，应当理解和认识到的是，因为根据一个或多个方面一些动作可能会在与在本文中示出并描述的动作不同的顺序中和/或同时发生，所以一些动作可能不会限制方法论的动作顺序。例如，本领域的技术人员将理解和认识到的是，方法论可以备选地表示为一系列相互关联的状态或事件(诸如在状态图中)。另外，不是所有图示的动作都要求根据一个或多个方面来实施方法论。
集成电路由用作构建块以实现复杂电子功能性的多个电路组成。例如，电路可以包括实现逻辑功能、存储功能或这两种功能的组合的一组晶体管和互连。在一个示例中，逻辑功能包括布尔(Boolean)逻辑功能，诸如：AND门，OR门，XOR门，NAND门，NOR门或使用相同原理的任何其他逻辑门。逻辑功能也可以是双输入逻辑功能，诸如：双输入NAND门(NAND2)、双输入NOR门(NOR2)等。尽管此处公开了双输入NAND门和双输入NOR门，但是本公开不排斥其他类型的双输入逻辑功能或其他多输入逻辑功能。在一个示例中，作为本公开的实现的一部分，存储功能可以包括：锁存器、触发器(FF)、存储器单元等。电路的级联组件可以实现各种应用，诸如：微处理器、随机存取存储器(RAM)、输入/输出(I/O)设备、环形振荡器(RO)等。本领域的技术人员将理解的是，除了本文提到的那些应用以外的其他应用的变型也在本公开的范围和精神内。
集成电路的提升功能性的总体趋势是由在电路上的电子部件的特征尺寸的降低促进的。在一方面中，特征尺寸是电子部件的最小尺寸。特征尺寸已从1970年代集成电路首次出现时的大约10微米(即，10-5m)减小到如今的大约10纳米(即，10-8m)甚至更小。达到这些纳米级尺寸可能需要高级的光刻技术，诸如：超紫外线(EUV)光刻技术(又称EUV技术)。在一个示例中，光刻是在集成电路制造中使用的图案化处理，光刻限定了集成电路的电路密度。在一方面中，EUV光刻利用具有电磁波长在10nm的数量级上的、与当前期望的特征尺寸相当的EUV辐射的非常精细的分辨率。诸如利用EUV光刻制造的电路的集成电路可以被称为“针对EUV技术的电路”。例如，EUV光刻技术提供更精细的图案解析度和保真度，并允许设计的灵活性和更小的电路特征。通常，集成电路技术性能的一个指标是制造产量，亦即：适合最终用户应用的所制造设备的百分比。获得高的制造产量涉及在增加的电路复杂度和易于制造性之间的权衡。
在一个示例中，针对EUV技术的电路可以被使用以实现复杂的电子功能性。根据本公开，布局特性可以针对电路被优化，其对应的制造产量可以被改善。本公开公开了针对EUV技术的电路，其具有：更高的制造产量、改善的布局特性、减少的功耗、性能、减少的面积(减少的覆盖区)等。亦即，在本公开中，针对EUV技术的电路是具有用于针对集成电路设计的可制造性设计(DFM)的电路。
在一个示例中，电路可以包括一维(1D)形状和二维(2D)形状二者。例如，一维形状是在一个线性方向上具有主要纬度的几何形状。例如，2D形状是在两个正交方向上具有主要纬度的几何形状。
例如，针对EUV技术的电路可以包括多个层(即，平面结构)。在一个示例中，电路可以由在竖直方向上具有边缘层和接口层的多个层制成。例如，边缘层是在电路中的平面结构，该平面结构与在第一平面上的另一个层(例如，接口层)相邻，并且该平面结构与在第二平面上的另一个层不相邻。在一个示例中，第一平面和第二平面在平面结构的相对侧上。例如，接口层是在电路中的不同平面结构，该平面结构与在第三平面上的另一个层相邻，并且该平面结构与在第四平面上的不同层相邻。在一个示例中，第三平面和第四平面在不同平面结构的相对侧上。
在一个示例中，二维(2D)布线可以被使用在第一层上，例如：基于铜的第一金属层(M1层)。在一个示例中，2D布线是使用2D形状的布线。在一个示例中，第一层可以是接口层。在一个示例中，第一层可以是边缘层。
附加地，电路可以包括第二层。在一个示例中，第二层可以是接口层。在一个示例中，第二层可以是边缘层。在一个示例中，接口层是接触合并(merge)(CM)层。CM层可以是基于钴或钨的。在一个示例中，第二层通过至少一个通孔与第一层相邻耦合。附加地，电路可以在性能、功率和面积(PPA)方面优化。
所公开的针对EUV技术的电路与其他类型的针对EUV技术的电路兼容。所公开的电路可以在第二层(例如，接口层或CM层)上使用一维(1D)形状。在一个示例中，第二层可以是局部互连层。并且，所公开的电路可以使用针对第一层(例如，M1层)的二维(2D)形状，例如在M1层上具有铜布线。亦即，第一层可以是基于铜的金属布线层。在另一个示例中，电路可以使用源极端子端接以启用面积效率邻接和减小的布局效果。此外，取决于邻接，电路面积可以通过接触式多节距(CPP)来减小。接触式多节距是在电路中的多元件(poly element)之间的距离。另外，电路可以使用用于改善功率和性能的共享的漏极。
在另一个示例中，电路可以针对用于处理技术成熟度和模型的设计规则检查(DRC)而被优化(例如，“100％清洁”或“100％适用”)。针对具有所公开的针对EUV技术的电路的电路模型的示例模拟结果示出在动态功率性能中约3％的改善，并且同时保持相似的频率响应和泄漏特性。
图1图示了根据本公开的电路100的示例。图1被呈现为电路100的俯视图。在图1的示例中，电路100被配置为NAND门单元。虽然图1示出了NAND门单元，本领域技术人员将会理解到在本公开的范围和精神内可以使用电路100配置诸如NOR、XOR、AND、OR等的其他逻辑门电路。如在图1中图示的，电路100包括以下：M1功率轨：VDD；具有源极和漏极的NMOS((多个)NMOS晶体管)。
在图1中示出的电路100中，仅针对第一层(例如，金属层或M1层)使用了2D形状。在一个示例中，第一层是金属布线层。在一个示例中，M1层是基于铜的并且使用铜布线。在本公开的范围和精神内，其他材料也可以用于第一层。在一个示例中，第一层可以与上部层(即，在上方的层)相邻。在一个示例中，第一层可以与下部层(即，在下方的层)相邻。
因此，MOS晶体管是金属氧化物半导体(MOS)晶体管，NMOS晶体管是负沟道金属氧化物半导体(NMOS)晶体管，并且PMOS晶体管是正沟道金属氧化物半导体(PMOS)晶体管。另外，CMOS晶体管是互补金属氧化物半导体(CMOS)晶体管。在一个示例中，MOS晶体管包括至少三个端子：栅极端子、源极端子和漏极端子。在一个示例中，MOS晶体管可以被配置，以使栅极端子充当高阻抗输入端子，并且使源极端子或漏极端子充当输出端子，该输出端子响应于在输入端子处的电压。在一个示例中，响应于在输入端子处的电压意味着：当在输入端子处的电压改变状态时，在输出端子处的输出电压改变状态。
在图1的电路中，在一个示例中的该电路是NAND2电路(即，双输入NAND门单元)，NMOS晶体管共享漏极端子(“共享的漏极端子”)。另外，第二层(例如，接口层或CM层)自始至终仅使用1D形状。在一个示例中，第二层是局部互连层。在图1的示例中，第二层可以是基于钨或钴的层。即使在本公开的范围和精神内，第二层也可以使用其他材料。第二层与第一层相邻。在一个示例中，第二层可以与上部层(即，在上方的层)相邻。在一个示例中，第二层可以与下部层(即，在下方的层)相邻。
虽然在图1的示例中示出了NMOS晶体管，但是不同类型的MOS晶体管(即，NMOS晶体管、PMOS晶体管或NMOS和PMOS晶体管的组合(例如CMOS晶体管))可以被使用。在一个示例中，针对NMOS和PMOS晶体管两者，源极端子被端接(源极端子端接)。源极端子端接可以减小电路面积并允许用于较小的布局效果和/或使硅与电路模型更好地匹配的连续扩散(RX)路径。例如，连续扩散(RX)路径可以在PMOS晶体管中被利用。在一个示例中，连续扩散(RX)路径不具有扩散中断。例如，连续扩散路径采用硅。在一个示例中，连续扩散路径可以允许来自两个电路的氧化物区域的相邻放置。
在另一示例中，电路可以被用于减少接触式多节距(CPP)和/或通过添加源极接触来改善性能。例如，隔离结构(诸如浅沟槽隔离(STI))可以用于NMOS晶体管以将电路的部分彼此电隔离。在一个示例中，STI使用氧化物以用于实现。
图1示出了具有M1漏极布线的第一层(例如，M1层)、具有CM源极接触和CM漏极接触的第二层(例如，接口层)、第一M1功率轨(VDD)、以及第二功率轨(VSS)的示例布局。虽然在图1中示出了一个示例布局，但是根据本公开的其他布局也可以被使用。在一个方面中，根据本公开的电路可以包括以下一个或多个益处：a)减少的面积(即，减少的覆盖区)；b)比其他电路更低的动态电流消耗；以及c)针对NAND门单元和NOR门单元二者的低泄漏电流。
图2图示了正沟道金属氧化物半导体(PMOS)晶体管200的横截面视图的示例。在一个示例中，PMOS晶体管200可以是电路(例如在图1中示出的电路100)的组件。从图2的顶部起示出了：接触合并(CM)层、接触有源(CA)层、PC层、布线(RX)层、和RXFIN层。在一个示例中，RXFIN层是在有源区上具有一个或多个鳍片的层。在一个示例中，CM层用于连接至其它层(例如，更高的层)。在一个示例中，CA层被用作到有源区的连接。在一个示例中，PC层是栅极。在一个示例中，PC层限定了金属栅极。在一个示例中，RX层限定了具有在硅鳍片的顶部上生长的SiGe的有源栅极硅区域。在一个示例中，RXFIN层限定硅鳍片。
图3图示了负沟道金属氧化物半导体(NMOS)晶体管300的横截面视图的示例。在一个示例中，NMOS晶体管300可以是电路(例如在图1中示出的电路100)的组件。从图3的顶部起示出了：接触合并(CM)层、接触有源(CA)层、PC层、布线(RX)层、RXFIN层和FC层。在一个示例中，FC层是具有鳍切(fin cut)的层，也称为浅沟槽隔离。在一个示例中，CM层用于连接至其他层(例如，更高层)。在一个示例中，CA层被用作到有源区的连接。在一个示例中，PC层限定金属栅极。在一个示例中，RX层限定具有在硅鳍片的顶部上生长的SiGe的有源门硅区域。在一个示例中，RXFIN层限定硅鳍片。在一个示例中FC层限定浅沟槽隔离(STI)层。
图4图示了针对作为环形振荡器(RO)电路的一部分的双输入NAND(NAND2)电路的归一化性能曲线400的示例。例如，电路的性能通过在给定的归一化频率处比较不同电路设计的归一化功率来评估。在一个示例中，归一化的频率涉及电路的速度。在一个示例中归一化的功率涉及电路的DC功率消耗。在一个示例中，在给定的归一化频率处更低的归一化功率比更高的归一化功率更有利。在图4中利用“×---DOE＝POR”标记的点是指参考(POR设计)电路设计(即，现有技术的电路设计)的点。在图4中利用“◇---DOE＝DFM3”标记的点是指根据本公开的电路设计(即，DFM3设计)。例如，DFM3设计使用针对PMOS晶体管的连续扩散(RX)路径以及针对NMOS晶体管的浅沟槽隔离(STI)和源极端接。
例如在图4中，在1.13的归一化频率处的POR设计具有2.26的归一化功率，并且在相同的1.13的归一化频率处的DFM3设计具有1.62的归一化功率。亦即，在相同的归一化频率处，DFM3设计消耗的功率约为由POR设计消耗的功率的72％。本领域技术人员将会理解在图4的示例中呈现的参数仅是示例，并且根据本公开的精神和范围的其他值也可以被使用。
图5图示了针对作为环形振荡器(RO)电路的一部分的双输入NOR(NOR2)电路的归一化性能曲线500的示例。例如，电路的性能可以通过在给定的归一化的频率处比较不同电路设计的归一化功率来评估。在一个示例中，归一化的频率涉及电路的速度。在一个示例中，归一化的功率涉及电路的DC功率消耗。在一个示例中，在给定的归一化频率处更低的归一化功率比更高的归一化功率更有利。在图5中利用“×---DOE＝POR”标记的点是指参考(POR设计)电路设计(即，现有技术的电路设计)的点。在图5中利用“◇---DOE＝DFM3”标记的点是指根据本公开的电路设计(即，DFM3设计)。例如，DFM3设计使用针对PMOS晶体管的连续扩散(RX)路径以及针对NMOS晶体管的浅沟槽隔离(STI)和源极端接。
图6图示了根据本公开的用于配置集成电路的第一示例流程图600。在框610中，配置集成电路的第一层，其中第一层包括至少两个二维(2D)形状。在一个示例中，第一层可以包括一维(1D)形状。在一个示例中，第一层是金属布线层。在一个示例中，金属布线层是铜层。在一个示例中，其中配置第一层是部分基于超紫外线(EUV)技术的。
在框620中，配置集成电路的与第一层相邻的第二层，其中第二层仅包括一维(1D)形状。在一个示例中，第二层通过至少一个通孔与第一层相邻耦合(例如，直接相邻)。在一个示例中，第二层是由钴或钨制成的接口层。在一个示例中，第二层是局部互连层。在一个示例中，其中配置第二层是部分基于超紫外线(EUV)技术的。
在框630中，将两个晶体管配置到集成电路上。在一个示例中，两个晶体管中的每个晶体管是金属氧化物半导体(MOS)晶体管。在一个示例中，MOS晶体管中的至少一个MOS晶体管是负沟道金属氧化物半导体(NMOS)晶体管。在一个示例中，MOS晶体管中的至少一个MOS晶体管是正沟道金属氧化物半导体(PMOS)晶体管。
在块640中，在集成电路中的连个晶体管之间配置共享的漏极端子，其中共享的漏极端子的一部分驻留在第二层内。在一个示例中，两个晶体管是NMOS晶体管。在一个示例中，两个晶体管是PMOS晶体管。
在框650中，为集成电路中的两个晶体管配置源极端子端接，其中源极端子端接的一部分驻留在第二层内。
在框660中，将第一层、第二层、共享的漏极端子和源极端子端接组装为电路。在一个示例中，电路是基于超紫外线(EUV)技术的可制造性设计(DFM)。在一个示例中，电路被组装为以下各项中的一项：NAND门、NOR门、AND门或XOR门。在一个示例中，电路是双输入NAND门。在一个示例中，电路是双输入NOR门。
图7图示了根据本公开的用于配置集成电路的第二示例流程图700。在框710中，将至少两个晶体管配置到集成电路上。在一个示例中，该至少两个晶体管是负沟道金属氧化物半导体(NMOS)晶体管。在一个示例中，该至少两个晶体管是正沟道金属氧化物半导体(PMOS)晶体管。在一个示例中，该至少两个晶体管包括共享的漏极端子。在一个示例中，该至少两个晶体管包括附于功率轨的源极端子。在一个示例中，该至少两个晶体管是逻辑电路的一部分，例如NAND门、NOR门、AND门、OR门、XOR门等。在一个示例中，该至少两个晶体管是存储电路的一部分，例如锁存器、触发器、存储器单元等。
在框720中，为至少两个晶体管配置浅沟槽隔离(STI)。在一个示例中，仅为NMOS晶体管配置STI。在一个示例中，STI使用氧化物作为其实现的一部分。
在框730中，配置集成电路的第一层，其中第一层仅包括一维(1D)形状。在一个示例中，1D形状是在一个线性方向上具有主要纬度的形状。在一个示例中，第一层可以是接口层。在一个示例中，第一层可以是局部互连层。在一个示例中，第一层可以是接触合并(CM)层。在一个示例中，第一层可以由钴或钨制成。在一个示例中，第一层包括STI。在一个示例中，第一层包括共享的漏极端子。
在框740中，配置集成电路的第二层，其中第二层包括至少一个二维(2D)形状。在一个示例中，第二层是接线层。在一个示例中，第二层是金属层。在一个示例中，第二层是由铜制成的金属层。在一个示例中，第二层可以是边缘层。在一个示例中，第二层通过至少一个通孔被耦合到第一层。
在一个方面中，在图6和图7中的一个或多个步骤可以由一个或多个处理器执行，该一个或多个处理器可以包括：硬件、软件、固件等。在一个方面中，在图6和图7中的一个或多个步骤可以由一个或多个处理器执行，该一个或多个处理器可以包括：硬件、软件、固件等。例如，一个或多个处理器可以用于执行在图6和图7的流程图中执行步骤所需要的软件或固件。软件无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式，都应该被广义地解释为表示指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能等。
软件可以驻留在计算机可读介质上。该计算机可读介质可以是非暂态计算机可读介质。由示例的方式，非暂态计算机可读介质包括：磁存储设备(例如硬盘、软盘、磁条)、光盘(例如光盘(CD)或数字多功能光盘(DVD))、智能卡、闪存设备(例如卡、棒或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、可移动磁盘和任何其他合适的用于存储可由计算机访问和读取的软件和/或指令的介质。由示例的方式，计算机可读介质还可以包括载波、传输线以及用于传输可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。计算机可读介质可以驻留在处理系统中、在处理系统外部或跨包括处理系统的多个实体分布。所述计算机可读介质可以在计算机程序产品中实施。由示例的方式，计算机程序产品可以包括在封装材料中的计算机可读介质。该计算机可读介质可以包括用于提供在集成电路中的可制造性设计(DFM)电路的软件或固件。本领域技术人员将认识到如何取决于特定应用和强加于整个系统的总体设计约束来最佳地实现贯穿本公开呈现的所描述的功能。
在(多个)处理器中包括的任何电路系统仅作为示例而被提供，并且用于实行所描述的功能的其他部件可以被包括在本公开的各个方面内，包括但不限于存储在计算机可读介质中的指令或本文所述的任何其他合适的装置或部件，以及例如利用涉及示例流程图的本文所述的过程和/或算法。
在一个方面中，在图6和图7中的一个或多个步骤可以由一个或多个光刻系统执行，光刻系统可以包括硬件、软件、固件等。在一个方面中，在图6和图7中的一个或多个步骤可以由一个或多个光刻系统执行，光刻系统可以包括硬件、软件、固件等。例如，一个或多个处理器可以用于执行在图6和图7的流程图中执行步骤所需要的软件或固件。例如，一个或多个光刻系统可以包括：紫外线光刻系统、超紫外线(EUV)光刻系统、X光光刻系统、电子束光刻系统、离子投影光刻系统、光学光刻系统等。
在本公开内，词语“示例性”用于定义“用作示例、实例或说明”。本文中被描述为“示例性”的任何实现或方面都不必被解释为比本公开的其他方面优选或有利。相似的，术语“方面”并不要求本公开的所有方面都包括所讨论的特征，优点或操作模式。本文使用的术语“耦合”是指在两个对象之间的直接或间接耦合。例如，如果对象A物理触碰对象B，而对象B触碰对象C，则即使对象A和C彼此之间没有直接物理触碰，它们仍然可以被视为彼此耦合。例如，即使第一裸片从不直接与第二裸片物理接触，也可以将第一裸片耦合到在封装中的第二裸片。术语“电路”和“电路系统”被广义地使用，并且旨在包括电气设备和导体的硬件实现，当该硬件实现被连接并配置时能够实现在本公开中所描述的功能的性能，而不受电子电路的类型及信息和指令的软件实现的限制，该软件实现在由处理器执行时能够实现本公开内容中描述的功能。
在附图中图示的一个或多个组件、步骤、特征和/或功能可以被重新布置和/或组合成单个组件、步骤、特征或功能，或实施在数个组件、步骤或功能中。附加的元件、组件、步骤和/或功能也可以被添加而不偏离本文所公开的新颖特征。在图中图示的装置、设备和/或组件可以被配置以执行一个或多个本文所述的方法、特征、或步骤。本文所述的新颖算法也可以有效地在软件中和/或在硬件中实现。
应被理解的是，所公开的方法的步骤的指定顺序或层级是示例性过程的说明。基于设计偏好，应被理解的是在方法中的步骤的指定顺序或层级可以被重新布置。所附方法权利要求以样本顺序呈现了各种步骤的要素，除非在此特别说明，否则它们并不意味着限于所呈现的特定顺序或层级。
前文的描述被提供以使任何本领域技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员将是显而易见的，并且本文所限定的一般原理可以应用于其他方面。因此，权利要求书不旨在限于本文中所示出的方面，而是应被赋予与权利要求书的语言一致的完整范围，其中对单数形式的元件的引用不旨在意味着“一个且仅一个”，而是意味着“一个或多个”(除非有特别说明)。除非另有明确说明，否则术语“一些”是指一个或多个。提及项目列表的“至少一个”的短语是指那些项目的任何组合，包括单个成员。例如，“a、b或c的至少一个”旨在涵盖：a；b；C；a和b；a和c；b和c；以及a、b和c。本领域普通技术人员已知或以后将知道的是，贯穿本公开所描述的各个方面的元件的所有结构和功能等同物均通过引用明确地并入本文，并且旨在由权利要求书涵盖。而且，无论在权利要求书中是否明确叙述了本文公开的内容，本文所公开的内容都不旨在专用于公众。

Claims (30)

1.一种电路，包括：
第一层，其中所述第一层包括二维2D形状；
第二层，所述第二层通过至少一个通孔与所述第一层相邻耦合，其中所述第二层仅包括一维1D形状；
共享的漏极端子；以及
源极端子端接。
2.根据权利要求1所述的电路，还包括多个金属氧化物半导体MOS晶体管。
3.根据权利要求2所述的电路，其中所述多个MOS晶体管中的至少两个MOS晶体管与所述共享的漏极端子相关联。
4.根据权利要求2所述的电路，其中所述多个MOS晶体管中的至少一个MOS晶体管与所述源极端子端接相关联。
5.根据权利要求2所述的电路，其中所述多个MOS晶体管包括至少一个NMOS晶体管。
6.根据权利要求5所述的电路，其中所述多个MOS晶体管包括至少一个PMOS晶体管。
7.根据权利要求2所述的电路，其中所述多个MOS晶体管包括至少一个PMOS晶体管。
8.根据权利要求1所述的电路，其中所述第一层是金属布线层。
9.根据权利要求8所述的电路，其中所述金属布线层是铜层。
10.根据权利要求9所述的电路，其中所述第二层是由钴或钨制成的接口层。
11.根据权利要求9所述的电路，其中所述第二层是局部互连层。
12.根据权利要求10所述的电路，其中所述电路是以下各项中的一项：NAND门、NOR门、AND门、OR门或XOR门。
13.根据权利要求10所述的电路，其中所述电路是双输入NAND门或双输入NOR门。
14.一种用于制造集成电路的方法，所述方法包括：
配置所述集成电路的第一层，其中所述第一层包括至少一个二维2D形状；
配置所述集成电路的第二层，所述第二层与所述第一层相邻，其中所述第二层仅包括一维1D形状；以及
在所述集成电路中的两个晶体管之间配置共享的漏极端子，其中所述共享的漏极端子的一部分驻留在所述第二层内。
15.根据权利要求14所述的方法，还包括：为所述集成电路中的所述两个晶体管配置源极端子端接，其中所述源极端子端接的一部分驻留在所述第二层内。
16.根据权利要15所述的方法，还包括将所述两个晶体管配置到所述集成电路上。
17.根据权利要求15所述的方法，其中所述第一层包括至少一个一维1D形状。
18.根据权利要求15所述的方法，其中所述第一层是金属布线层。
19.根据权利要求18所述的方法，其中所述金属布线层是铜层。
20.根据权利要求15所述的方法，其中配置所述第一层是部分基于超紫外线EUV技术的。
21.根据权利要求15所述的方法，其中所述第二层通过至少一个通孔与所述第一层相邻耦合。
22.根据权利要求15所述的方法，其中所述第二层是由钴或钨制成的接口层。
23.根据权利要求22所述的方法，其中配置所述第二层是部分基于超紫外线EUV技术的。
24.一种用于制造集成电路的装置，所述装置包括：
用于配置所述集成电路的第一层的部件，其中所述第一层包括至少一个二维2D形状；
用于配置所述集成电路的第二层的部件，所述第二层与所述第一层相邻，其中所述第二层仅包括一维1D形状；
用于在所述集成电路中的两个晶体管之间配置共享的漏极端子的部件，其中所述共享的漏极端子的一部分驻留在所述第二层内；以及
用于为所述集成电路中的所述两个晶体管配置源极端子端接的部件，其中所述源极端子端接的一部分驻留在所述第二层内。
25.根据权利要求24所述的装置，还包括：
用于将所述两个晶体管配置到所述集成电路上的部件；以及
用于将所述第一层、所述第二层、所述共享的漏极端子以及所述源极端子端接组装为可制造性设计DFM电路的部件。
26.一种用于制造集成电路的方法，所述方法包括：
将至少两个晶体管配置到所述集成电路上；
为所述至少两个晶体管配置浅沟槽隔离STI；
配置所述集成电路的第一层，其中所述第一层仅包括一维1D形状；以及
配置所述集成电路的第二层，其中所述第二层包括至少一个二维2D形状。
27.根据权利要求26所述的方法，其中所述第一层与所述第二层相邻。
28.根据权利要求27所述的方法，其中所述第一层是由钴或钨制成的接触合并CM层。
29.根据权利要求28所述的方法，其中所述第二层是由铜制成的金属层。
30.根据权利要求29所述的方法，其中所述至少两个晶体管是两个负沟道金属氧化物半导体NMOS晶体管或两个正沟道金属氧化物半导体PMOS晶体管，并且其中所述至少两个晶体管包括共享的漏极端子。
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