CN104584215B - 具有改良的辐射耐受性的集成电路 - Google Patents

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Abstract

本发明说明一种具有改良的辐射耐受性的集成电路。该集成电路包括：一基板(102)；一n井(108)，其被形成在该基板上；一p井(106)，其被形成在该基板上；以及一p分接区(202)，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。本发明还说明一种用于形成具有改良的辐射耐受性的集成电路的方法。

Description

具有改良的辐射耐受性的集成电路
技术领域
本发明的一实施例大体上和集成电路有关，且明确地说，和具有改良的辐射耐受性的集成电路有关，并且和实现一集成电路的方法有关。
背景技术
集成电路是电子装置的重要组件。然而，集成电路的操作可能会受到辐射冲击的影响。当集成电路的电路组件的维度缩小，储存在集成电路中的数据更可能会因辐射冲击而遭到破坏，通常称为单一事件扰乱(Single Event Upset，SEU)撞击。此等辐射冲击可能改变或“扰乱(upset)”被储存在内存组件中的数据。遭到破坏的数据可能会冲击该集成电路的效能。在某些实例中，遭到破坏的数据可能会使得该集成电路无法使用，直到正确的数据重新储存在该内存中为止。虽然现有技术不必重新装载整个内存便可侦测并修正数据错误，但是，此等技术有明显的限制。
辐射冲击会产生少数载子(minority carrier)，它们可能会扰乱集成电路特定区域中的电荷浓度。用以抑制在SEU撞击期间所产生的少数载子的现有技术依赖于具有高重新组合率的“埋置层(buried layer)”。然而，实验显示，此层会导致相反的结果。也就是，当高掺杂的埋置P+层排斥少数载子或电荷(例如，p基板中的电子)时，SEU比例会提高。因此，用以解决SEU撞击的冲击的习知方法便无法防止非所希望的数据遗失。
发明内容
本发明说明一种具有改良的辐射耐受性的集成电路。该集成电路包括：一基板；一n井，其被形成在该基板上；一p井，其被形成在该基板上；以及一p分接区(p-tap)，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。
根据一替代实施例，一种具有改良的辐射耐受性的集成电路包括：一由多个内存胞所组成的矩阵，每一个内存胞具有一p井的一部分以及一n井的一对应的部分；以及多个p分接区，每一个p分接区沿着该多个内存胞中的一内存组件延伸，其中，对该多个内存胞中的每一个内存胞来说，该p井的一部分中的n通道晶体管位在和该n井的一部分中的对应的p通道晶体管相反的一p分接区的侧上。
本发明还揭示一种用于形成具有改良的辐射耐受性的集成电路的方法。该方法可能包括：形成一n井于基板上；形成一p井于该基板上；以及形成一p分接区于该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。
附图说明
图1所示的是根据一实施例的集成电路的剖视图；
图2所示的是根据一实施例的具有一p分接区的集成电路的剖视图；
图3所示的是图2的集成电路的俯视平面图，图中显示被形成在一p井与一n井中的p分接区和电路组件；
图4所示的是根据一实施例的集成电路的俯视平面图，图中显示位于一内存阵列中的p分接区；
图5所示的是根据一实施例的图4的内存阵列的一内存胞的剖视图；
图6所示的是根据一替代实施例的图2的集成电路的俯视平面图，图中显示被形成在一p井与一n井中的p分接区和电路组件；
图7所示的是根据一替代实施例的集成电路的俯视平面图，图中显示位于一内存阵列中的p分接区；
图8所示的是根据一实施例的一连串剖视图，图中显示图7的集成电路的形成过程；
图9所示的是根据一实施例的一内存组件的方块图；
图10所示的是根据一替代实施例的一内存组件的方块图；
图11所示的是根据进一步实施例的一内存组件的方块图；
图12所示的是根据一实施例所实现的一正反器的方块图；
图13所示的是根据一实施例的用于程序化一具有可程序化资源的装置的系统方块图；
图14所示的是一具有可程序化资源的装置的方块图，其包含图2至12的电路；
图15所示的是根据一实施例的图14的装置的可配置逻辑组件的方块图；以及
图16所示的是根据一实施例的用于实现一集成电路的方法流程图。
具体实施方式
首先参考图1，图中所示的是根据一实施例的集成电路的剖视图。图1的集成电路包括一p型晶圆102与一p磊晶(p-epi)层104。一p井106与一n井108会被形成在该p磊晶层104中。多个晶体管组件会被形成在该p井106与该n井108中。明确地说，该p井106中的一第一晶体管包括一源极区110、一汲极区112、以及一闸极114，如图所示。该n井108中的一第二晶体管包括一源极区116、一汲极区118、以及一闸极120。图1中的晶体管仅以范例来显示，而且举例来说，可以使用在一内存胞中。然而，如下面将更详细的说明，在一集成电路中被实现的一或更多个p分接区可能在一n井附近被实现，以便防止非所希望的少数载子改变内存组件的储存状态。
半导体装置上的辐射冲击可能在具有特定电荷(也就是，该区域中的多数载子)的区域中造成非所希望的少数载子。此辐射冲击可能影响一内存装置的储存组件。一内存装置的数据中的非所希望的变化一般称为单一事件扰乱(SEU)。互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)静态随机存取内存(Static RandomAccess Memory，SRAM)中的SEU可能因下面两种效应造成：一(不导通的)NMOS装置的“n+”汲极处的高电位放电至低电位以及一(不导通的)PMOS装置的“p+”汲极处的零电位充电至较高的电位。靠近n井的SRAM内存的SEU的比例是肇因发生在n井边界处的电荷的光伏分离。此电荷分离会导致p井中的电位提高以及n井中的电位下降。这会正向偏压n井和p井两者之中的所有p-n接面。因此，电位接近于接地的节点(也就是，逻辑“0”的节点)会充电，而具有高电位的节点(也就是，逻辑“1”的节点)则会放电它们的电位。SRAM的储存接面处的同步改变可能用以同时翻转内存状态。于一内存胞的近似或是直接粒子撞击的情况中，其中一个储存节点的放电/充电便足以导致SEU。
如图2的集成电路实施例的剖视图中所示，p分接区202与204被放置在n井的任一侧。该等p分接区利用和该等晶体管的p井相同的制程所形成。然而，应该了解的是，该等p分接区的深度可能大于该等晶体管的p井。将p分接区放置在一n井附近有助于防止少数载子影响有储存电荷的节点。更明确地说，举例来说，相较于现有的内存装置，将p分接区放置在一内存中n井的两侧会显著地抑制光伏基板偏压并且降低SEU。由于光伏效应的关系，SEU的比例强烈地相依于一游离径(ionization track)是否跨越n井边界。使用p分接区会显著地降低因辐射撞击的关系所产生的少数载子的效应。如图2中所示，该等少数载子(也就是，n井中的正电荷)会如图所示般地被吸引至p分接区202与204。
如在图3中所见，图中所示的是图2的集成电路的俯视平面图，该等p分接区202与204沿着n井108延伸，其中，p分接区202吸引可能会影响该n井108中一电路的节点的电荷的正电荷。除了晶体管109与115之外，p井106中的n通道晶体管302与304以及n井108中的p通道晶体管306与308亦可能被实现作为一电路的一部分。如下面参考图5与6的更详细说明，该等晶体管304至308可能和单一电路(例如，SRAM胞)相关联。
现在参考图4，该集成电路的俯视平面图显示根据一实施例位于一内存阵列中的p分接区。该等p分接区被形成在延伸n井的长度的带状区中，其中，每一个p分接区皆和多个内存胞相关联。明确地说，一内存阵列的一部分402包括被n井分开的多个p井，如图所示，其包含被n井406与410分开的p井404、408、以及412。内存阵列的该部分402包括由虚线所指定的6个内存胞414至424。如图5的实施例中将进行的更详细说明，被形成在p井404与408两者之中的晶体管和被形成在n井406之中的晶体管相关联，以便形成一内存组件或其它电路，例如，图9至11的内存组件或是图12的正反器。如图4中所示，p分接区426与428沿着内存胞414至418延伸，而p分接区430与432则沿着内存胞420至424延伸。如图4中进一步所示，p井404与412通常比p井408窄，因为p井408是用于该p井两侧的内存胞。然而，应该了解的是，对于具有多个内存胞的较宽内存阵列来说，p井404与412则和p井408有相同的宽度。
现在参考图5，图中所示的是根据一实施例的图4的内存阵列的一内存胞的剖视图。图5的内存胞被形成在一p型晶圆502和一p-epi层504上，其中，p井区404与408以及n井406是被形成在该p-epi层504中。同样显示在图5中，图中还提供源极区和汲极区以及被耦合至该等源极区和汲极区的接点。明确地说，图中显示一被形成在p井404的p井区506中的汲极区512以及一对应的接点514。图中还显示一被形成在n井406的n井区508中的源极区516以及一对应的接点518。图中亦显示一被形成在p井408的p井区510中的源极区520以及一对应的接点522。
如图6中所示，图中所示的是根据一替代实施例的内存胞602的俯视平面图。根据图6的实施例，该内存胞602包括被形成在一p井区604中的不同晶体管，此图中显示为晶体管109、302、以及304。多个其它晶体管被形成在n井606中，此图中显示为晶体管115、306、以及308。根据图6的实施例，一p分接区608会被形成在p型区604中并且包围n井606。根据图6的实施例的p分接区608将该p分接区的多个部分放置在非常靠近该n井的多个区域处，从而改良该n井中少数电荷被吸引至已接地p分接区608的机会。图6的内存胞虽然显示单一p井区604于n井606和p分接区608的旁边；不过，应该了解的是，该n井606和该p分接区608亦能够被放置在p井区之间，如将参考图7所作的说明。
如图7中所示，一内存胞(例如，内存胞602)可能在一内存阵列中被实现。根据图7的实施例，一n井702被放置在p井区704与706之间，而一被耦合至接地的p分接区708则包围该n井702。图7的实施例虽然显示六个内存胞710至720；不过，应该了解的是，许多额外的胞体亦能被提供在如图所示的该内存阵列的所有四个侧边。n井702和p分接区708虽然被形成在该胞体的中心；不过，应该了解的是，一给定内存胞的n井702和p分接区708也能够以具有和该内存胞相关联的晶体管的p井区为基准被放置在不同的位置，例如，如图6中所示般被放置在侧边。
现在参考图8，图中的一连串剖视图显示根据一实施例的图7的集成电路的形成过程。p-epi层504被形成在p型晶圆502上，如图8-A中所示，n井区508以及p井区506与510接着会如图8-B中所示般被形成。源极组件和汲极组件以及p分接区接着会被形成，如图8-C中所示。用于该等源极组件和汲极组件的接点组件接着会被形成，如图8-D中所示。
现在参考图9，图中所示的是根据一实施例的一内存组件900的方块图。该内存胞包含一反向器，其具有一p通道晶体管902，该p通道晶体管902的源极被耦合至一参考电压(例如，Vdd)，汲极会在第一节点“Q”处被耦合至一n通道晶体管904的汲极，该n通道晶体管904的源极则被耦合至一接地电位(Vss)。该内存胞包含一第二反向器，其具有一p通道晶体管906，该p通道晶体管906的源极被耦合至该参考电压，汲极在第二节点“Q_bar”处被耦合至一n通道晶体管908的汲极，该n通道晶体管908的源极同样被耦合至接地。第一节点“Q”是由一n通道晶体管910来控制，该n通道晶体管910被耦合用以在其闸极处接收一反向的字组线(WL_bar)讯号，该反向的字组线(WL_bar)讯号会控制在该第一节点处接收一位线(BL)上的输入数据。第二节点“Q_bar”是由另一个n通道晶体管912来控制，该n通道晶体管912被耦合用以在其闸极处接收该反向的字组线讯号，该反向的字组线讯号会控制在该第二节点处接收反向的输入数据。不过，图9的内存胞仅作为范例显示；亦可以运用其它内存胞。端视一内存的晶体管的维度而定，尤其是一内存的晶体管的闸极宽度，和宇宙辐射相关联的的粒子可能会影响数个晶体管。通过提供如上面提出的p分接区，数据遗失会显著地下降。为使用现有的电路排列达到相同的辐射撞击耐受性，需要用到十二个终端(12T)胞体。然而，12T胞体会有显著较大的覆盖面积(footprint)。具有如上面所述的p分接区的如图9中所示的6T胞体的覆盖面积则明显小于12T胞体。
图9的实施例虽然呈现“6T胞体”；图10的内存组件1000则呈现“8T胞体”。明确地说，晶体管1002与1004被配置成用以能够使反向字组线WL0_bar以及WL1_bar分开。晶体管1002与1004会如图所示般被配置成用以让源极被耦合至如图所示的Q节点和Q_bar节点，其中，闸极各自由反向的WL1_bar来控制。
现在参考图11，图中所示的是根据进一步实施例的一内存组件1100的方块图。图11显示一12T胞体，其包括被耦合在Vdd和接地之间的多个CMOS晶体管组件。明确地说，反向的资料D-bar节点会由一晶体管1102被耦合至晶体管1104与1106的汲极处的QQ-bar节点。资料D节点会由一晶体管1108被耦合至晶体管1110与1112的汲极处的QQ节点。反向的资料D-bar节点会由一晶体管1114被耦合至晶体管1116与1118的汲极处的Q节点。反向的资料D-bar节点会由一晶体管1120被耦合至晶体管1122与1124的汲极处的Q节点。字组讯号会被耦合至晶体管1102、1108、1114、以及1120的闸极，以便以D节点处的输入数据为基础在Q节点处产生适当的输出数据。
现在参考图12，图中所示的是根据一实施例的正反器1200的方块图。多个反向器在一交叉耦合的排列中被实现，以便如图12中所示的D节点处的输入数据为基础在Q节点处产生输出数据。明确地说，串连耦合在Vdd和接地之间的第一CMOS晶体管对包括一p通道晶体管1202和一n通道晶体管1204，其中，资料节点D通过一CMOS传导闸1206被耦合至晶体管1204的闸极，如图所示。串连耦合在Vdd和接地之间的第二CMOS晶体管对包括一p通道晶体管1208和一n通道晶体管1210，其中，反向的资料节点D-bar藉由一CMOS传导闸1212被耦合至n通道晶体管1210的闸极。串连耦合在Vdd和接地之间的第三CMOS晶体管对包括一p通道晶体管1216和一n通道晶体管1218，其中，晶体管1218的闸极被耦合至晶体管1202与1204的汲极，而且晶体管1216的闸极被耦合至晶体管1208与1210的汲极。串连耦合在Vdd和接地之间的第四CMOS晶体管对包括一p通道晶体管1220和一n通道晶体管1222，其中，晶体管1220的闸极被耦合至晶体管1202与1204的汲极，而且n通道晶体管1222的闸极被耦合至晶体管1208与1210的汲极。一包括一p通道晶体管1224和一n通道晶体管1226的输出反向器会串连耦合在Vdd和接地之间，用以在晶体管1224与1226的汲极处产生输出数据Q，其中，晶体管1224与1226的闸极会通过一CMOS晶体管对传导闸1228被耦合至该反向的资料节点D-bar。晶体管1220与1222的汲极同样会通过一CMOS传导闸1230被耦合至资料节点D。最后，多个晶体管能够实现一重置功能。明确地说，一晶体管1232会被耦合在n通道晶体管1218的源极和接地之间，一晶体管1234会被耦合在晶体管1222的源极和接地之间，一晶体管1236会被耦合在Vdd以及晶体管1224与1226的闸极之间，以及一晶体管1238会被耦合在Vdd以及晶体管1220与1222的汲极之间。晶体管1232、1234、1236、以及1238中每一者的闸极会被耦合用以接收重置讯号，用以重置该正反器。图12的正反器1200亦能够利用n井之中的晶体管以及p井之中的晶体管之间的p分接区来实现，如上面参考图2至7所述。
现在参考图13，图中所示的是根据一实施例的用于程序化一具有可程序化资源的装置的系统方块图。明确地说，一计算机1302会被耦合用以从一内存1306处接收一电路设计1304，并且产生一会被储存在非挥发性内存1308之中的配置位串。如下面的更详细说明，该电路设计可能是一高阶层设计，例如，以硬件描述语言(Hardware DescriptionLanguage，HDL)所定义的电路设计。另外，该计算机还可被配置成用以执行会产生配置位串的软件，该配置位串会被储存在非挥发性内存1308之中并且被提供至集成电路1310，集成电路1310可能是一可程序化集成电路，例如，下面在图14中所述的集成电路。
如本技术中所熟知，用于要在一可程序化集成电路中被实现的电路设计的软件流程包括合成、封装、摆放、以及绕线连接。合成包括将高阶层设计的电路设计转换成在该可程序化集成电路中所发现到的组件的配置的步骤。举例来说，由计算机902所操作的一合成治具可以实现一电路设计中实现特定功能的部分，举例来说，以可配置逻辑方块(Configurable Logic Block，CLB)或是数字讯号处理(Digital Signal Processing，DSP)方块所实现的功能。合成治具的范例是可向位于美国加州圣荷西市的Xilinx,Inc.购得的ISE治具。封装包括将该电路设计的多个部分集合成该装置的已定义方块(例如，CLB)的步骤。摆放包括决定在封装步骤期间所定义的装置的方块的位置的步骤。最后，绕线连接包括选择一可程序化集成电路中互连组件(例如，可程序化互连)的路径的步骤。在摆放和绕线连接结束时，所有功能、定位、以及连接皆为已知，并且接着会创造一配置位串。该位串可由向位于美国加州圣荷西市的Xilinx,Inc.所购得的称为BitGen的软件模块来创造。该位串会经由一缆线被下载或者被程序化至一EPROM之中，以便传递至该可程序化集成电路。
现在参考图14，图中所示的是一具有可程序化资源的装置的方块图，其包含如上面所述的内存组件。具有可程序化资源的装置虽然可在任何类型的集成电路装置中被实现，例如，具有可程序化资源的特定应用集成电路(Application Specific IntegratedCircuit，ASIC)；不过，其它装置则包括专属的可程序化逻辑装置(Programmable LogicDevice，PLD)。其中一种类型的PLD为复杂式可程序化逻辑装置(Complex ProgrammableLogic Device，CPLD)。CPLD包含二或更多个“功能方块(function block)”，它们会被连接在一起并且通过一已互连的切换器矩阵被连接至输入/输出(Input/Output，I/O)资源。CPLD的每一个功能方块皆包含一双层的及/或结构(AND/OR structure)，雷同于在可程序化逻辑阵列(Programmable Logic Array，PLA)或是可程序化阵列逻辑(ProgrammableArray Logic，PAL)装置中所使用的结构。另一种类型的PLD为可场程序化门阵列(FieldProgrammable Gate Array，FPGA)。于一典型的FPGA中，一由多个可配置逻辑方块(CLB)所组成的阵列会被耦合至多个可程序化的输入/输出方块(Input/Output Block，IOB)。该等CLB和IOB会通过一由多个可程序化的绕线连接资源所组成的阶层组织互连。此等CLB、IOB、以及可程序化的绕线连接资源会通过将一配置位串(通常是从芯片外的内存处)加载至该FPGA的配置内存胞之中而被客制化。在此等两种类型的可程序化逻辑装置中，该装置的功能是由被提供至该装置的一配置位串中用于达成此目的的配置数据位来控制。该等配置数据位可被储存在挥发性内存中(举例来说，静态内存胞，如同在FPGA和某些CPLD中)、被储存在非挥发性内存中(举例来说，闪存，如同在某些CPLD中)、或是被储存在任何其它类型的内存胞中。
图14的装置包括一具有大量不同的可程序化拼砖的FPGA架构1400，该等可程序化拼砖包含：数千兆位传收器(Multi-Gigabit Transceiver，MGT)1401；CLB 1402；随机存取内存方块(BRAM)1403；输入/输出方块(IOB)1404；配置与频率供应逻辑(CONFIG/CLOCKS)1405；数字讯号处理(Digital Signal Processing，DSP)方块1406；专属的输入/输出(I/O)方块1407(举例来说，配置端口以及频率端口)；以及其它可程序化逻辑1408，例如，数字频率管理器、模拟至数字转换器、系统监视逻辑、…等。某些FPGA还包含专属的处理器方块(PROC)1410，举例来说，其可被用来实现一软件应用程序。
在某些FPGA中，每一个可程序化拼砖皆包含一可程序化的互连组件(INT)1411，其具有送往以及来自每一个相邻拼砖中的一对应的互连组件的标准化连接线。所以，该等可程序化互连组件会一起实现用于图中所示FPGA的可程序化互连结构。该可程序化互连组件1411还包含送往以及来自相同拼砖里面的可程序化逻辑组件的连接线，如图14顶端所包含的范例所示。
举例来说，一CLB 1402可能包含一可被程序化用以实现使用者逻辑的可配置逻辑组件(Configurable Logic Element，CLE)1412以及单一可程序化互连组件1411。除了一或更多个可程序化互连组件之外，一BRAM 1403可能还包含一BRAM逻辑组件(BRL)1413。BRAM包含和一配置逻辑方块的分布式RAM分离的专属内存。一般来说，一拼砖中所包含的互连组件的数量相依于该拼砖的高度。在图中所示的实施例中，一BRAM拼砖具有和五个CLB相同的高度；但是，也可以使用其它数量。除了适当数量的可程序化互连组件之外，一DSP拼砖1406可能还包含一DSP逻辑组件(DSPL)1414。举例来说，除了该等可程序化互连组件1411的一个实例之外，一IOB 1404可能还包含一输入/输出逻辑组件(IOL)1415的两个实例。该装置的连接位置是由一用于达成此目的而被提供至该装置的配置位串中的配置数据位来控制。该等可程序化互连会响应于一配置位串中的位而达到连接的目的，该等连接包括被用于将各种讯号耦合至在可程序化逻辑中的电路或是其它电路(例如，BRAM或处理器)中被实现的电路的互连线。
在图中所示的实施例中，一位在该晶粒中心附近的圆柱区是用于配置、频率、以及其它控制逻辑。延伸自此圆柱的配置/频率分配区1409是用于跨越该FPGA的幅面宽度分配该等频率讯号和配置讯号。运用图14中所示的架构的某些FPGA包含额外的逻辑方块，它们会中断组成该FPGA的广大部分的规则圆柱结构。该等额外的逻辑方块可能是可程序化方块及/或专属逻辑。举例来说，图14中所示的处理器方块PROC 1410横跨数行CLB和BRAM。
请注意，图14的用意仅是解释一种示范性FPGA架构。一行中的逻辑方块的数量、该等行的相对宽度、行的数量和顺序、该等行中所包含的逻辑方块的类型、该等逻辑方块的相对尺寸、以及图14顶端所包含的互连/逻辑实现方式仅为示范性。举例来说，在一实际的FPGA中，不论该等CLB出现在何处，通常会包含一个以上的相邻CLB行，以便帮助有效的实现使用者逻辑。图14的实施例虽然关于具有可程序化资源的集成电路；不过，应该了解的是，下面更详细提出的电路和方法亦能够被实现在任何类型的ASIC中。
现在参考图15，图中所示的是根据一实施例的图14的装置的可配置逻辑组件的方块图。图15所示的是图14的装置的配置逻辑方块1402的可配置逻辑组件的简化形式。在图15的实施例中，单片M 1501包含四个查找表(LUTM)1501A至1501D，每一个查找表皆由六个LUT数据输入终端A1至A6、B1至B6、C1至C6、以及D1至D6来驱动而且每一个查找表会提供两个LUT输出讯号O5与O6。来自LUT 1501A至1501D的O6输出终端会分别驱动单片输出终端A至D。LUT数据输入讯号是由该FPGA互连结构透过输入多任务器来供应，该等输入多任务器可由可程序化互连组件1511来实现；而LUT输出讯号同样会被供应至该互连结构。单片M还包含：输出选择多任务器1511A至1511D，用以驱动输出终端AMUX至DMUX；多任务器1512A至1512D，用以驱动内存组件1502A至1502D的数据输入终端；组合式多任务器1516、1518、以及1519；弹跳多任务器电路1522至1523；由反向器1505和多任务器1506(它们一起在输入频率路径上提供一非必要的反向作用)所表示的电路；以及进位逻辑，其具有多任务器1514A至1514D、1515A至1515D、1520至1521、以及互斥OR门1513A至1513D。所有此等组件会如图15中所示般被耦合在一起。在没有显示图15中所示的多任务器的选择输入的地方，该等选择输入是由配置内存胞来控制。也就是，储存在配置内存胞中的配置位串的配置位会被耦合至该等多任务器的该等选择输入，用以选择该等多任务器的正确输入。为清楚起见，图15以及本文中其它的选定图式中省略此等众所熟知的配置内存胞。
在图中所示的实施例中，每一个内存组件1502A至1502D可以被程序化成具有同步或不同步正反器或锁存器的功能。同步和不同步功能之间的选择是通过程序化Sync/Asynch选择电路1503针对单片中的所有四个内存组件来进行。当一内存组件被程序化而使得S/R(设定/重置)输入讯号提供设定功能时，REV输入终端则会提供重置功能。当该内存组件被程序化而使得S/R输入讯号提供重置功能时，REV输入终端则会提供设定功能。内存组件1502A至1502D是由一频率讯号CK来进行频率控制，举例来说，该频率讯号CK可由一全域频率网络提供或是由该互连结构提供。此等可程序化内存组件是FPGA设计的技术中众所熟知的。每一个内存组件1502A至1502D会提供一经暂存的输出讯号AQ至DQ给该互连结构。因为每一个LUT 1501A至1501D会提供两个输出讯号O5与O6，所以，该LUT可被配置成具有两个5输入LUT的功能，其具有五个共享的输入讯号(IN1至IN5)；或者，可被配置成具有一个6输入LUT的功能，其具有输入讯号IN1至IN6。
在图15的实施例中，每一个LUTM 1501A至1501D可以运作在数种模式的任一者中。当在查找表模式中时，每一个LUT会有六个数据输入讯号IN1至IN6，该等数据输入讯号是透过多个输入多任务器由该FPGA互连结构来供应。64个数据数值中的其中一者会以讯号IN1至IN6的数值为基础从配置内存胞中被程序化选出。当在RAM模式中时，每一个LUT会有单一个64位RAM的功能或是具有共同寻址的两个32位RAM的功能。RAM写入数据会透过终端DI1(透过LUT 1501A至1501C的多任务器1517A至1517C)被供应至该64位RAM；或者透过输入终端DI1与DI2被供应至该等两个32位RAM。该等LUT RAM中的RAM写入运算是由来自多任务器1506的频率讯号CK以及由来自多任务器1507(其可选择性地传送频率致能讯号CE或写入致能讯号WE)的写入启动讯号WEN来控制。在移位缓存器模式中，每一个LUT具有两个16位移位缓存器的功能；或者，该等两个16位移位缓存器会被串连耦合，用以创造单一个32位移位缓存器。移入讯号是透过输入终端DI1与DI2中的一或两者来提供。16位和32位移出讯号可经由LUT输出终端来提供，而且32位移出讯号还可以更直接的方式透过LUT输出终端MC31来提供。LUT 1501A的32位移出讯号MC31可能还会透过输出选择多任务器1511D和CLE输出终端DMUX被提供至用于进行移位缓存器锁链连接的通用互连结构。据此，上面提出的电路和方法可以被实现在诸如图14和15的装置或是任何其它合宜的装置中。
现在参考图16，图中所示的是根据一实施例的用于实现一集成电路的方法流程图。明确地说，在步骤1602处，一p型磊晶层会被形成在一p型基板上。在步骤1604处，一n井和多个p井会被形成在该p型磊晶层中，每一个p井皆会有一n型晶体管，该n型晶体管会被耦合至该n井中的对应的p型晶体管。在步骤1606处会在该p型区中形成p分接区。在步骤1608处会形成该CMOS内存阵列的多个CMOS内存组件。在步骤1610处，该n井区和该多个p井中的少数电荷会被驱散。该少数电荷可能在如上面所述的各个p分接区处被驱散。图16的方法可以利用如已述的图1至15的实施例中任一实施例或是任何其它合宜的电路来实现。
所以，可以明白的是，本发明已经说明一种具有改良的辐射耐受性的全新集成电路以及实现集成电路的方法。熟习本技术的人士便会明白有各种替代例和等效例存在，它们并入本文所揭示的发明中。因此，本发明并非由前面的实施例来限制，而仅由后面的权利要求来限制。

Claims (10)

1.一种具有改良的辐射耐受性的集成电路，该集成电路包括：
一基板；
一n井，其被形成在该基板上；
一p井，其被形成在该基板上且沿着该n井延伸，其中，该集成电路包括多个内存胞，并且该多个内存胞具有在该p井中的n通道晶体管和在该n井中的p通道晶体管且沿着该p井和该n井于一行之中延伸；以及
一p分接区，其被形成在该p井中相邻于该n井，其中，该p分接区沿着该行的该多个内存胞而在被形成在该n井中的该p通道晶体管和被形成在该p井中的该n通道晶体管之间延伸并且被耦合至一接地电位。
2.根据权利要求1的集成电路，进一步包括一第二p井，其在该n井另一侧上与该n井相邻。
3.根据权利要求2的集成电路，其中，该第二p井包括被耦合至接地的第二p分接区。
4.根据权利要求3的集成电路，其中，该第二p井包括晶体管组件，该p分接区位于该n井和被形成在该第二p井中的晶体管组件之间。
5.根据权利要求4的集成电路，其中，该第二p井的该晶体管组件位于一行之中。
6.一种用于形成具有改良的辐射耐受性的集成电路的方法，该方法包括：
形成一n井于基板上；
形成一p井于该基板上且沿着该n井延伸，其中，该集成电路包括多个内存胞，该多个内存胞具有在该p井中的n通道晶体管和在该n井中的p通道晶体管且沿着该p井和该n井于一行之中延伸；以及
形成一p分接区于该p井中相邻于该n井，其中，该p分接区沿着该行的该多个内存胞而在被形成在该n井中的该p通道晶体管和被形成在该p井中的该n通道晶体管之间延伸并且被耦合至一接地电位。
7.根据权利要求6的方法，进一步包括形成一第二p井在该n井另一侧上与该n井相邻。
8.根据权利要求7的方法，进一步包括形成一第二p分接区于该第二p井中，其中该第二p分接区耦合至接地。
9.根据权利要求6的方法，其中，该n通道晶体管形成在第一行之中，该p通道晶体管形成在第二行之中。
10.根据权利要求9的方法，其中，形成该p分接区包括形成该p分接区于该多个内存胞的该n通道晶体管和该p通道晶体管之间。
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