KR20220005455A

KR20220005455A - 집적 회로 디바이스에서 신호를 송신하기 위한 회로 및 집적 회로 디바이스에서 신호를 송신하는 방법

Info

Publication number: KR20220005455A
Application number: KR1020217033586A
Authority: KR
Inventors: 선딥 램 고팔 아가르왈; 라마크리슈나 케이. 타니켈라
Original assignee: 자일링크스 인코포레이티드
Priority date: 2019-05-10
Filing date: 2020-04-28
Publication date: 2022-01-13
Also published as: CN113812091A; WO2020231627A1; EP3912269A1; US10804255B1; JP2022532183A

Abstract

집적 회로 디바이스에서 신호들을 송신하기 위한 회로가 설명된다. 회로는, 제1 다이(501), 제1 다이(501) 상에 적층된 제2 다이(502), 및 제1 다이(501)와 제2 다이(502) 사이에서 데이터를 송신하는 버퍼(513)를 포함하고, 버퍼(513)의 제1 인버터(512)는 제1 다이(501) 상에 있으며, 그리고 버퍼(513)의 제2 인버터(514)는 제2 다이(502) 상에 있다. 집적 회로 디바이스에서 신호들을 송신하는 방법이 또한 설명된다.

Description

집적 회로 디바이스에서 신호를 송신하기 위한 회로 및 집적 회로 디바이스에서 신호를 송신하는 방법

본 발명은 일반적으로 집적 회로 디바이스들에 관한 것으로, 특히 집적 회로 디바이스에서 신호를 송신하기 위한 회로 및 집적 회로 디바이스에서 신호를 송신하는 방법에 관한 것이다.

집적 회로 디바이스들의 구현은, 집적 회로 디바이스들의 사이즈를 감소시키고, 전력을 감소시키고, 성능을 향상시키고자 하는 노력으로 계속해서 변화하고 있다. 모든 제품과 마찬가지로, 제조 프로세스 동안 집적 회로 디바이스들의 수율을 증가시키기 위한 노력이 항상 존재한다. 최근에, 다수의 다이들을 갖는 집적 회로 디바이스들이 개발되었으며, 여기서, 다수의 다이들은, 이러한 다수의 다이들 사이의 신호들의 통신을 가능하게 하는 인터포저(interposer) 상에 배치될 수 있다. 집적 회로 디바이스들의 다른 구현들은 서로의 상부에 적층(stack)된 다수의 다이를 포함하며, 여기서, 적층된 다이 상의 회로들은 다이들 사이의 상호연결 엘리먼트(interconnect element)들, 예컨대 TSV(through silicon via)들을 통해 신호들을 송신할 수 있다.

그러나, 적층형(stacked) 집적 회로 디바이스들의 제조 동안, 다이들에 또는 다이들 사이의 연결부들에 결함들이 존재할 수 있으며, 이는 수율을 감소시키고 성능에 영향을 미칠 수 있다.

따라서, 종래의 디바이스들과 연관된 문제들을 감소시키는, 다수의 다이들을 갖는 집적 회로 디바이스에서 신호들을 송신하기 위한 회로 및 집적 회로 디바이스에서 신호들을 송신하는 방법에 대한 필요성이 존재한다.

집적 회로 디바이스에서 신호들을 송신하기 위한 회로가 설명된다. 회로는, 제1 다이, 제1 다이 상에 적층된 제2 다이, 및 제1 다이와 제2 다이 사이에서 데이터를 송신하는 버퍼를 포함할 수 있고, 버퍼의 제1 인버터는 제1 다이 상에 있으며, 그리고 버퍼의 제2 인버터는 제2 다이 상에 있다.

일부 구현들에서, 제1 인버터는 기준 전압을 수신하도록 구성될 수 있으며, 그리고 제2 인버터는 기준 전압에 기반하여 게이팅된 기준 전압(gated reference voltage)을 수신하도록 구성될 수 있다.

일부 구현들에서, 회로는 제2 다이 상의 제3 인버터를 더 포함할 수 있으며, 제3 인버터는 제1 인버터의 출력 및 기준 전압을 수신하도록 구성된다.

일부 구현들에서, 회로는 제2 다이 상에 적층된 제3 다이를 더 포함할 수 있으며, 제3 인버터는 제1 다이로부터 제3 다이로 데이터를 송신하도록 구성된다.

일부 구현들에서, 제2 다이는 제2 게이팅된 기준 전압을 수신하도록 구성된 상호연결 엘리먼트들을 포함할 수 있다.

일부 구현들에서, 상호연결 엘리먼트들은, 제2 게이팅된 기준 전압을 수신하도록 구성된 메모리 엘리먼트들로부터 제어 신호들을 수신하도록 구성된 선택 입력들을 갖는 선택 회로들을 포함할 수 있다.

일부 구현들에서, 제1 인버터는 3-상태 인버터(tri-state inverter)를 포함할 수 있고, 3-상태 신호를 수신하도록 구성될 수 있으며, 그리고 제2 인버터는 게이팅된 기준 전압을 수신하도록 구성될 수 있다.

일부 구현들에서, 제1 인버터 및 제2 인버터는, 제1 다이와 제2 다이 사이에서 연장되는 필러 연결부(pillar connection)에 커플링될 수 있다.

일부 구현들에서, 회로는 버퍼의 제2 인버터에 커플링된 전력 게이팅 회로를 더 포함할 수 있으며, 전력 게이팅 회로는 제2 인버터에 게이팅된 기준 전압을 인가하도록 구성된다.

일부 구현들에서, 제1 인버터는 제1 다이의 입력/출력 블록과 연관될 수 있으며, 그리고 제2 인버터는 제2 다이의 입력/출력 블록과 연관될 수 있다.

집적 회로 디바이스에서 신호들을 송신하는 방법이 또한 설명된다. 방법은, 제1 다이를 제공하는 단계, 제1 다이에 제2 다이를 적층하는 단계, 및 버퍼를 통해 제1 다이와 제2 다이 사이에서 데이터를 송신하는 단계를 포함할 수 있으며, 버퍼의 제1 인버터는 제1 다이 상에 있고, 그리고 버퍼의 제2 인버터는 제2 다이 상에 있다.

일부 구현들에서, 방법은 기준 전압을 수신하도록 제1 인버터를 구성하는 단계, 및 기준 전압에 기반하여 게이팅된 기준 전압을 수신하도록 제2 인버터를 구성하는 단계를 더 포함할 수 있다.

일부 구현들에서, 방법은 제2 다이 상에 제3 인버터를 구현하는 단계를 더 포함할 수 있으며, 제3 인버터는 기준 전압을 수신하도록 구성된다.

일부 구현들에서, 방법은 제2 다이 상에 제3 다이를 적층하는 단계를 더 포함할 수 있으며, 제3 인버터는 제1 다이로부터 제3 다이로 데이터를 송신하도록 구성된다.

일부 구현들에서, 방법은 제2 게이팅된 기준 전압을 수신하도록 제2 다이의 상호연결 엘리먼트들을 구성하는 단계를 더 포함할 수 있다.

일부 구현들에서, 상호연결 엘리먼트들을 구성하는 단계는, 제2 게이팅된 기준 전압을 수신하도록 구성된 메모리 엘리먼트들로부터 제어 신호들을 수신하도록 커플링된 선택 입력들을 갖는 선택 회로들을 구성하는 단계를 포함할 수 있다.

일부 구현들에서, 제1 인버터는 3-상태 인버터를 포함할 수 있고, 3-상태 신호를 수신하도록 구성될 수 있다.

일부 구현들에서, 방법은, 제1 다이와 제2 다이 사이에서 연장되는 필러 연결부에 제1 인버터 및 제2 인버터를 커플링시키는 단계를 더 포함할 수 있다.

일부 구현들에서, 방법은, 버퍼의 제2 인버터에 전력 게이팅 회로를 커플링시키는 단계를 더 포함할 수 있으며, 전력 게이팅 회로는 제2 인버터에 게이팅된 기준 신호를 인가하도록 구성된다.

일부 구현들에서, 제1 인버터는 제1 다이의 입력/출력 블록과 연관될 수 있고, 제2 인버터는 제2 다이의 입력/출력 블록과 연관될 수 있다.

도 1은 예시적인 적층형 집적 회로 디바이스의 블록도이다.
도 2는 예시적인 적층형 집적 회로 디바이스, 이를테면 도 1의 집적 회로 디바이스의 일부의 단면도이다.
도 3은 전력 게이팅된 기준 전압들을 수신하는 구역(region)들을 갖는 집적 회로의 일부의 블록도이다.
도 4는 전력 게이팅된 기준 전압들을 수신하는 회로 블록들을 갖는 집적 회로의 일부의 블록도이다.
도 5는 집적 회로 디바이스의 다이 사이에서 신호들을 송신하기 위한 회로의 일부의 블록도이다.
도 6은 집적 회로 디바이스의 다이 사이에서 신호들을 송신하기 위한 회로의 일부의 다른 블록도이다.
도 7은 도 5 및 도 6의 회로들에서 구현될 수 있는 예시적인 게이팅 회로의 블록도이다.
도 8은 도 7의 게이팅 회로의 동작을 도시하는 타이밍도이다.
도 9는 집적 회로 디바이스에서 신호들을 송신하는 방법을 도시하는 흐름도이다.
도 10은 집적 회로 디바이스에서 신호들을 송신하기 위한 방법들 및 회로들을 구현할 수 있는 프로그래밍가능 로직 디바이스의 블록도이다.
도 11은 도 10의 프로그래밍가능 로직 디바이스의 구성가능 로직 엘리먼트의 블록도이다.

집적 회로 패키지에 다수의 집적 회로 다이들을 구현하게 되면, 밀도의 증가 및 성능의 개선을 이끌 수 있다. 그러나, 패키징된 집적 회로 디바이스의 다이들의 일부분들은 결함이 있거나 또는 사용되지 않을 수 있다. 이를테면 AOA(active-on-active) 디바이스들에서 다이들을 적층하게 되면, 집적 회로(IC) 패키지 내에서 회로들이 더 근접하게 되어, 성능의 개선을 이끌 수 있다. 집적 회로 패키지에서 사용되는 적층된 다이들은, 웨이퍼들을 적층(이는 웨이퍼-투-웨이퍼 본딩(wafer-to-wafer bonding)으로 알려짐)한 다음, 적층된 웨이퍼들을 다이싱(dicing)하여, 집적 회로 패키지에서 구현되는 개별적인 적층된 다이들을 형성함으로써, 형성될 수 있다. 그러나, 제조 프로세스 동안 적층된 웨이퍼들을 다이싱하기 전에 웨이퍼-온-웨이퍼 스태킹(wafer-on-wafer stacking)이 이루어지기 때문에, 적층형 다이 아키텍처들에서 'KGD(known-good-die)'를 적층하는 것이 가능하지 않다. 즉, 적층된 웨이퍼들이 다이싱된 이후까지 식별될 수 없는, 다이 자체 내의 또는 다이들의 스택 내의 다이들 간의 결합(bond)들에 결함들이 존재할 수 있다. 결과적으로, 결함 허용오차(defect tolerance) 및 리던던시(redundancy)가 유익하다. 아래에서 제시되는 집적 회로 디바이스에서 데이터를 송신하기 위한 회로들 및 방법들은, 적층형 다이 아키텍처들에서 구현될 리던던시 방식에 대해 유리하다.

아래에서 제시되는 회로들 및 방법들은, 이를테면, 웨이퍼-투-웨이퍼 본딩을 사용하여 형성되는 적층형 FPGA(Field Programmable Gate Array) 서브시스템들과 같은 멀티-다이 집적 회로 디바이스에서 결함이 있는 다이 또는 결함이 있는 다이의 일부 상의 전류를 스위칭 오프(switch off)시키는 데 필요한 전력 게이팅(power gating)을 가능하게 한다. 일부 구현들에 따르면, 회로들 및 방법들은, 이중 전력 게이팅된 공급부(dual power gated supply)들, 이를테면, 메모리 디바이스들을 위한 더 높은 전압(예컨대, VGG), 및 더 높은 전압을 요구하지 않는 로직 회로들과 같은 회로들을 위한 더 낮은 전압(예컨대, VCCINT)을 갖는 3D 적층된 다이들을 제공한다. 전력 게이팅은 사용되지 않는 다이의 정적 누설(static leakage)을 감소시킨다. 그러나, 일부 구현들에서, 전력 게이팅된 구역(power gated region) 및 전력 게이팅되지 않은 구역(non-power gated region)이 동일한 다이 상에 공존할 수 있기 때문에, 전력 게이팅되지 않은 구역과 전력 게이팅된 구역 사이에 스퓨리어스(spurious) 전류 경로들이 존재할 수 있다. 게이팅되지 않은 구역과 게이팅된 구역 사이에 격리 셀(isolation cell)들을 사용하게 되면, 이러한 스퓨리어스 전류 경로들을 중단시킨다. 버퍼의 인버터들을 분할하는 회로들 및 방법들은 격리(isolation)를 제공하며, 여기서, 제1 인버터는 회로의 게이팅되지 않은 공급 구역 상에 있고, 제2 인버터는 게이팅된 구역과 공급부를 공유하는 게이팅된 공급부 상에 있다.

일부 구현들에 따르면, 드라이버의 인버터는 2개의 다이에 걸쳐 분할될 수 있고, 여기서, 인버터들 중 하나, 이를테면 버퍼의 제2 인버터에는 게이팅된 기준 전압이 공급될 수 있다. 따라서, 전력 게이팅된 인버터(power gated inverter)는, 게이팅된 전력 공급부와 게이팅되지 않은 전력 공급부 사이의 격리 셀의 역할을 하며, 결함이 있는 다이 내의 소스/드레인 부하들로부터 액티브 다이 내의 드라이버를 격리시킨다. 이러한 회로 어레인지먼트는 면적에 영향을 미치지 않지만, 다이-다이 연결들의 구현의 개선을 제공한다. 즉, 종래의 디바이스의 동일한 다이 상에 버퍼의 2개의 인버터들을 가질 필요가 있을 것이기 때문에, 2개의 다이들 사이에 버퍼의 인버터들을 분할하는 것, 이 경우 종래의 버퍼 어레인지먼트의 다이의 제2 인버터는 인버터의 면적을 차지하게 될 것이며, 이러한 인버터는 다음 다이로 이동한다. 따라서, 사용되는 인버터가 본질적으로 다른 다이로 이동되기 때문에 면적에 영향을 미치지 않는다.

명세서가 신규한 것으로 간주되는 본 발명의 하나 이상의 구현들의 특징들을 정의하는 청구항들을 포함하지만, 회로들 및 방법들이 도면들과 함께 설명을 고려하여 더 양호하게 이해될 것이라고 여겨진다. 다양한 회로들 및 방법들이 개시되지만, 회로들 및 방법들이 다양한 형태들로 구현될 수 있는 단지 본 발명의 어레인지먼트들의 예시일 뿐이라는 것을 이해해야 한다. 따라서, 본 명세서 내에서 개시된 특정한 구조적 및 기능적 세부사항들은 제한으로서 해석되는 것이 아니라, 오로지, 청구항들에 대한 기반으로서 그리고 사실상 임의의 적절하게 상세한 구조로 본 발명의 어레인지먼트들을 다양하게 이용하기 위해 당업자에게 교시하기 위한 대표적인 기반으로서 해석되어야 한다. 또한, 본원에서 사용되는 용어들 및 어구들은 제한하는 것으로 의도되는 것이 아니라 오히려, 회로들 및 방법들의 이해가능한 설명을 제공하도록 의도된다.

먼저, 도 1을 참조하면, 예시적인 적층형 집적 회로 디바이스(100)의 블록도가 도시된다. 더 구체적으로, 여기에서 패키지 기판으로서 예시적으로 도시된 기판(102)은, 도 2에서 더 상세히 설명될 바와 같이, 상호연결 엘리먼트들에 의해 전기적으로 연결되는 복수의 다이들을 수용하도록 구성된다. 대안적으로, 기판은 인터포저를 포함할 수 있으며, 이러한 인터포저는 패키지 기판, 또는 집적 회로 디바이스의 다이들을 수용하기 위해 사용되는 임의의 다른 엘리먼트 상에 포지셔닝된다. 도 1에 도시된 바와 같이, 다이들의 제1 스택은, 패키지 기판으로 신호들을 라우팅하는 것을 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응하는 상호연결 층(108)을 갖는 제1 기판(106)을 포함한다. 상호연결 엘리먼트들은, 예컨대, 다이로 그리고 다이로부터 신호들을 라우팅하기 위한, 솔더 범프들, 하이브리드 상호연결 기술, 또는 임의의 다른 전도성 엘리먼트를 포함할 수 있다. 제2 기판(110)은 신호들을 라우팅하는 것을 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응하는 상호연결 층(112)을 갖는다. 제3 기판(114)은 신호들을 라우팅하는 것을 또한 가능하게 하는 상호연결 엘리먼트들을 포함하는 대응하는 상호연결 층(116)을 갖는다. 패키지 덮개(118)는 기판(114)을 커버하거나 복수의 다이들을 캡슐화(encapsulate)하기 위해 포함될 수 있다. 도시된 바와 같은 기판 및 상호연결 층 쌍들(106 및 108, 110 및 112, 및 114 및 116)은 3개의 다이를 형성하며, 도 2를 참조하여 아래에서 더 상세히 설명될 바와 같이 다이들 사이에 신호들을 라우팅하도록 구성된다. 도 1의 어레인지먼트는 적층된 다이의 일반적인 어레인지먼트를 예시적으로 도시하도록 의도된다는 것을 이해해야 하며, 여기서 다이들의 특정 어레인지먼트들은 페이스-투-페이스 다이(Face-to-Face die)들(액티브-온-액티브 다이(active-on-active die)들로도 또한 알려짐) 및 페이스-투-백 다이(Face-to-Back die)들의 상이한 구성들을 가질 수 있고, 여기서 전면(face)은 금속 층 측 BEOL(back end-of-line)을 나타내고 그리고 후면(back)은 기판을 나타낸다. 상호연결 엘리먼트들은 다이들의 구성에 따라 다이의 TSV들 또는 BEOL 금속 층들을 포함할 수 있다. 페이스-투-백 본딩의 경우, 다이들 사이의 상호연결부들은 기판(즉, TSV들이 있는 곳)에서 구현된다. 일 예에 따르면, 상호연결 층(112)은 기판(110)(즉, 후면)의 금속 층들을 (즉, 전면 상에)을 포함할 수 있으며, 여기서 상호연결 층(112) 및 기판(110)이 함께 하나의 다이 층을 형성한다. 하나의 다이로부터 다른 다이로의 또는 기판 패키지와 다이 사이의 상호연결부들은, 다이들의 배향에 따라, 금속 층들 또는 TSV들을 포함할 수 있다. 적층형 IC 디바이스는 상이한 타입들의 TSV들, 이를테면, FEOL(front end of line) 프로세스 동안, 예컨대 트랜지스터들, 커패시터들 또는 저항기들과 같은 디바이스들이 생성되기 전에 제조되는 비아-퍼스트(via-first) TSV들; 트랜지스터들, 커패시터들 또는 저항기 디바이스들이 패터닝된 후, 하지만 BEOL(back-end-of-line) 프로세스에서 금속 층들이 형성되기 전에 제조되는 비아-미들(via-middle) TSV들; 및 BEOL(back-end-of-line) 프로세스 동안 또는 그 이후에 제조되는 비아-라스트(via-last) TSV들을 포함할 수 있다는 것에 유의해야 한다. 비아-미들 TSV들은 현재, 인터포저 스택들뿐만 아니라 진보된 3D IC들에 대한 공통 옵션이다.

집적 회로 디바이스는, 다이들의 세트(104)와 유사한 방식으로 구현될 수 있는 제2 세트의 다이들(120)을 포함하는 부가적인 세트의 다이들을 포함할 수 있으며, 여기서, 기판(102)은 제1 세트의 다이와 제2 세트의 다이 사이의 신호들의 통신을 가능하게 한다. 예시적인 적층형 집적 회로 디바이스(100)가 예로서 도시되어 있지만, 패키지 기판의 수평 평면 상에서 서로 인접하게 포지셔닝되는 다이들을 포함하여, 다이들의 다른 어레인지먼트들이 구현될 수 있다는 것을 이해해야 한다. 또한, 회로들 및 방법들의 예들이 집적 회로 디바이스의 적층된 다이들을 참조하여 설명되지만, 회로들 및 방법들은, 패키지 기판의 수평 평면 상에서 서로 인접하는 다이들에서 구현될 수 있다는 것을 이해해야 하며, 여기서, 제1 세트의 다이들(104) 중의 다이는 제2 세트의 다이들(120) 중의 다이와 통신할 수 있다. 일 구현에 따르면, 다이들 사이의 신호들의 전달을 가능하게 하는 버퍼의 인버터들은 다이들 사이에 분할되며, 여기서, 버퍼의 제1 인버터는 제1 다이와 제2 다이 사이의 경계(boundary)의 제1 측 상에 있고, 버퍼의 제2 인버터는 제1 다이와 제2 다이 사이의 경계의 제2 측 상에 있다. 경계는, 예컨대, 2개의 적층된 다이들의 최상부 표면 및 최하부 표면일 수 있다. 대안적으로, 적층되지 않은 다이(예컨대, 기판 또는 인터포저의 수평 평면 상에 있는 다이들 또는 수평 평면 상의 다른 세트들의 적층된 다이들 중의 다이들)에 대한 어레인지먼트의 경우, 경계는 예컨대, 다이들 중 하나의 다이의 최상부 또는 최하부 중 하나를 포함할 수 있다. 예컨대, 2개의 다이 사이에서 버퍼의 인버터들을 분할하는 회로들 및 방법들은, 다이들의 하나의 스택 중의 다이 내의, 버퍼의 하나의 인버터, 및 다이들의 다른 스택 중의 다이 내의, 버퍼의 다른 하나의 인버터를 포함할 수 있으며, 여기서 경계는 다이들 중 하나의 다이의 최상부 또는 최하부 중 적어도 하나를 포함한다.

이제, 도 2를 참조하면, 예시적인 적층형 집적 회로 디바이스(200)의 일부의 단면도가 도시되는 바, 이는 도 1의 집적 회로 디바이스의 단면일 수 있지만, 5개의 다이들을 갖는다. 적층형 집적 회로 디바이스(200)는, 여기에서 다이 1(Die 1) 내지 다이 5(Die 5)로서 예시적으로 도시되는 복수의 다이들을 포함한다. 각각의 다이는 일반적으로, 동일한 타입의 엘리먼트들, 이를테면, 실리콘에 형성된 액티브 엘리먼트들, 금속 트레이스들 및 비아들을 포함할 수 있으며, 각각의 다이에서 이들에게는 동일한 참조 번호들이 지정된다. 예컨대, 각각의 다이는, 게이트 영역(210), 및 웰 영역(209) 내의 소스(206) 및 드레인(208)을 포함하는 트랜지스터로서 여기에서 예시적으로 도시되는 액티브 엘리먼트들(204)을 갖는 기판(202)을 포함할 수 있다.

다이의 기판의 액티브 엘리먼트들은 상호연결 엘리먼트들에 의해 서로 그리고 다른 다이의 엘리먼트들에 연결될 수 있으며, 이러한 상호연결 엘리먼트들은 비전도성 층들에 의해 분리되는 금속 층들의 금속 트레이스들, 및 비전도성 층들을 통해 금속 층들의 부분들을 연결하는 비아들을 포함할 수 있다. 더 구체적으로, 상호연결 엘리먼트들(212)은 도시된 바와 같이 비아들(214)에 의해 함께 커플링된다. 종종 TSV(through silicon via)들로서 지칭되는, 기판을 통해 연장되는 비아들(216)은, 기판의 후면측 상의 컨택 엘리먼트(contact element)들(218)로부터 연장되고, 컨택 엘리먼트들(218)은 컨택 엘리먼트(220)에 커플링될 수 있으며, 컨택 엘리먼트(220)는, 외부 연결을 제공하기 위해, 절연 층(224)을 통해 연장되는 컨택 패드(222)로의 연결을 가능하게 한다. 다이들 사이에 전기 연결을 제공하기 위해 다른 컨택 엘리먼트들이 또한 구현될 수 있다. 예컨대, 제1 다이의 제1 컨택 엘리먼트(226)는 제2 다이의 제2 컨택 엘리먼트(228)에 전기적으로 커플링될 수 있으며, 이러한 컨택 엘리먼트들(226 및 228)은 하이브리드 컨택 엘리먼트(230)의 일부일 수 있다. 도 2의 예는, 아래에서 더 상세히 설명되는 바와 같이, 도 3 및 도 4의 회로들이 구현될 수 있는 디바이스의 예를 도시하기 위해 제공된다.

도 2의 회로는 예로서 도시되며, 임의의 배향으로 구현될 수 있는 임의의 개수의 다이들을 포함할 수 있다. 다이들의 페이스-투-페이스 어레인지먼트가 다이 1과 다이 2 사이에 도시되고 그리고 페이스-투-백사이드 어레인지먼트가 다른 다이의 연결들에서 도시되어 있지만, 다이들의 다른 배향들이 구현될 수 있다는 것을 이해해야 한다. 다이의 일부 또는 전부는 동일한 타입의 디바이스, 이를테면 PLD(programmable logic device)일 수 있거나, 또는 상이한 다이에 특정 기능, 이를테면 메모리 또는 로직을 가질 수 있다.

이제, 도 3을 참조하면, 전력 게이팅된 기준 전압들을 수신하는 구역들을 갖는 집적 회로의 일부(300)의 블록도가 도시된다. 신호들을 송신하기 위한 회로들 및 방법들은 임의의 타입의 집적 회로 디바이스에서 구현될 수 있다. 그러나, 이러한 회로들 및 방법들은, 특정 기능들에 전용되고 그리고 반복되는 회로 엘리먼트들을 갖는 집적 회로 디바이스들, 이를테면 아래에서 도 10 및 도 11에서 예로서 도시되고 설명되는 PLD들에서 유리하다.

도 3의 예에 따르면, 회로는, 대응하는 전력 게이팅 회로(303)를 갖는 제1 회로 구역(302), 대응하는 전력 게이팅 구역(305)을 갖는 제2 회로 구역(304), 대응하는 전력 게이팅 회로(307)를 갖는 제3 회로 구역(306), 및 대응하는 전력 게이팅 회로(309)를 갖는 제4 회로 구역(308)을 포함하는 4개의 구역들로 분할될 수 있다. 회로 구역들 각각에 대해, 제1 기준 전압(제1 Vref)이 제1 입력(310) 및 대응하는 전력 게이팅 회로의 입력(312)에 커플링되며, 대응하는 전력 게이팅 회로의 게이팅된 출력은 회로 구역의 제2 입력(314)에 커플링된다. 아래에서 더 상세히 설명될 바와 같이, 제1 기준 전압에 대응하는 게이팅된 기준 전압은, 대응하는 제어 신호(도 3에서 Control 1 - Control 4로 지정됨)에 대한 응답으로, 회로 구역에 커플링된다. 제2 기준 전압(제2 Vref)이 입력(316)에 커플링된다.

제2 기준 전압이 대응하는 전력 게이팅 회로에 커플링되지 않지만, 제2 기준 전압과 입력(316) 사이에 제2 전력 게이팅 회로가 구현될 수 있다. 일 구현에 따르면, 제1 기준 전압은 더 낮은 전압(예컨대, VCCINT)일 수 있고, 제2 기준 전압은 더 높은 전압(예컨대, VGG)일 수 있다. 4개의 구역들이 예로서 도시되어 있지만, 임의의 개수의 구역들이 구현될 수 있고, 임의의 개수의 게이팅된 그리고 게이팅되지 않은 기준 전압들이 사용될 수 있다는 것을 이해해야 한다. 또한, 단일 기준 전압 또는 2개 초과의 기준 전압들이 구현될 수 있다.

이제, 도 4를 참조하면, 전력 게이팅된 기준 전압들을 수신하는 회로 블록들을 갖는 집적 회로 어레인지먼트의 일부(400)의 블록도가 도시된다. 도 4의 회로 어레인지먼트는, 대응하는 전력 게이팅 회로(403)를 갖는 CLE(configurable logic element)들(402), 대응하는 전력 게이팅 회로(405)를 갖는 상호연결 엘리먼트 블록들(404), 및 대응하는 전력 게이팅 회로(407)를 갖는 CRAM(configuration random access memory)(406)을 포함한다. CLE들, 상호연결 엘리먼트 블록들 및 CRAM들의 세부 사항들은 도 10 및 도 11을 참조하여 더 상세히 설명될 것이다.

도 4의 구현에 따르면, CLE들(402) 중 일부는 입력(410)에서 제1 기준 전압(예컨대, VCCINT)을 수신하도록 구성되는 한편, 다른 CLE들은 입력(410)에서 게이팅된 제1 기준 전압을 수신하도록 구성될 수 있다. 더 구체적으로, 게이팅된 제1 기준 전압에 대해, 제1 기준 전압은 전력 게이팅 회로(403)의 입력(412)에 커플링되며, 이 전력 게이팅 회로(403)는 또한, 제어 입력(414)에서 CLE 게이팅 제어 신호(예컨대, CC1 . . . CCn)를 수신하도록 커플링된다. CLE들(402)이, 게이팅된 또는 게이팅되지 않은, 단지 하나의 기준 전압만을 수신하지만, CLE들은, 게이팅된 그리고 게이팅되지 않은 전압, 및 하나 초과의 게이팅된 그리고 게이팅되지 않은 전압을 각각 수신하도록 구성될 수 있다는 것을 이해해야 한다.

도 4의 회로 어레인지먼트는 또한, 각각이 제1 기준 전압 및 게이팅된 제1 기준 전압을 수신하는 것으로 예시적으로 도시된 복수의 상호연결 엘리먼트 블록들(404)을 포함한다. 더 구체적으로, 제1 기준 전압은 상호연결 블록(404)의 입력(420)에 제공된다. 대응하는 전력 게이팅 회로는 또한, 상호연결 엘리먼트 블록들(404) 각각에 대해, 입력(422)에서 기준 전압을 수신하며, 그리고 제어 입력(426)에 커플링된 대응하는 제어 상호연결 신호(CI1-CIn)에 대한 응답으로, 상호연결 엘리먼트 블록(404)의 입력(424)에 커플링되는 게이팅된 기준 전압을 생성하도록 구성된다.

도 4의 회로 어레인지먼트는 또한, 각각이 제2 기준 전압(VGG) 및 게이팅된 제2 기준 전압(Gated VGG)을 수신하는 것으로 예시적으로 도시된 복수의 CRAM 블록들(406)을 포함한다. 더 구체적으로, 대응하는 전력 게이팅 회로(407)는, CRAM 블록들(406) 각각에 대해, 입력(432)에서 제2 기준 전압(예컨대, VGG)을 수신하며, 그리고 제어 입력(434)에서의 대응하는 CRAM 제어 신호(CC1-CCn)에 대한 응답으로, CRAM들(406)의 입력(430)에 커플링되는 게이팅된 제2 기준 전압을 생성하도록 구성된다. 도 4의 회로 어레인지먼트가 전력 게이팅의 상이한 어레인지먼트들을 갖는 3개의 타입들의 회로 블록들을 포함하지만, 도 4의 어레인지먼트는 예시적으로 제공된 것이며, 상이한 타입들의 회로 블록들이 상이한 전력 게이팅 구성들로 구현될 수 있다는 것을 이해해야 한다.

집적 회로 디바이스들, 이를테면 이중 전압 공급부들을 갖는 프로그래밍가능 로직 디바이스들(예컨대, 메모리 셀들에는 더 높은 전압(VGG)이 공급될 수 있고 그리고 코어에는 공칭 전압(VCCINT)이 공급될 수 있음)에서, VCCINT를 전력 게이팅하는 것이 유리할 수 있다. 더 높은 전압(VGG)의 전력 게이팅이 또한 유리할 수 있는데, 왜냐하면 일부 회로들(예컨대, 더 높은 전압을 수신하는 CRAM(configuration random access memory) 셀들)은, 7nm 기술에서, IC 디바이스의 총 전력의 최대 15%일 수 있는 누설을 가질 수 있기 때문이다. 따라서, 아래에서 더 상세히 설명될 바와 같이, 정적 전력을 절약할뿐만 아니라 수율을 개선하기 위해, 불량 다이들 상의 전압들 둘 모두를 게이팅하는 것이 유리할 수 있다.

전력 공급부들을 게이팅하는 것이 유리하기는 하지만, 일부 회로는 상시-온(always-on) 블록들을 서빙하기 위해, 게이팅되지 않은 공급부 상에 있어야 할 필요가 있다는 것에 유의해야 한다. 예컨대, 도 1 및 도 2의 집적 회로 디바이스와 같은 3D IC들에서, 결함이 있는 다이 중 하나의 다이의 공급부들이 전력 게이팅되는 경우, 결함이 있는 다이 상에 전력 게이팅된 부하들을 가질 수 있는, 결함이 있는 전력 게이팅된 다이를 가로질러 전파하기 위해 여전히 액티브 신호들을 가질 필요가 있다(여기서, 다이 사이의 신호들은 일반적으로 z 신호들(즉, 적층된 다이들 사이에서 z 방향으로 연장됨)로 지칭된다). 결함이 있는 다이로의 신호들의 송신은, 게이팅되지 않은 공급부로부터 게이팅된 공급부로의 스퓨리어스 누설 경로들을 생성할 수 있고, 또한, 경로들 상에서의 스퓨리어스 누설로 인해, 전력 게이팅된 다이들 상에 불명확(indefinite)한 댕글링 커패시턴스(dangling capacitance)를 초래할 수 있으며, 이는 성능에 상당한 영향을 미칠 수 있다. 따라서, 격리 회로가 필요한데, 이는 통상적으로 고가이며, 그리고 종래의 디바이스들에 있어서 면적 제한되는 FPGA 상호연결 블록에서는 바람직하지 않다. 도 5 및 도 6의 격리 회로의 어레인지먼트는, 2개의 다이 사이에 버퍼의 인버터들을 분할하고 그에 따라 부가적인 회로에 대한 필요성을 제거함으로써, 종래의 격리 회로의 결함들을 극복한다.

액티브 z-신호들(즉, 2개의 적층된 다이 사이의 수직 방향의 신호들)은, 인접한 다이 상의 부하들 및 다수의 다이들에 걸친 부하들을 포함하는 상이한 타입들의 부하들에 커플링될 수 있다. 도 5 및 도 6에서 제시되는 회로들 및 방법들은, 다이의 상호연결 엘리먼트의 버퍼(즉, 드라이버)의 2개의 인버터들을 2개의 인버팅 스테이지들로 분할함으로써 종래의 디바이스들의 문제들을 극복하는 바, 여기서, 제1 인버터는 신호 드라이버를 포함하는 하나의 다이 상에 있고, 그리고 제2 인버터는 부하 다이(load die)인 제2 다이 상에 있다. 제1 인버터는 다수의 다이에 걸친 신호들의 전달을 가능하게 하기 위해, 전력 게이팅되지 않은 공급부를 사용하여 구현될 수 있는 한편, 제2 인버터는 전력 게이팅된 공급부 상에 있을 수 있다. 전력 게이팅된 공급을 수신하는 제2 인버터는 격리 셀로서 기능한다. 그렇지 않으면 필요하지 않은 회로들을 요구하는 종래의 격리 셀들과 달리, 드라이버를 분할하는 회로들 및 방법들은 유한(finite) 부하 커패시턴스를 제공하고, 다이들 사이에서 공유되는 연결들, 이를테면, 다이들에 걸쳐 공유되는 z-연결의 성능을 개선한다.

즉, 회로들 및 방법들은 전력-게이팅된 공급부에 연결된 인버터를 제공하는 바, 이는 분할 기법으로 인해 추가의 회로 풋프린트 없이 구현될 수 있고, 전력 게이팅되지 않은 솔루션에 비해 성능을 개선시킨다. 회로들 및 방법들이 또한 VGG의 완전한(full) 전력 게이팅(이는 부가적인 전력 절약과 함께 제품의 수율을 개선하는 것을 도움)을 가능하게 하지만, 다이들에 걸친 분할된 인버터들의 전략은, 3D IC들 상의 상호연결의 성능을 개선하기 위해 전력 게이팅에 관계없이 사용될 수 있다.

이제, 도 5를 참조하면, 집적 회로 디바이스의 적층된 다이 사이에서 신호들을 송신하기 위한 회로(500)의 일부의 블록도가 도시된다. 도 5의 회로는, 2 다이의 일부인 엘리먼트들, 더 구체적으로는, 제1 다이(501) 및 제2 다이(502) 상의 드라이버와 연관된 버퍼의 엘리먼트들을 포함한다. 회로(500)는, 제1 입력(504) 및 제2 입력(506)에서 입력 신호들(Input_1 및 Input_2)을 수신하도록 적응된 멀티플렉서로서 여기에서 예시적으로 도시된 제1 선택 회로(503)를 포함할 수 있으며, 여기서, 입력에 제공되며 그리고 메모리 엘리먼트(509)에 대한 응답으로 생성되는 제어 신호는, 출력(510)에서 (Input_1 및 Input_2 신호들 중) 선택된 값을 생성하는 것을 가능하게 한다. 메모리 엘리먼트(509)는 CRAM의 일부일 수 있고, 도 4를 참조하여 위에서 설명된 바와 같은 기준 전압(예컨대, VGG)을 수신할 수 있다는 것에 유의해야 한다. 유의해야 할 사항으로서, 선택 회로(503)는 입력(508)에서 선택 회로의 입력을 선택하기 위한 선택 신호를 수신하도록 구성되고 그리고 선택 회로(530)는 VGG 기준 전압을 수신하는 메모리 엘리먼트를 통해 입력(537)에서 선택 신호를 수신하도록 구성되지만, 메모리 엘리먼트들은 게이팅되지 않은 상이한 기준 전압을 수신할 수 있다는 것을 이해해야 한다. 즉, 선택 회로들(503 및 530)은, 예컨대, 다이 2 또는 다이 2의 일부가 결함이 있더라도, 다이 사이의, 이를테면 다이 1과 다이 3 사이의 신호들의 전달을 가능하게 하기 위해, 상시 온(always on)인 선택 입력 신호들에 의해 제어된다. 제어 신호들이 메모리 엘리먼트들을 통해 선택 회로들의 제어 입력들에 제공되지만, 제어 신호들은 선택 회로들(503 및 530)이 상시 온이 되게 하는 것을 가능하게 하는 다른 회로 엘리먼트들에 의해 제공될 수 있다는 것을 이해해야 한다.

출력(510)에서 생성된 출력 신호는 버퍼(513)의 제1 인버터(512)에 커플링되고, 버퍼(513)의 출력은 상호연결 엘리먼트(516)를 통해 제2 인버터(514)에 커플링된다. 제1 인버터(512) 및 제2 인버터(514)는, 제1 다이와 제2 다이 사이에서 분할되는 버퍼의 일부이다. 상호연결 엘리먼트(516)는, 제1 다이 상의 제1 인버터와 제2 다이 상의 제2 인버터 사이의 신호들의 전달을 가능하게 하는 임의의 타입의 컨택 엘리먼트일 수 있다. 예로서, 상호연결 엘리먼트(516)는 양쪽 다이의 엘리먼트들, 이를테면, 컨택 패드들, TSV들, 금속 트레이스들, 또는 하이브리드 본드 엘리먼트의 엘리먼트들을 포함할 수 있다.

제2 인버터(514)는 복수의 입력들 중 제1 입력(520)에서 선택 회로(518)에 커플링될 수 있다. 선택 회로(518)의 출력 신호는, 선택 입력들(523)에서의 입력들에 대한 응답으로 출력(522)에서 생성된다. 일부 구현들에 따르면, 선택 입력들(523)은 메모리 셀들(524 및 526)의 출력들을 수신한다. 메모리 셀들(524 및 526)은, 게이팅된 VGG 전압과 같은 게이팅된 기준 전압을 수신하는 CRAM의 일부일 수 있다. 제2 인버터(514)의 게이팅을 제공함으로써, 게이팅되지 않은 회로 구역으로부터 게이팅된 회로 구역으로의 누설/스퓨리어스 전류를 감소시키는 것이 가능하다. 집적 회로 디바이스의 회로들에는 다수의 누설 경로들이 있다. 예컨대, 다이 2의 드라이브 경로에, 이를테면 입력(520)에 커플링된 선택 회로(518)의 트랜지스터에 누설 경로가 존재할 수 있다. 더 구체적으로, 입력(520)에 커플링된 P-채널 트랜지스터를 포함하는 송신 게이트에 누설 전류가 존재할 수 있으며, 여기서, 전류는 P-채널 트랜지스터의 소스로부터 트랜지스터의 벌크로 누설될 수 있다. 또한, 입력(520)과 입력(521) 사이의 P-채널 트랜지스터를 포함하는 경로에 누설이 존재할 수 있다. 게이팅된 기준 전압을 사용하는 인버터(514)에 신호를 송신하는 상호연결 엘리먼트(516)와 그러한 인버터(514) 사이에 격리를 제공함으로써, 다이 2에서의 전류 누설, 이를테면 선택 회로(518)에서의 전류 누설이 감소될 수 있다. 전류 누설은 일반적으로, 게이팅되지 않은 구역과 게이팅된 구역 사이에 있다는 것에 유의해야 한다. 전류 누설에 부가하여, 능동적으로 턴온된 경로는 게이팅되지 않은 구역으로부터 게이팅된 구역으로의 전류 경로들을 초래하며, 여기서, 게이팅된 공급부에 의해 제공되는 격리는 그러한 전류 경로들을 턴오프시킬 것이다.

상호연결 엘리먼트(516)를 통해, 인버터(512)로부터, 다이 2의 다른 부분들을 포함하는, 집적 회로 디바이스의 다른 부분들로, 또는 집적 회로 디바이스의 적층형 다이 어레인지먼트의 다이 3으로 신호를 전달하는 것을 가능하게 하기 위해, 다이 2 상에 부가적인 엘리먼트들이 제공된다. 예컨대, 게이팅된 기준 전압(예컨대, gated VCCINT)이 아닌, 기준 전압(예컨대, VCCINT)을 수신하는 인버터(528)는, 상호연결 엘리먼트(516)를 통해 다이 2에 제공되는 신호가 다이 2의 다른 부분들 및 다이 3에 제공될 수 있도록 보장하기 위해 제공된다. 인버터(528)는 상호연결 엘리먼트(516)에서 생성된 신호를 수신하고, 신호를 라우팅하기 위해 다른 회로 엘리먼트들에 이 신호를 제공한다. 예컨대, 다른 회로 엘리먼트들은, 신호를 수신하도록 구성된 입력(534) 및 입력(532)을 갖는 멀티플렉서(530)를 포함할 수 있으며, 이러한 신호는 선택 입력(537)에서 수신된 신호에 대한 응답으로 출력(536)에 제공되는 신호로서 선택될 수 있고, 선택 입력(537)에서 수신된 신호는 메모리 엘리먼트로부터 수신될 수 있고, 메모리 엘리먼트는 기준 신호를 수신하는 CRAM 메모리 셀(538)일 수 있다. 출력(536)은 인버터(540)에 커플링되며, 이 인버터(540)는 기준 전압(Vref)을 수신하고, 상호연결 엘리먼트(542)를 통해, 집적 회로 디바이스의 다른 부분들, 이를테면 다이 2의 다른 부분들, 또는 다이 3(541)에 출력을 제공하여, 다이 3으로의 신호들의 전달을 가능하게 한다. 상호연결 엘리먼트(516)로부터 집적 회로의 다른 부분들로의 신호들의 전달을 가능하게 하는 인버터(528) 및 다른 엘리먼트들을 제공함으로써, 다이 1로부터의 신호가 집적 회로 디바이스의 다른 부분들로 전달될 수 있으며, 이는 인버터(514)가 게이팅된 기준 전압에 의해 제어되도록 허용하여, 집적 회로의 결함이 있는 부분을 피하고 그리고 사용되지 않을 수 있는 디바이스, 이를테면 선택 회로(518)에서의 전류 누설을 막는다.

회로들 및 방법들은, 다이 상에 vccint-gnd 단락과 같은 단락이 존재한다는 이점을 제공한다. 전력 게이팅이 없는 경우, 다이는 폐기되어야 할 것이다. 그러나, 전력 게이팅에 의해, 단락은 가상 vccint-gnd 단락으로 변환되며, 따라서 이는 vccint-gnd 단락을 피하기 위해 사용된다. Vccint는 스택 내의 모든 다이들에 대해 공통일 수 있는 글로벌 공급부인 반면, 가상 vccint는 그 특정 다이에 대한 로컬 공급부이다. 이러한 로컬 공급부 상의 임의의 단락들은 글로벌 외부 공급부로부터 격리될 수 있다. 결함이 있는 다이의 사용을 피함으로써, 수율이 개선된다. 예컨대, 3개의 다이들의 스택이 있고 그리고 하나의 다이 상에 vccint-gnd 단락이 있는 경우, 다이 중 하나가 결함이 있는 곳에서 전력 게이팅이 없다면, 다수의 다이들을 갖는 디바이스를 버릴 필요가 있을 것이다. 전력 게이팅을 이용하면, 2개의 다이들의 스택은 여전히 기능적일 것이다.

이제, 도 6을 참조하면, 집적 회로 디바이스의 적층된 다이 사이에서 신호들을 송신하기 위한 회로(600)의 일부의 다른 블록도가 도시된다. 도 6의 회로는, 필러 연결부(pillar connection)(603)가 다이들(601 및 602) 사이에 연장되고 그리고 3-상태 인버터들이 필러 연결부에 3-상태 신호들을 제공하고 그로부터 3-상태 신호들을 수신하도록 적응된다는 것을 제외하고, 도 5의 회로와 유사하다. 도 6에 도시된 바와 같이, 버퍼(605)의 인버터(604)는 입력 신호를 수신하도록 구성되며, 그리고 필러 연결부에 신호를 전송하지 않는 경우에는 3-상태 인버터의 출력이 플로팅될 수 있도록 3-상태 신호에 의해 제어된다. 3-상태 인버터(604)의 출력은 필러 연결부(603)에 커플링되며, 필러 연결부(603)는 또한, 필러 연결부(603)로부터 신호를 수신하기 위한 인버터(606)에 커플링된다. 인버터(606)는 게이팅된 기준 전압에 의해 제어되며, 그리고 인버터(604)와 함께, 다이 1과 다이 2 사이에 분할되는 버퍼를 형성한다. 인버터(606)의 출력은 입력(610)에서 선택 회로(608)에 커플링된다. 선택 회로(608)의 선택된 입력은, 제어 신호 입력들(613)에서 신호들이 수신되는 것에 대한 응답으로, 출력(612)에서 생성된다. 일부 구현들에 따르면, 제어 신호 입력들에 제공되는 신호들은 메모리 엘리먼트들(614 및 616)로부터 비롯될 수 있으며, 이러한 메모리 엘리먼트들(614 및 616)은 게이팅된 VGG와 같은 게이팅된 전압을 수신하는 CRAM 셀들일 수 있다. 다른 3-상태 인버터들, 이를테면 3-상태 인버터(618)가 필러 연결부(603)에 커플링되어, 인버터(604)로부터 다이 1의 다른 부분들로의 또는 다이 3으로의 데이터의 전달을 가능하게 할 수 있다. 또한, 필러형 연결부의 경우 명확한 인버터 부하를 갖는 분할된 인버터들에 의해 지연이 더 양호하게 제어될 수 있고, 비-분할 솔루션(no-split solution)보다 더 낮은 지연을 제공할 수 있다.

이제, 도 7을 참조하면, 도 5 및 도 6의 회로들에서 구현될 수 있는 예시적인 게이팅 회로(700)의 블록도가 도시된다. 기준 전압(Vref)과 접지 사이에 커플링된 일련의 트랜지스터들을 사용하여, 게이팅된 기준 전압이 생성될 수 있다. P-채널 트랜지스터(702)는 기준 전압을 수신하도록 구성된 소스, 및 n-채널 트랜지스터(704)의 드레인에 커플링된 드레인을 갖는다. 제1 제어 신호(Control_1)가 트랜지스터(702)의 게이트(706)에 커플링되고, 제2 제어 신호(Control_2)가 트랜지스터(704)의 게이트(708)에 커플링된다. 제어 신호들에 대한 응답으로, 게이팅된 기준 전압(Gated Vref)이 트랜지스터들(702 및 704)의 드레인들 사이의 노드에서 생성될 수 있다. 게이팅된 VGG 신호를 생성하는 특정 예가 도 8을 참조하여 설명될 것이다.

이제, 도 8을 참조하면, 타이밍도는 게이팅된 VGG 신호를 생성하기 위한 도 7의 게이팅 회로의 동작을 도시한다. 결함이 없는 다이의 경우, 트랜지스터(702)를 온(on)으로 유지하기 위해, Control_1 신호는 로우(low)로 유지된다. Control_2 신호는 VGG가 턴온될 때까지 하이(high)로 유지된 다음, 로우가 되어, Gated VGG 신호가 VGG를 따를 수 있게 허용한다. 결함이 있는 다이의 경우, Control_2 신호가 하이로 유지되어, 트랜지스터(704)를 온으로 유지하고 그리고 Gated VGG 신호를 로우로 유지한다. Control_1은 VGG 신호를 따른다.

결함이 있는 다이의 경우, Control_1 및 Control_2 둘 모두가 로우로 묶인다. Control_2 신호는 Vccint로 유지되고 Control_1은 Vgg로 램핑업된다. 알려진 상태에서의 웨이크업을 보장하기 위해, 스타트업 동안, Gated Vref 신호(이를테면, 게이팅된 VGG 신호) 상에 풀-다운 회로가 제공된다. 이는, Vccint 제어되는 N-채널 트랜지스터(704)에 의해 달성될 수 있다. 스타트업 시퀀스 동안, 트랜지스터(704)는 초기에 온 상태로 유지된다. 그런 다음, 디바이스에 결함이 있는지 여부에 따라, Vgg 패스 게이트 스위치(트랜지스터(704))가 오프 상태로 유지되거나 또는 턴온될 것이다.

도 5 및 도 6에서 설명된 바와 같은 격리를 이용한 완전한 VGG 게이팅이 유리한데, 왜냐하면, 이러한 격리 인버터들이 없으면, VGG 전력 게이팅을 수행하는 것이 불가능하기 때문이며, 이는 선택 멀티플렉서들 내의 PMOS 트랜지스터들이 턴온될 것이며, 그리고 격리 인버터들이 없는 경우 전류 경로가 존재할 것이기 때문이다. 또한, 더 나은 수율들이 달성될 수 있으며, 게이팅된 VGG와 접지 사이의 단락들이 복구될 수 있다.

이제, 도 9를 참조하면, 흐름도는 집적 회로 디바이스에서 회로들을 송신하는 방법을 도시한다. 블록(902)에서, 제1 다이, 이를테면 도 5 및 도 6의 다이 1이 제공된다. 블록(904)에서, 제2 다이, 이를테면 도 5 및 도 6의 다이 2가 제1 다이에 커플링된다. 블록(906)에서, 위에서 설명된 바와 같이, 버퍼의 제1 인버터가 제1 다이와 제2 다이 사이의 경계의 제1 측 상에 제공된다. 블록(908)에서, 버퍼의 제2 인버터가 제1 다이와 제2 다이 사이의 경계의 제2 측 상에 제공된다. 예컨대, 제1 및 제2 인버터들은, 예컨대, 도 5의 인버터들(512 및 514) 또는 도 6의 인버터들(604 및 606)일 수 있다. 블록(910)에서, 버퍼를 통해 제1 다이와 제2 다이 사이에서 데이터가 송신된다. 블록(912)에서, 인버터, 이를테면 버퍼의 제2 인버터에 대해 전력 게이팅이 제공된다.

일부 구현들에 따르면, 제2 인버터는 기준 전압에 기반하여 게이팅된 기준 전압을 수신하도록 구성될 수 있으며, 그리고 제1 인버터는 기준 전압을 수신하도록 구성된다. 제3 인버터가 제2 다이 상에 구현될 수 있으며, 이러한 제3 인버터는 기준 전압을 수신하도록 구성된다. 일부 구현들에 따르면, 제1 인버터는 3-상태 인버터를 포함할 수 있고, 3-상태 신호를 수신하도록 구성된다. 예컨대, 도 6에 도시된 바와 같이, 3-상태 인버터들의 사용은 필러 연결과 함께 사용하는 데 유리할 수 있다. 전력 게이팅 회로들은 다양한 구현들에 따라 구현될 수 있으며, 여기서, 전력 게이팅 회로는 버퍼의 제1 인버터에 커플링될 수 있고, 전력 게이팅 회로는 게이팅된 기준 신호를 제1 인버터에 인가하도록 구성된다. 제2 다이는 또한, 제2 게이팅된 기준 전압을 수신하도록 구성되는 상호연결 엘리먼트들을 포함할 수 있다. 상호연결 엘리먼트들은, 제2 게이팅된 기준 전압을 수신하도록 구성된 메모리 엘리먼트들로부터 제어 신호들을 수신하도록 구성된 선택 입력들을 갖는 선택 회로들을 포함할 수 있다. 제1 인버터는 제1 다이의 입력/출력 블록과 연관될 수 있으며, 그리고 제2 인버터는 제2 다이의 입력/출력 블록과 연관된다.

도 9의 방법은, 설명된 바와 같이 도 1 내지 도 8 및 도 10 내지 도 11의 회로들을 사용하여, 또는 어떠한 다른 적절한 회로들을 사용하여 구현될 수 있다. 방법의 특정 엘리먼트들이 설명되지만, 방법의 부가적인 엘리먼트들 또는 엘리먼트들에 관련된 부가적인 세부사항들이 도 1 내지 도 9의 개시내용에 따라 구현될 수 있다는 것을 이해해야 한다.

이제, 도 10을 참조하면, 프로그래밍가능 로직 디바이스의 블록도가 도시된다. 프로그래밍가능 리소스들을 갖는 디바이스들이 임의의 타입의 집적 회로 디바이스, 이를테면 프로그래밍가능 리소스들을 갖는 ASIC(application specific integrated circuit)에서 구현될 수 있지만, 다른 디바이스들은 전용 PLD(programmable logic device)들을 포함한다. 하나의 타입의 PLD는 CPLD(Complex Programmable Logic Device)이다. CPLD는, 상호연결 스위치 매트릭스에 의해 함께 그리고 입력/출력(I/O) 리소스들에 연결된 2개 이상의 "기능 블록들"을 포함한다. CPLD의 각각의 기능 블록은 PLA(Programmable Logic Array) 또는 PAL(Programmable Array Logic) 디바이스에서 사용되는 것과 유사한 2-레벨 AND/OR 구조를 포함한다. 다른 타입의 PLD는 FPGA(field programmable gate array)이다. 통상적인 FPGA에서, CLB(configurable logic block)들의 어레이는 프로그래밍가능 IOB(input/output block)들에 커플링된다. CLB들 및 IOB들은 프로그래밍가능 라우팅 리소스들의 계층구조에 의해 상호연결된다. 이들 CLB들, IOB들, 및 프로그래밍가능 라우팅 리소스들은, 통상적으로 오프-칩 메모리로부터 FPGA의 구성 메모리 셀들로 구성 비트스트림을 로딩함으로써 맞춤화된다. 이들 타입들의 프로그래밍가능 로직 디바이스들 모두에 대해, 디바이스의 기능은 그 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트들(또는 부분 재구성 동안 전송되는 구성 데이터 비트들)에 의해 제어된다. 구성 데이터 비트들은 휘발성 메모리(예컨대, FPGA들 및 일부 CPLD들에서와 같은 정적 메모리 셀들), 비-휘발성 메모리(예컨대, 일부 CPLD들에서와 같은 플래시 메모리), 또는 임의의 다른 타입의 메모리 셀에 저장될 수 있다.

도 10의 디바이스는, MGT(multi-gigabit transceiver)들(1001), CLB들(1002), BRAM(random access memory block)들(1003), IOB(input/output block)들(1004), CONFIG/CLOCKS(configuration and clocking logic)(1005), DSP(digital signal processing block)들(1006), 특수화된 입력/출력 블록들(I/O)(1007)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그래밍가능 로직(1008), 이를테면 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 많은 수의 상이한 프로그래밍가능 타일들을 갖는 FPGA 아키텍처(1000)를 포함한다. 일부 FPGA들은 또한, 예컨대 소프트웨어 애플리케이션을 구현하는 데 사용될 수 있는 전용 PROC(processor block)(1010)를 포함한다.

일부 FPGA들에서, 각각의 프로그래밍가능 타일은, 각각의 인접한 타일 내의 대응하는 상호연결 엘리먼트로의 그리고 상호연결 엘리먼트로부터의 표준화된 연결들을 갖는 프로그래밍가능 INT(interconnect element)(1011)를 포함한다. 따라서, 함께 취해진 프로그래밍가능 상호연결 엘리먼트들은 예시된 FPGA에 대한 프로그래밍가능 상호연결 구조를 구현한다. 프로그래밍가능 상호연결 엘리먼트(1011)는 또한, 도 10의 상단에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍가능 로직 엘리먼트로의 그리고 프로그래밍가능 로직 엘리먼트로부터의 연결들을 포함한다.

예컨대, CLB(1002)는, 사용자 로직 플러스(plus) 단일 프로그래밍가능 상호연결 엘리먼트(1011)를 구현하도록 프로그래밍될 수 있는 CLE(configurable logic element)(1012)를 포함할 수 있다. BRAM(1003)은 하나 이상의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 BRL(BRAM logic element)(1013)을 포함할 수 있다. BRAM은 구성 로직 블록의 분산형 RAM과는 별개로 전용 메모리를 포함한다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 개수는 타일의 높이에 의존한다. 도시된 구현에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들이 또한 사용될 수 있다. DSP 타일(1006)은 적절한 개수의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 DSPL(DSP logic element)(1014)을 포함할 수 있다. IOB(1004)는, 예컨대, 프로그래밍가능 상호연결 엘리먼트(1011)의 하나의 인스턴스에 부가하여 IOL(input/output logic element)(1015)의 2개의 인스턴스들을 포함할 수 있다. 회로들 및 방법들은 IOL(1015)을 사용하여 구현될 수 있다. 디바이스의 연결들의 위치는 그 목적을 위해 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트들에 의해 제어된다. 프로그래밍가능 상호연결들은, 구성 비트스트림의 비트들에 대한 응답으로, 상호연결 라인들을 포함하는 연결들이, 프로그래밍가능 로직에 구현되는 회로들 또는 다른 회로들, 이를테면 BRAM들 또는 프로세서에 다양한 신호들을 커플링시키는 데 사용될 수 있게 한다.

도시된 구현에서, 다이의 중심 부근의 원주형(columnar) 영역은 구성, 클록 및 다른 제어 로직에 대해 사용된다. 이러한 열(column)로부터 연장되는 config/clock 분배 구역들(1009)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다. 도 10에 예시된 아키텍처를 이용하는 일부 FPGA들은 FPGA의 많은 부분을 구성하는 일반적인 열 구조를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그래밍가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 도 10에 도시된 PROC(processor block)(1010)는 CLB들 및 BRAM들의 수개의 열들에 걸쳐 있다.

도 10이 예시적인 FPGA 아키텍처만을 예시하도록 의도된다는 것을 유의한다. 열 내의 로직 블록들의 수들, 열들의 상대적인 폭들, 열들의 수 및 순서, 열들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적인 사이즈들, 및 도 10의 최상부에 포함된 상호연결/로직 구현들은 순수하게 예시적이다. 예컨대, 실제 FPGA에서, CLB들의 1개 초과의 인접 열은 통상적으로, 사용자 로직의 효율적인 구현을 용이하게 하기 위해, CLB들이 나타나는 곳마다 포함된다. 도 10의 구현이 프로그래밍가능 리소스들을 갖는 집적 회로에 관한 것이지만, 위에서 제시된 회로들 및 방법들은 프로그래밍가능 리소스들과 하드 블록들의 조합을 갖는 임의의 타입의 디바이스에서 구현될 수 있다는 것을 이해해야 한다.

이제, 도 11을 참조하면, 도 10의 프로그래밍가능 로직 디바이스의 구성가능 로직 엘리먼트의 블록도가 도시된다. 특히, 도 11은, 도 10의 구성 로직 블록(1002)의, 프로그래밍가능 로직의 예인 구성가능 로직 엘리먼트를 간략화된 형태로 예시한다. 도 11의 구현에서, 슬라이스 M(1101)은 4개의 룩업 테이블(LUTM)들(1101A-1101D)을 포함하며, 이들 각각은 6개의 LUT 데이터 입력 단자들(A1-A6, B1-B6, C1-C6, 및 D1-D6)에 의해 구동되고, 각각 2개의 LUT 출력 신호들(O5 및 O6)을 제공한다. LUT들(1101A-1101D)로부터의 O6 출력 단자들은, 각각, 슬라이스 출력 단자들(A-D)을 구동시킨다. LUT 데이터 입력 신호들은, 프로그래밍가능 상호연결 엘리먼트(1111)에 의해 구현될 수 있는 입력 멀티플렉서들을 통해 FPGA 상호연결 구조에 의해 공급되며, LUT 출력 신호들이 또한 그러한 상호연결 구조에 공급된다. 슬라이스 M은 또한: 출력 단자들(AMAM-DMUX)을 구동시키는 출력 선택 멀티플렉서들(1111A-1111D); 메모리 엘리먼트들(1102A-1102D)의 데이터 입력 단자들을 구동시키는 멀티플렉서들(1112A-1112D); 조합 멀티플렉서들(1116, 1118, 및 1119); 바운스 멀티플렉서 회로들(1122-1123); (입력 클록 경로 상에 선택적인 반전을 함께 제공하는) 인버터(1105) 및 멀티플렉서(1106)에 의해 표현되는 회로; 및 멀티플렉서들(1114A-1114D, 1115A-1115D, 1120-1121) 및 배타적 OR 게이트들(1113A-1113D)을 갖는 캐리 로직(carry logic)을 포함한다. 이들 엘리먼트들 모두는 도 11에 도시된 바와 같이 함께 커플링된다. 도 11에 예시된 멀티플렉서들에 대해 선택 입력들이 도시되지 않은 경우, 선택 입력들은 구성 메모리 셀들에 의해 제어된다. 즉, 구성 메모리 셀들에 저장된 구성 비트스트림의 구성 비트들은, 멀티플렉서들에 대한 정확한 입력들을 선택하기 위해 멀티플렉서들의 선택 입력들에 커플링된다. 잘 알려져 있는 이러한 구성 메모리 셀들은, 명확성을 위해, 도 11로부터 그리고 본원의 다른 선택된 도면들로부터 생략된다.

도시된 구현에서, 각각의 메모리 엘리먼트(1102A-1102D)는 동기식 또는 비동기식 플립-플롭 또는 래치로서 기능하도록 프로그래밍될 수 있다. 동기 기능과 비동기 기능 간의 선택은, 동기/비동기 선택 회로(1103)를 프로그래밍함으로써 슬라이스 내의 모든 4개의 메모리 엘리먼트들에 대해 이루어진다. S/R(set/reset) 입력 신호가 세트(set) 기능을 제공하도록 메모리 엘리먼트가 프로그래밍될 때, REV 입력 단자는 리세트(reset) 기능을 제공한다. S/R 입력 신호가 리세트 기능을 제공하도록 메모리 엘리먼트가 프로그래밍될 때, REV 입력 단자는 세트 기능을 제공한다. 메모리 엘리먼트들(1102A-1102D)은, 예컨대, 글로벌 클록 네트워크 또는 상호연결 구조에 의해 제공될 수 있는 클록 신호(CK)에 의해 클록킹된다. 그러한 프로그래밍가능 메모리 엘리먼트들은 FPGA 설계 분야에 잘 알려져 있다. 각각의 메모리 엘리먼트(1102A-1102D)는 등록된(registered) 출력 신호(AQ-DQ)를 상호연결 구조에 제공한다. 각각의 LUT(1101A-1101D)는 2개의 출력 신호들(O5 및 O6)을 제공하기 때문에, LUT는 5개의 공유 입력 신호들(IN1-IN5)을 갖는 2개의 5-입력 LUT들로서 기능하도록, 또는 입력 신호들(IN1-IN6)을 갖는 하나의 6-입력 LUT로서 기능하도록 구성될 수 있다.

도 11의 구현에서, 각각의 LUTM(1101A-1101D)은 여러 모드들 중 임의의 모드에서 기능할 수 있다. 룩업 테이블 모드에 있을 때, 각각의 LUT는, 입력 멀티플렉서들을 통해 FPGA 상호연결 구조에 의해 공급되는 6개의 데이터 입력 신호들(IN1-IN6)을 갖는다. 64개의 데이터 값들 중 하나는, 신호들(IN1-IN6)의 값들에 기반하여 구성 메모리 셀들로부터 프로그래밍가능하게 선택된다. RAM 모드에 있을 때, 각각의 LUT는 공유된 어드레싱을 갖는 2개의 32-비트 RAM들 또는 단일 64-비트 RAM으로서 기능한다. RAM 기록 데이터는, (LUT들(1101A-1101C)에 대한 멀티플렉서들(1117A-1117C를 통해) 입력 단자(DI1)를 통해 64-비트 RAM에, 또는 입력 단자들(DI1 및 DI2)을 통해 2개의 32-비트 RAM들에 공급된다. LUT RAM들에서의 RAM 기록 동작들은, 멀티플렉서(1106)로부터의 클록 신호(CK) 및 멀티플렉서(1107)로부터의 기록 인에이블 신호(WEN)에 의해 제어되며, 멀티플렉서(1107)는 클록 인에이블 신호(CE) 또는 기록 인에이블 신호(WE)를 선택적으로 통과시킬 수 있다. 시프트 레지스터 모드에서, 각각의 LUT는 2개의 16-비트 시프트 레지스터들로서 기능하거나, 또는 2개의 16-비트 시프트 레지스터들이 직렬로 결합되어, 단일의 32-비트 시프트 레지스터를 생성한다. 시프트-인 신호들은 입력 단자들(DI1 및 DI2) 중 하나 또는 둘 모두를 통해 제공된다. 16-비트 및 32-비트 시프트 아웃 신호들은 LUT 출력 단자들을 통해 제공될 수 있고, 32-비트 시프트 아웃 신호는 또한 LUT 출력 단자(MC31)를 통해 더 직접적으로 제공될 수 있다. LUT(1101A)의 32-비트 시프트 아웃 신호(MC31)는 또한, 출력 선택 멀티플렉서(1111D) 및 CLE 출력 단자(DMUX)를 통해, 시프트 레지스터 체이닝(shift register chaining)을 위해 일반적인 상호연결 구조에 제공될 수 있다. 따라서, 위에서 제시된 회로들 및 방법들은, 도 10 및 도 11의 디바이스들과 같은 디바이스, 또는 임의의 다른 적절한 디바이스에서 구현될 수 있다.

따라서, 집적 회로 디바이스에서 신호들을 송신하기 위한 새로운 회로들 및 집적 회로 디바이스에서 신호들을 송신하기 위한 새로운 방법들이 설명되었다는 것이 인식될 수 있다. 개시된 발명을 통합하는 다수의 대안들 및 등가물들이 존재하는 것으로 보여질 것이라는 것이 당업자들에 의해 인식될 것이다. 그 결과, 본 발명은 전술한 구현들에 의해 제한되는 것이 아니라, 다음의 청구항들에 의해서만 제한된다.

Claims

집적 회로 디바이스에서 신호들을 송신하기 위한 회로로서,
제1 다이;
상기 제1 다이 상에 적층된 제2 다이; 및
상기 제1 다이와 상기 제2 다이 사이에서 데이터를 송신하는 버퍼를 포함하며, 상기 버퍼의 제1 인버터는 상기 제1 다이 상에 있고, 그리고 상기 버퍼의 제2 인버터는 상기 제2 다이 상에 있는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제1 항에 있어서,
상기 제1 인버터는 기준 전압을 수신하도록 구성되며, 그리고 상기 제2 인버터는 상기 기준 전압에 기반하여 게이팅된 기준 전압(gated reference voltage)을 수신하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제2 항에 있어서,
상기 제2 다이 상의 제3 인버터를 더 포함하며,
상기 제3 인버터는 상기 제1 인버터의 출력 및 상기 기준 전압을 수신하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제3 항에 있어서,
상기 제2 다이 상에 적층된 제3 다이를 더 포함하며,
상기 제3 인버터는 상기 제1 다이로부터 상기 제3 다이로 데이터를 송신하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제2 항에 있어서,
상기 제2 다이는 제2 게이팅된 기준 전압을 수신하도록 구성된 상호연결 엘리먼트(interconnect element)들을 포함하는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제5 항에 있어서,
상기 상호연결 엘리먼트들은, 상기 제2 게이팅된 기준 전압을 수신하도록 구성된 메모리 엘리먼트들로부터 제어 신호들을 수신하도록 구성된 선택 입력들을 갖는 선택 회로들을 포함하는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제1 항에 있어서,
상기 제1 인버터는 3-상태 인버터(tri-state inverter)를 포함하고, 3-상태 신호를 수신하도록 구성되며, 그리고 상기 제2 인버터는 게이팅된 기준 전압을 수신하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제7 항에 있어서,
상기 제1 인버터 및 상기 제2 인버터는, 상기 제1 다이와 상기 제2 다이 사이에서 연장되는 필러 연결부(pillar connection)에 커플링되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제1 항에 있어서,
상기 버퍼의 상기 제2 인버터에 커플링된 전력 게이팅 회로를 더 포함하며,
상기 전력 게이팅 회로는 상기 제2 인버터에 게이팅된 기준 전압을 인가하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
제1 항에 있어서,
상기 제1 인버터는 상기 제1 다이의 입력/출력 블록과 연관되며, 그리고 상기 제2 인버터는 상기 제2 다이의 입력/출력 블록과 연관되는,
집적 회로 디바이스에서 신호들을 송신하기 위한 회로.
집적 회로 디바이스에서 신호들을 송신하는 방법으로서,
제1 다이를 제공하는 단계;
상기 제1 다이 상에 제2 다이를 적층하는 단계; 및
버퍼를 통해 상기 제1 다이와 상기 제2 다이 사이에서 데이터를 송신하는 단계를 포함하고, 상기 버퍼의 제1 인버터는 상기 제1 다이 상에 있으며, 그리고 상기 버퍼의 제2 인버터는 상기 제2 다이 상에 있는,
집적 회로 디바이스에서 신호들을 송신하는 방법.
제11 항에 있어서,
기준 전압을 수신하도록 상기 제1 인버터를 구성하는 단계, 및 상기 기준 전압에 기반하여 게이팅된 기준 전압을 수신하도록 상기 제2 인버터를 구성하는 단계를 더 포함하는,
집적 회로 디바이스에서 신호들을 송신하는 방법.
제12 항에 있어서,
상기 제2 다이 상에 제3 인버터를 구현하는 단계를 더 포함하며,
상기 제3 인버터는 상기 기준 전압을 수신하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하는 방법.
제13 항에 있어서,
상기 제2 다이 상에 제3 다이를 적층하는 단계를 더 포함하며,
상기 제3 인버터는 상기 제1 다이로부터 상기 제3 다이로 데이터를 송신하도록 구성되는,
집적 회로 디바이스에서 신호들을 송신하는 방법.
제12 항에 있어서,
제2 게이팅된 기준 전압을 수신하도록 상기 제2 다이의 상호연결 엘리먼트들을 구성하는 단계를 더 포함하며,
상기 상호연결 엘리먼트들을 구성하는 단계는, 상기 제2 게이팅된 기준 전압을 수신하도록 구성된 메모리 엘리먼트들로부터 제어 신호들을 수신하도록 커플링된 선택 입력들을 갖는 선택 회로들을 구성하는 단계를 포함하는,
집적 회로 디바이스에서 신호들을 송신하는 방법.