JP6230621B2 - 集積回路において電荷の放電を可能にするための回路および方法 - Google Patents

Description

本発明は、一般に集積回路に関し、特に集積回路において電荷の放電を可能にするための回路および方法に関する。

デバイス帯電モデル（charge device model：ＣＤＭ）は、集積回路の接点の接触などによって電子デバイスが静電気放電（electrostatic discharge：ＥＳＤ）による損傷を受ける可能性を特徴付けるためのモデルである。ＣＤＭ試験は、パッケージを指定の電圧に充電し、次いでパッケージリード線を介してこの電圧を放電することからなっている。放電電流は、デバイスの寄生インピーダンスおよびキャパシタンスによってのみ制限される。したがって、ＣＤＭ放電電流は、パッケージリード線に出て行くためにダイ上で複数の経路を見つけ得る。ＥＳＤ設計の目的は、ＣＤＭ放電電流を処理するのに十分なルーティングリソースを所期の低インピーダンス経路に提供し、ダイ上の内部回路に対する損傷を防止することである。

しかし、所期の経路と並列に放電を行うために従来のデバイスにおいてしばしば利用可能である寄生経路を介した電荷の放電は、集積回路に損傷を引起す可能性がある。これらの寄生経路は、弱く、通常最初に故障し、Ｉ／Ｏパッドにおける漏れ電流の増加を招く。漏れ電流の増加は、トランジスタの動作を変化させるだけでなく、集積回路の故障も招く恐れがある。集積回路はより大きなシステムに実装されるので、集積回路の故障は、当該大きなシステム全体の故障を招く可能性がある。したがって、集積回路に対する静電気放電の影響を低減することが有益である。

集積回路において電荷の放電を可能にするための回路が記載されている。上記回路は、第１のノードに結合された入力／出力パッドと、上記第１のノードと接地ノードとの間に結合された第１のダイオードと、上記第１のノードと上記接地ノードとの間に上記第１のダイオードと並列に結合されたトランジスタと、Ｎチャネルトランジスタのボディ部と上記接地ノードとの間に結合された抵抗器とを備える。

上記回路は、上記第１のノードとパワーノードとの間に並列に結合された第２のダイオードおよびＰチャネルトランジスタを含み得る。上記回路は、上記第１のノードと上記パワーノードとの間に直列に結合されたＰチャネルトランジスタの対と、上記第１のノードと上記接地ノードとの間に直列に結合されたＮチャネルトランジスタの対とを有するドライバを含み得る。上記回路は、上記Ｎチャネルトランジスタの対の第１のトランジスタのボディ部と上記接地ノードとの間に結合された抵抗器を含み得る。いくつかのこのような回路では、上記トランジスタは、Ｎチャネルトランジスタを備え、上記回路は、Ｐ型基板に形成された深いＮウェルをさらに備え、上記Ｎチャネルトランジスタのソースおよびドレイン領域は、上記深いＮウェルのＰウェルに形成される。上記抵抗器は、上記ｐウェルと上記Ｐ型基板との間に形成され得る。上記抵抗器は、上記Ｐ型基板上に形成されたポリシリコン抵抗器を備え得る。

集積回路において電荷の放電を可能にする方法も記載されている。上記方法は、入力／出力パッドを設けるステップと、上記入力／出力パッドにおける第１のノードと接地ノードとの間にダイオードを結合するステップと、上記第１のノードと上記接地ノードとの間にトランジスタを結合するステップと、上記トランジスタのボディ部と上記接地ノードとの間の放電経路の抵抗を増大させるステップとを備える。

いくつかのこのような方法では、上記トランジスタは、Ｎチャネルトランジスタを備え、上記方法は、Ｐ型基板に深いＮウェルを設けるステップをさらに備え、第１のノードと上記接地ノードとの間にＮチャネルトランジスタを結合するステップは、上記深いＮウェルのＰウェルに上記Ｎチャネルトランジスタのソースおよびドレイン領域を形成するステップを備える。上記入力／出力パッドにおける第１のノードと接地ノードとの間にダイオードを結合するステップは、Ｐ型基板にＮ型領域を形成するステップを備え得る。上記トランジスタのボディ部と上記接地ノードとの間の放電経路の抵抗を増大させるステップは、上記トランジスタの上記ボディ部と上記接地ノードとの間に抵抗器を設けるステップを備え得る。上記トランジスタの上記ボディ部と上記接地ノードとの間に抵抗器を設けるステップは、上記基板上にポリシリコン抵抗器を形成するステップを備え得る。上記方法は、上記入力／出力パッドから上記ダイオードに電荷をリダイレクトするステップをさらに含み得る。

別の構成によれば、集積回路において電荷の放電を可能にするための回路は、第１のノードに結合された第１の入力／出力パッドと、上記第１のノードと接地ノードとの間に結合された第１のダイオードと、上記第１のノードと上記接地ノードとの間に上記第１のダイオードと並列に結合された第１のトランジスタと、上記第１のトランジスタのボディ部と上記接地ノードとの間に結合された第１の抵抗器と、第２のノードに結合された第２の入力／出力パッドと、上記第２のノードと上記接地ノードとの間に結合された第２のダイオードと、上記第２のノードと上記接地ノードとの間に上記第２のダイオードと並列に結合された第２のトランジスタと、上記第２のトランジスタのボディ部と上記接地ノードとの間に結合された第２の抵抗器とを備える。

上記回路は、上記第１のノードとパワーノードとの間に並列に結合された第３のダイオードおよび第３のトランジスタをさらに含み得る。上記回路は、上記第２のノードと上記パワーノードとの間に並列に結合された第４のダイオードおよび第４のトランジスタをさらに含み得る。上記回路は、上記第１および第２のトランジスタの各々と上記接地ノードとの間に結合された第３のトランジスタをさらに含み得る。上記第１のトランジスタのソースおよびドレイン領域は、深いＮウェルの第１のＰウェルに形成され得て、上記第１の抵抗器は、上記第１のＰウェルとＰ型基板との間に形成され得る。上記第２のトランジスタのソースおよびドレイン領域は、第２のＰウェルに形成され得て、上記第２の抵抗器は、上記第２のＰウェルと上記Ｐ型基板との間に形成され得る。上記第１および第２の抵抗器は、上記Ｐ型基板上に形成されたポリシリコン抵抗器を備え得る。

集積回路パッケージの断面図である。 集積回路において電荷の放電を可能にするための回路のブロック図である。 図２および図４の回路の一部の断面図である。 集積回路において電荷の放電を可能にするための別の回路のブロック図である。 図２の回路の一部の形成を示す一連の断面図である。 図２の回路の一部の形成を示す一連の断面図である。 図２の回路の一部の形成を示す一連の断面図である。 図２の回路の一部の形成を示す一連の断面図である。 プログラム可能なリソースを有するデバイスをプログラムするためのシステムのブロック図である。 プログラム可能なリソースを有するデバイスのブロック図である。 図７のデバイスのコンフィギュラブル・ロジック・エレメントのブロック図である。 集積回路において電荷の放電を可能にする方法を示すフローチャートである。 電荷の放電を可能にする回路を有する集積回路を形成する方法を示すフローチャートである。

まず図１を参照して、集積回路パッケージは、ダイ１０２を備え、当該ダイ１０２は、対応するはんだバンプ１０８を介して基板１０７のコンタクトパッド１０６との接続を可能にする複数のコンタクトパッド１０４を有している。アンダーフィル１１０もダイ１０２の下に塗布されてもよい。次いで、蓋１１２が基板に取付けられ、これは、ダイと蓋との間の結合剤１１４および蓋の側壁１１８と基板との間の結合剤１１６を介してなされる。また、はんだボール１２４を介して基板と別のデバイスとの間を電気的に接続するように、基板上のコンタクトパッド１２２が設けられる。例えば、はんだボールは、印刷回路基板１２８のコンタクトパッド１２６との接続を行い得る。例えばトレース同士の間の誘電体層およびビアによって分離されたさまざまな金属層のトレースを備え得るインターコネクト１３０は、はんだバンプ１０８とはんだボール１２４との間の電気的接続を可能にする。基板上に設置されてインターコネクトによってダイに接続された１つ以上の抵抗器１３２は、以下でより詳細に説明されるように放電経路の抵抗を増大させるように実現され得る。

ここで図２を参照して、集積回路において電荷の放電を可能にするための回路のブロック図が示されている。図２の回路は、ここではＶｃｃｏパッド２０２に結合されて示されている基準ノード２０４と、ノード２０８に結合されたＩ／Ｏパッド２０６と、ここでは接地パッド２１０に結合されて示されている別の基準電圧ノード２１２とを備えている。Ｖｃｃｏパッド２０４、Ｉ／Ｏパッド２０６および接地パッド２１０は、例えば図１の集積回路デバイスなどの集積回路デバイスのダイ１０２または基板１０７のための外部コンタクトパッドであり得る。基準ノード２０４と基準ノード２１２との間には、Ｐ型トランジスタ２１４およびＮ型トランジスタ２１６を備えるトランジスタのＣＭＯＳ対が結合されている。特に、Ｐチャネルトランジスタ２１４のソース２１６は、基準ノード２０４に結合されている一方、ドレイン２１８は、Ｉ／Ｏパッドに結合されたノード２０８に結合されている。トランジスタ２１４のゲート２２２には、反転出力データ（Ｄｏｕｔ＿ｂ）が結合されている。Ｎチャネルトランジスタ２１６は、ノード２０８に結合されたドレイン２２４を有し、ソース２２６は、接地２１２に結合されている。出力データ（Ｄｏｕｔ）は、トランジスタ２１６のゲート２２８に結合されている。出力データは、トランジスタ２１６および２１４に結合された反転出力データに基づいて、ノード２０８、したがってＩ／Ｏパッド２０６において生成される。例えば、Ｉ／Ｏパッド２０６において生成されるよう意図された出力データがハイである場合、トランジスタ２１４のゲートにおいてローのＤｏｕｔ＿ｂ信号が生成され（トランジスタ２１４をオンにし）、トランジスタ２１６のゲートにおいてローのＤｏｕｔ＿ｂ信号が生成され（トランジスタ２１６をオフにし）、Ｉ／Ｏパッド２０６における電圧をハイにする。

ノード２０４における正の基準電圧への負の電荷の放電を可能にするために、示されているように、ノード２０８とノード２０４との間には人体帯電モジュール（Human Body Module：ＨＢＭ）ダイオード２３０が結合されている。同様に、ノード２１２における接地への正の電荷の放電を可能にするために、ノード２０８とノード２１２との間にはＨＢＭダイオード２３２が結合されている。

しかし、電荷の放電を可能にするためのさまざまな回路によれば、従来のＩ／Ｏ回路に存在するであろう寄生経路などの望ましくない経路における抵抗を増大させて、より多くの電流をＨＢＭダイオードに駆動するために、抵抗器が設けられている。図２に示されるように、トランジスタ２１６のボディ部２３５とノード２１２との間には抵抗器２３４が結合されている。ＣＤＭ電圧が増加するにつれて、最初に劣化の兆候を示し始めるのは、パッドに接続されたＮＭＯＳトランジスタ２１６である。より特定的には、ＣＭＯＳ対のＮＭＯＳ２１６のドレイン２２４は、事実上、従来のＩ／Ｏ回路においてＨＢＭダイオード２３２を介して所期のＣＤＭ放電経路と並列に接続された寄生ダイオードである。すなわち、従来のＩ／Ｏ回路では、寄生経路は、ＨＢＭダイオード２３２によって設けられた所期のＣＤＭ放電経路と並列にドレイン２２４と接地ノード２１２との間に接続された寄生ダイオードによって表わされるであろう。当該寄生ダイオードを介して次にドレイン−ゲート酸化物インターフェースに流れるこの電流の一部でさえ、このインターフェースに損傷を与える可能性があり、その結果、接地へのＩ／Ｏ漏れ電流を増加させる。ボディ２３５から接地までに抵抗器２３４を設置することによって、Ｉ／Ｏノードへの過剰な電荷は、事実上、接地に駆動されることができる。図３を参照してより詳細に説明されるように、ウェルおよび拡散領域を配置することによって、トランジスタのボディに結合された放電経路に抵抗器２３４を形成することが可能になる。抵抗器２３４は、所期の放電経路である低抵抗ＨＢＭダイオード２３２の方に電荷の放電を効果的にリダイレクトするための１００〜２００オーム抵抗器であり得る。

図２の回路は、Ｉ／Ｏパッド２０６において異なる電圧を発生させるための第２の出力回路も備えている。特に、ノード２０４と２０８との間にはトランジスタ２３６および２３７の第１の対が結合されており、ノード２０８とノード２１２との間にはトランジスタ２３８および２４０の第２の対が結合されている。Ｐ型トランジスタ２３６は、基準ノード２０４に結合されたソース２４２と、トランジスタ２３７のソース２４６に結合されたドレイン２４４とを備えている。Ｄｏｕｔ＿ｂ信号を受取るようにゲート２４８が結合されている。また、Ｐ型トランジスタ２３７は、ノード２０８に結合されたドレイン２５０と、Ｄｏｕｔ＿ｂ信号を受取るように結合されたゲート２５２とを含んでいる。トランジスタの第２の対のＮ型トランジスタ２３８は、ノード２０８に結合されたドレイン２５４と、トランジスタ２４０のドレイン２５８に結合されたソース２５６とを備えている。Ｄｏｕｔ信号を受取るようにゲート２６０が結合されている。また、Ｐ型トランジスタ２４０は、ノード２１２に結合されたソース２６２と、Ｄｏｕｔ信号を受取るように結合されたゲート２６４とを含んでいる。トランジスタ２３８のボディ部２６７には抵抗器２６６が結合されている。ＣＭＯＳ対のトランジスタ２３８のドレインは、事実上、従来のデバイスにおいてＨＢＭダイオード２３２を介して初期のＣＤＭ放電経路と並列に接続された寄生ダイオードである。抵抗器２６６は、寄生経路における抵抗を増大させ、したがって、抵抗器２３４を参照して上記したように、低抵抗ＨＢＭダイオード２３２の方に基板放電をリダイレクトする。

ここで図３を参照して、Ｉ／Ｏ回路においてインピーダンスを増加させるための抵抗器を有する図２の回路の一部の断面図が示されている。特に、図２のダイ１０２などの集積回路のｐ型基板３０２は、深いＮウェル３０４を備えており、当該深いＮウェル３０４は、深いＮウェル３０４によってＰ−基板３０２の残りの部分から分離されたＰウェル３０８において、（例えばＩ／Ｏパッド２０６に接続されたトランジスタ２１６または２３８などの）ＮＭＯＳトランジスタ３０６の形成が処理されることを可能にする。Ｐウェル３０８に形成されたＮＭＯＳトランジスタ３０６は、（トランジスタのドレインを備え得る）コンタクト部３１２を有するＮ型領域３１０と、（トランジスタのソースを備え得る）コンタクト部３１６を有するＮ型領域３１４とを備えている。トランジスタのゲートは、ゲート酸化物部３１９の上に広がってゲートコンタクト３２０に結合されたゲート部３１８を備え得る。

コンタクト３２４におけるＰウェル３０８におけるＰ型領域３２２と、接地ノードに結合されたコンタクト３２８におけるＰ型領域３２６との間には、例えば図２の抵抗器２３４または２６６であり得る抵抗器３２５が結合されている。ゲート３１８および抵抗器３２５は、例えばポリシリコン材料であり得る。抵抗器３２５はここではポリシリコン層の一部として示されているが、抵抗器は、集積回路の形成中に基板上に形成されたいかなるタイプの抵抗器を備えていてもよく、または、図４のコンタクト３２４および３２８に結合された集積回路のダイの外側の抵抗器であってもよい。例えば、外部抵抗器は、図１の抵抗器１３２であってもよく、集積回路の基板の各Ｉ／Ｏパッドごとに別個の抵抗器が設けられ得る。Ｉ／Ｏパッド２０６などのＩ／Ｏパッド３３４と、Ｉ／Ｏパッド３３６に結合された接地ノードとの間には、ＨＢＭダイオード２３２などのＨＢＭダイオードが設けられている。特に、ｎ型領域３３０は、基板３０２に正の電荷を結合することを可能にするＰ−Ｎ接合を提供し、当該Ｐ−Ｎ接合は、拡散領域３２６、コンタクト３２８およびコンタクトパッド３３６によって接地に結合されている。従来のデバイスでは、いくらかの過剰な電荷はＨＢＭダイオード２３２を介して放電され得るが、いくらかの電荷は、ドレイン領域３１０を介してＩ／Ｏパッドからゲート酸化物領域３１９に放電され得る。深いＮウェル３０４を設け、Ｐ型基板３０２からのＰウェル３０８の分離を可能にすることによって、ドレイン３１０からトランジスタのボディ部への放電経路の抵抗を抵抗器３２５によって増大させることができ、ドレインを通過してゲート酸化物３１９に損傷を与えることになる電流の量を減少させる。すなわち、深いＮウェル３０４およびＰウェル３０８がなければ、基板からの正の電荷がドレイン３１０を通過してｐ型基板に流れることになる。しかし、深いＮウェル３０４およびＰウェル３０８によりドレイン３１０を分離し、Ｐ型基板とＰウェル３０８との間に高抵抗経路を設けることによって、トランジスタ３０６に損傷を与えることなく、Ｉ／Ｏパッド３３４に結合されたＮ型拡散領域３３０におけるＨＢＭダイオードを介して過剰な電荷が放電される。

ここで図４を参照して、集積回路において電荷の放電を可能にするための別の回路のブロック図が示されている。特に、ここではＶｃｃｏと示されている基準電圧ピン４０４には、基準ノード４０２が結合されている。ノード４０７において第１の出力４０６を備え、ノード４０９において第２の出力４０８を備える差動出力が提供される。図４の回路は、基準ノード４０２と接地ノード４１０との間に結合されたトランジスタ４１４および４１６を含むＣＭＯＳトランジスタ対をさらに備えている。特に、トランジスタ４１４のソース４１８は、基準ノード４０２に結合されている一方、ドレインノード４２０は、ノード４０７に結合されている。反転出力信号（Ｄｏｕｔ＿ｂ）を受取るようにゲート４２２が結合されている。Ｎチャネルトランジスタ４１６のドレイン４２４は、ノード４０７に結合されている一方、ソース４２６は、トランジスタ４２７を介してノード４１０に結合されている。トランジスタ４１６のゲート４２８には、反転出力信号が結合されている。

ボディ部４３５とノード４１０との間には抵抗器４３４が結合されている。抵抗器４３４は、図２を参照して上記したように、低抵抗ＨＢＭダイオード４３２によって設けられた所期の低放電経路の方に基板放電を効果的にリダイレクトする。

図４の回路は、出力パッド４０８において反転出力信号（ＯＵＴ＿ｂ）を生成するために基準ノード４０２と接地ノード４１０との間に結合されたトランジスタ４４０および４４１を含むＣＭＯＳトランジスタ対をさらに備えている。特に、トランジスタ４４０は、基準ノード４０２に結合されたソース４４２を備えており、ドレイン４４４は、ノード４０９に結合されている。出力信号（Ｄｏｕｔ）を受取るようにゲート４４６が結合されている。Ｎチャネルトランジスタ４４１のドレイン４５０は、ノード４０９に結合されている一方、ソース４５２は、トランジスタ４２７を介してノード４１０に結合されている。トランジスタ４４１のゲート４５６には、出力信号が結合されている。ノード４０９とノード４０２との間にはＨＢＭダイオード４６０が結合されている一方、ノード４０９とノード４１０との間にはＨＢＭダイオード４６２が結合されている。トランジスタ４４１のボディ部４６５とノード４１０との間には抵抗器４６４が結合されている。抵抗器４６４も、図２を参照して上記したように、低抵抗ＨＢＭダイオード４６２によって設けられた所期の低放電経路の方に基板放電を効果的にリダイレクトする。図４の回路は、例えば低電圧差動シグナリング（low voltage differential signaling：ＬＶＤＳ）回路であってもよい。

回路の具体的な例が図２、図４および図５に示されているが、Ｎチャネルトランジスタのボディ部と接地との間に結合された抵抗器は、トランジスタのボディと接地との間の抵抗を増大させて所期の放電経路の方に電荷を駆動するために放電経路と直列に結合されたその他の回路で実現されてもよい。

ここで図５−１〜図５−４を参照して、一連の断面図は、図３に係る回路の形成を示している。図５−１に示されるように、深いＮウェル３０４がｐ型ウェハ３０２上に形成される。次いで、図５−２に示されるように、ｎ型領域３１０，３１４および３３０ならびにｐ型領域３２２および３２６が形成され、Ｎ型領域３１０および３１４ならびにＰ型領域３２２はＰウェル３０６に形成される。Ｐ型ウェハから分離したＰウェル３０６を設ける（分離は深いＮウェル３０４によってなされる）ことによって、接地に至るドレイン領域３１０に電荷のための別個の放電経路が設けられる。すなわち、抵抗器は、トランジスタのボディと接地との間の抵抗を増大させ、ＨＢＭダイオードによって設けられた所期の経路を介して、ドレインにおける過剰な電荷を接地に追いやるために使用され得る。拡散領域３１０およびドレインを分離しなければ、拡散領域３１０のＰ−Ｎ接合における過剰な電荷は、ゲート酸化物３１９において漏れる可能性があり、トランジスタ３０８に損傷を引起す。次いで、さまざまな金属および酸化物層が基板の最上面に形成される。例えば、ゲート酸化物３１９が形成され、次いで、（抵抗器が基板上の材料を使用して形成される場合）抵抗器３２５およびゲート３１８の抵抗材料が形成され得る。例えば、抵抗器３２５は、図５−３に示されるように、基板の表面上に形成されたポリシリコン抵抗器であってもよい。次いで、図５−４に示されるように、Ｉ／ＯパッドおよびＧＮＤパッドのためのコンタクトエレメント（および、抵抗器がダイから分離している場合には抵抗器３２５のための任意の必要なコンタクト）が形成される。

ここで図６を参照して、プログラム可能なリソースを有するデバイスをプログラムするためのシステムのブロック図が示されている。特に、コンピュータ６０２は、メモリ６０６から回路設計６０４を受けて、不揮発性メモリ６０６に記憶されるコンフィギュレーションビットストリームを生成するために結合される。後により詳細に説明されるように、回路設計は、ハードウェア記述言語（ＨＤＬ）において規定される回路設計のような、高レベル設計であり得る。また、コンピュータは、不揮発性メモリ６０６に記憶されるコンフィギュレーションビットストリームを生成するソフトウェアを実行するように構成されてもよい。

プログラム可能な集積回路に実装される回路設計のためのソフトウェアフローは、当該技術分野において周知であるように、合成、パッキング、配置およびルーティングを備える。合成は、高レベル設計状態の回路設計を、プログラム可能な集積回路に見られるエレメントの構成に変換するステップを備える。例えば、コンピュータ６０２によって操作される合成ツールは、例えばコンフィギュラブル・ロジック・ブロック（ＣＬＢ）またはデジタル信号処理（ＤＳＰ）ブロックにおいて特定の機能を実行する回路設計の部分を実装し得る。合成ツールの例は、カリフォルニア州サンノゼのザイリンクス社から入手可能なＩＳＥツールである。パッキングは、回路設計の部分をＣＬＢなどのデバイスの規定のブロックにグループ分けするステップを備える。配置は、パッキングステップ中に規定されたデバイスのブロックの位置を決定するステップを備える。最後に、ルーティングは、プログラム可能な集積回路においてプログラム可能なインターコネクトなどのインターコネクト・エレメントの経路を選択するステップを備える。配置およびルーティングの終了時に、全ての機能、位置および接続が分かり、次いでコンフィギュレーションビットストリームが作成される。当該ビットストリームは、カリフォルニア州サンノゼのザイリンクス社から入手可能なＢｉｔＧｅｎと呼ばれるソフトウェアモジュールによって作成されてもよい。当該ビットストリームは、プログラム可能な集積回路に送るために、ケーブルを介してダウンロードされるか、またはＥＰＲＯＭにプログラムされる。

ここで図７を参照して、プログラム可能なリソースを有するプログラム可能な集積回路デバイスのブロック図が示されている。プログラム可能なリソースを有するデバイスは、プログラム可能なリソースを有する特定用途向け集積回路（ＡＳＩＣ）のような、任意の種類の集積回路デバイスにおいて実行され得るが、他のデバイスは、専用プログラマブルロジックデバイス（ＰＬＤ）を備える。１つの種類のＰＬＤは、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）である。ＣＰＬＤは、互いに接続されるとともに、インターコネクトスイッチマトリクスによって入力／出力（Ｉ／Ｏ）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）またはプログラマブルアレイロジック（ＰＡＬ）デバイスにおいて用いられるのと同等の２レベルＡＮＤ／ＯＲ構造を含む。別の種類のＰＬＤは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。典型的なＦＰＧＡにおいて、コンフィギュラブル・ロジック・ブロック（ＣＬＢ）のアレイが、プログラマブル入力／出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層によって相互接続される。これらのＣＬＢ，ＩＯＢおよびプログラマブルルーティングリソースは、典型的にはオフチップメモリからＦＰＧＡのコンフィギュレーションメモリセルへコンフィギュレーションビットストリームをロードすることによってカスタマイズされる。これらの種類のプログラマブルロジックデバイスの両方の場合、デバイスの機能は、その目的のためにデバイスに与えられるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションデータビットは、揮発性メモリ（例えばＦＰＧＡおよびいくつかのＣＰＬＤにあるようなスタティックメモリセル）、不揮発性メモリ（例えばいくつかのＣＰＬＤにあるようなフラッシュメモリ）、またはその他の種類のメモリセルに記憶され得る。

図７のデバイスは、ＦＰＧＡアーキテクチャ７００を備え、ＦＰＧＡアーキテクチャ７００は、マルチギガビットトランシーバ（ＭＧＴ）７０１と、ＣＬＢ７０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）７０３と、入力／出力ブロック（ＩＯＢ）７０４と、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）７０５と、デジタル信号処理ブロック（ＤＳＰ）７０６と、専用の入力／出力ブロック（Ｉ／Ｏ）７０７（例えば、コンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ−デジタルコンバータ、およびシステムモニタリングロジックなどの他のプログラマブルロジック７０８とを含む、多数の異なるプログラマブルタイルを有する。

いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブル・インターコネクト・エレメント（ＩＮＴ）７１１を含み、ＩＮＴ７１１は、隣接する各タイルの対応するインターコネクト・エレメントに対して規格化された接続を有する。このため、まとめられたプログラマブル・インターコネクト・エレメントは、示されたＦＰＧＡのためのプログラム可能なインターコネクト構造を実現する。プログラマブル・インターコネクト・エレメント７１１は、図７の上部に含まれる例によって示されるように、同じタイル内でプログラマブル・ロジック・エレメントに対する接続も含む。

例えば、ＣＬＢ７０２は、ユーザロジックを実現するようにプログラムされ得るコンフィギュラブル・ロジック・エレメント（ＣＬＥ）７１２と単一のプログラマブル・インターコネクト・エレメント７１１とを含み得る。ＢＲＡＭ７０３は、１つ以上のプログラマブル・インターコネクト・エレメントに加えて、ＢＲＡＭロジックエレメント（ＢＲＬ）７１３を含み得る。ＢＲＡＭは、コンフィギュレーションロジックブロックの分散ＲＡＭから分離された専用のメモリを含んでいる。通常、タイルに含まれるインターコネクト・エレメントの数は、タイルの高さに依存する。図示された例において、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数も使用され得る。ＤＳＰタイル７０６は、適切な数のプログラマブル・インターコネクト・エレメントに加えてＤＳＰロジックエレメント（ＤＳＰＬ）７１４を含み得る。ＩＯＢ７０４は、１つのプログラマブル・インターコネクト・エレメント７１１のインスタンスに加え、例えば２つの入力／出力ロジックエレメント（ＩＯＬ）７１５のインスタンスを含み得る。デバイスの接続の位置は、その目的のためにデバイスに与えられるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。プログラマブルインターコネクトは、コンフィギュレーションビットストリームのビットに応答して、インターコネクト線を備える接続が、さまざまな信号を、プログラマブルロジックにおいて実現される回路、または、ＢＲＡＭもしくはプロセッサのような他の回路に結合するために用いられることを可能にする。

図示された例において、ダイの中心付近の列領域は、コンフィギュレーション、クロック、および他の制御ロジックに使用される。この列から延在する水平領域６０９は、ＦＰＧＡの幅方向にわたってクロックおよびコンフィギュレーション信号を分配するために使用される。図７に示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を分断させる追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用のロジックであり得る。例えば、図７に示されるプロセッサブロックＰＲＯＣ７１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に及ぶ。

なお、図７は、例示的なＦＰＧＡアーキテクチャのみを示すことを意図している。列におけるロジックブロックの数、列の相対幅、列の数および順序、列に含まれるロジックブロックのタイプ、ロジックブロックの相対サイズ、および図７の上部に含まれるインターコネクト／ロジックの実現例は、純粋に例示である。例えば、実際のＦＰＧＡでは、２つ以上の隣接するＣＬＢの列は、通常は、ユーザロジックの効率的な実施を容易とするために、ＣＬＢがある場所ならどこでも含まれる。図７は、プログラム可能なリソースを有する集積回路に関係するが、以下により詳細に説明される回路および方法が、任意の種類のＡＳＩＣにおいて実現されてもよいことが理解されるべきである。

ここで図８を参照して、例示的なコンフィギュラブル・ロジック・エレメントのブロック図が示されている。特に、図８は、図７のコンフィギュレーションロジックブロック７０２のコンフィギュラブル・ロジック・エレメントを単純な形態で図示する。図８において、スライスＭ ８０１は、４つのルックアップテーブル（ＬＵＴＭ）８０１Ａ〜８０１Ｄを含み、各々は、６つのＬＵＴデータ入力端子Ａ１〜Ａ６，Ｂ１〜Ｂ６，Ｃ１〜Ｃ６およびＤ１〜Ｄ６によって駆動され、各々は２つのＬＵＴ出力信号Ｏ５およびＯ６を与える。ＬＵＴ８０１Ａ〜８０１ＤからのＯ６出力端子は、それぞれスライス出力端子Ａ〜Ｄを駆動する。ＬＵＴデータ入力信号は、入力マルチプレクサを介してＦＰＧＡインターコネクト構造によって供給されるが、入力マルチプレクサは、プログラマブル・インターコネクト・エレメント８１１によって実現可能であり、ＬＵＴ出力信号は、また、インターコネクト構造に供給される。スライスＭは、また、以下のものを含む。すなわち、出力端子ＡＭＵＸ〜ＤＭＵＸを駆動する出力選択マルチプレクサ８１１Ａ〜８１１Ｄ、メモリエレメント８０２Ａ〜８０２Ｄのデータ入力端子を駆動するマルチプレクサ８１２Ａ〜８１２Ｄ、組合わせマルチプレクサ８１６，８１８および８１９、バウンスマルチプレクサ回路８２２〜８２３、インバータ８０５およびマルチプレクサ８０６によって表わされる回路（ともに入力クロック経路における任意の反転を与える）、ならびに、マルチプレクサ８１４Ａ〜８１４Ｄ，８１５Ａ〜８１５Ｄ，８２０〜８２１および排他的ＯＲゲート８１３Ａ〜８１３Ｄを有する桁上げロジックである。これらの全てのエレメントは、図８に示されるようにともに結合される。図８に示されたマルチプレクサについて選択入力が示されていないが、当該選択入力は、コンフィギュレーションメモリセルによって制御される。すなわち、コンフィギュレーションメモリセルに記憶されたコンフィギュレーションビットストリームのコンフィギュレーションビットは、マルチプレクサの選択入力に結合されて、マルチプレクサへの正しい入力を選択する。周知であるこれらのコンフィギュレーションメモリセルは、明確にするために図８から省略されているが、同様に本明細書における他の選択された図からも省略されている。

図示された例において、メモリエレメント８０２Ａ〜８０２Ｄの各々は、同期または非同期フリップフロップまたはラッチとして機能するようにプログラムされ得る。同期機能と非同期機能との間の選択は、Ｓｙｎｃ／Ａｓｙｎｃｈ選択回路８０３をプログラムすることによって、スライス中の全ての４つのメモリエレメントに対してなされる。メモリエレメントがプログラムされて、Ｓ／Ｒ（セット／リセット）入力信号がセット機能を与える場合、ＲＥＶ入力端子はリセット機能を与える。メモリエレメントがプログラムされて、Ｓ／Ｒ入力信号がリセット機能を与える場合、ＲＥＶ入力端子はセット機能を与える。メモリエレメント８０２Ａ〜８０２Ｄは、クロック信号ＣＫによってクロックされ、それは、例えばインターコネクト構造またはグローバルクロックネットワークによって与えられ得る。そのようなプログラム可能なメモリエレメントは、ＦＰＧＡ設計の分野において周知である。各々のメモリエレメント８０２Ａ〜８０２Ｄは、登録された出力信号ＡＱ〜ＤＱをインターコネクト構造に与える。ＬＵＴ ８０１Ａ〜８０１Ｄの各々が２つの出力信号Ｏ５およびＯ６を与えるので、ＬＵＴは、５つの共有入力信号（ＩＮ１〜ＩＮ５）を有する２つの５入力ＬＵＴ、または入力信号ＩＮ１〜ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成され得る。

図８の回路において、ＬＵＴＭ ８０１Ａ〜８０１Ｄの各々は、いくつかのモードのいずれかで機能し得る。ルックアップテーブルモードにおける場合、各々のＬＵＴは、入力マルチプレクサを介してＦＰＧＡインターコネクト構造によって供給される６つのデータ入力信号ＩＮ１〜ＩＮ６を有する。６４のデータ値のうちの１つが、信号ＩＮ１〜ＩＮ６の値に基づいてコンフィギュレーションメモリセルからプログラム可能に選択される。ＲＡＭモードにおける場合、各々のＬＵＴは、共有アドレシングを有する単一の６４ビットＲＡＭまたは２つの３２ビットＲＡＭとして機能する。ＲＡＭ書込データは、入力端子ＤＩ１を介して（ＬＵＴ８０１Ａ〜８０１Ｃのためのマルチプレクサ８１７Ａ〜８１７Ｃを介して）６４ビットＲＡＭに供給されるか、または入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに供給される。ＬＵＴ ＲＡＭにおけるＲＡＭ書込動作は、マルチプレクサ８０６からのクロック信号ＣＫ、およびマルチプレクサ８０７からの書込イネーブル信号ＷＥＮによって制御されるが、それらは、クロックイネーブル信号ＣＥまたは書込イネーブル信号ＷＥのいずれかを選択的に通し得る。シフトレジスタモードでは、各々のＬＵＴは、２つの１６ビットシフトレジスタ、または直列に結合された２つの１６ビットシフトレジスタを有するように機能して、単一の３２ビットシフトレジスタを生成する。入力端子ＤＩ１およびＤＩ２の一方または両方を介して、シフトイン信号が与えられる。１６ビットシフトアウト信号および３２ビットシフトアウト信号は、ＬＵＴ出力端子を通じて与えられ得て、また、３２ビットシフトアウト信号は、ＬＵＴ出力端子ＭＣ３１を介してより直接的に与えられ得る。ＬＵＴ８０１Ａの３２ビットシフトアウト信号ＭＣ３１は、また、出力選択マルチプレクサ８１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して、シフトレジスタチェーンのための汎用インターコネクト構造へと与えられ得る。したがって、上記の回路および方法は、図７および図８のデバイスのようなデバイス、またはその他の好適なデバイスにおいて実現可能である。

図９は、集積回路において電荷の放電を可能にする方法を示す。特に、ステップ９０２において、入力／出力パッドを設け、ステップ９０４において、入力／出力パッドにおける第１のノードと接地ノードとの間にダイオードを結合する。次いで、ステップ９０６において、第１のノードと接地ノードとの間にＮチャネルトランジスタを結合する。ステップ９０８において、Ｎチャネルトランジスタのボディ部と接地ノードとの間の放電経路の抵抗を増大させる。

図１０は、電荷の放電を可能にする回路を有する集積回路を形成する方法を示す。ステップ１００２において、Ｐ型基板を設ける。ステップ１００４において、入力／出力パッドと接地ノードとの間にダイオードを設ける。ステップ１００６において、Ｐ型基板に深いＮウェルを形成し、ステップ１００８において、ＮウェルにおけるＰウェルとＰ型基板との間に抵抗器を設ける。次いで、ステップ１０１０において、入力／出力ポートからダイオードに電荷をリダイレクトする。図９および図１０の方法は、図１〜図８に示されるようなさまざまな回路および集積回路パッケージまたは他の好適な回路およびデバイスを使用して実現可能である。

したがって、集積回路において電荷を放電するための新規の回路および方法について説明してきたということが理解できる。開示されている発明を組込む多数の代替例および等価物が存在するということが当業者によって理解されるであろう。その結果、本発明は、上記の例によって限定されるものではなく、以下の特許請求の範囲によってのみ限定される。

Claims (10)

1. 集積回路において電荷の放電を可能にするための回路であって、
   Ｐ型基板と、
   前記Ｐ型基板に形成されたＮウェルと、
   第１のノードに結合された入力／出力パッドと、
   前記第１のノードと接地ノードとの間に結合された第１のダイオードと、
   前記第１のノードと前記接地ノードとの間に前記第１のダイオードと並列に結合されたＮチャネルトランジスタとを備え、
   前記Ｎチャネルトランジスタのドレインは、前記入力／出力パッドに結合され、
   前記Ｎチャネルトランジスタのゲートは、前記入力／出力パッドにおいて、反転出力データに基づいて出力データを生成するために前記反転出力データを受取り、前記回路はさらに、
   前記Ｎチャネルトランジスタのボディ部と前記接地ノードとの間に結合された抵抗器と、
   前記Ｐ型基板に形成され、前記第１のノードから前記Ｐ型基板に電荷を結合することを可能にするＮ型領域と、
   前記第１のノードとパワーノードとの間に並列に結合された第２のダイオードおよびＰチャネルトランジスタと、
   ドライバとをさらに備え、
   前記ドライバは、
   前記第１のノードと前記パワーノードとの間に直列に結合されたＰチャネルトランジスタの対と、
   前記第１のノードと前記接地ノードとの間に直列に結合されたＮチャネルトランジスタの対とを有し、
   前記Ｎチャネルトランジスタの対の第１のトランジスタのボディ部と前記接地ノードとの間に結合された第２の抵抗器をさらに備える、回路。
2. 前記Ｎウェルは、前記Ｐ型基板に形成された深いＮウェルを備え、
   前記Ｎチャネルトランジスタのソースおよびドレイン領域は、前記深いＮウェルのＰウェルに形成される、請求項１に記載の回路。
3. 前記抵抗器は、前記Ｐウェルと前記Ｐ型基板との間に形成される、請求項２に記載の回路。
4. 前記抵抗器は、前記Ｐ型基板上に形成されたポリシリコン抵抗器を備える、請求項３に記載の回路。
5. 集積回路において電荷の放電を可能にする方法であって、
   Ｐ型基板を設けるステップと、
   前記Ｐ型基板に形成されたＮウェルを設けるステップと、
   入力／出力パッドを設けるステップと、
   前記入力／出力パッドにおける第１のノードと接地ノードとの間にダイオードを結合するステップと、
   前記第１のノードと前記接地ノードとの間にＮチャネルトランジスタを結合するステップとを備え、
   前記Ｎチャネルトランジスタのドレインは、前記入力／出力パッドに結合され、
   前記Ｎチャネルトランジスタのゲートは、前記入力／出力パッドにおいて、反転出力データに基づいて出力データを生成するために前記反転出力データを受取り、前記方法はさらに、
   前記Ｎチャネルトランジスタのボディ部と前記接地ノードとの間の放電経路の抵抗を増大させるステップと、
   前記ダイオードを介して前記第１のノードから前記Ｐ型基板に電荷を結合することを可能にするステップと、
   前記第１のノードとパワーノードとの間に、第２のダイオードおよびＰチャネルトランジスタを並列に結合するステップと、
   前記第１のノードと前記パワーノードとの間に、Ｐチャネルトランジスタの対を直列に結合するステップと、
   前記第１のノードと前記接地ノードとの間に、Ｎチャネルトランジスタの対を直列に結合するステップと、
   前記Ｎチャネルトランジスタの対の第１のトランジスタのボディ部と前記接地ノードとの間に第２の抵抗器を結合するステップとを備える、方法。
6. 前記Ｐ型基板にＮウェルを設けるステップは、前記Ｐ型基板に深いＮウェルを設けるステップを備え、
   第１のノードと前記接地ノードとの間に前記Ｎチャネルトランジスタを結合するステップは、前記深いＮウェルのＰウェルに前記Ｎチャネルトランジスタのソースおよびドレイン領域を形成するステップを備える、請求項５に記載の方法。
7. 前記入力／出力パッドにおける第１のノードと接地ノードとの間にダイオードを結合するステップは、前記Ｐ型基板にＮ型領域を形成するステップを備える、請求項５または請求項６に記載の方法。
8. 前記Ｎチャネルトランジスタのボディ部と前記接地ノードとの間の放電経路の抵抗を増大させるステップは、前記Ｎチャネルトランジスタの前記ボディ部と前記接地ノードとの間に抵抗器を設けるステップを備える、請求項５から請求項７のいずれか１項に記載の方法。
9. 前記Ｎチャネルトランジスタの前記ボディ部と前記接地ノードとの間に抵抗器を設けるステップは、前記Ｐ型基板上にポリシリコン抵抗器を形成するステップを備える、請求項８に記載の方法。
10. 前記入力／出力パッドから前記ダイオードに電荷をリダイレクトするステップをさらに備える、請求項５から請求項９のいずれか１項に記載の方法。

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