WO2021090688A1 - 半導体集積回路装置 - Google Patents

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WO2021090688A1
WO2021090688A1 PCT/JP2020/039593 JP2020039593W WO2021090688A1 WO 2021090688 A1 WO2021090688 A1 WO 2021090688A1 JP 2020039593 W JP2020039593 W JP 2020039593W WO 2021090688 A1 WO2021090688 A1 WO 2021090688A1
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integrated circuit
circuit device
tap
output
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英俊 田中
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株式会社ソシオネクスト
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    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device in which a core region and an I / O region are arranged on a chip, and more particularly to a layout structure of an I / O cell arranged in the I / O region.
  • I / O cells input / output cells
  • signals are input / output to / from the outside of the semiconductor integrated circuit device and power is supplied via the I / O cells. ..
  • Patent Document 1 discloses a semiconductor integrated circuit device in which a diode is provided as an ESD (ElectroStatic Discharge) protection circuit for an external connection terminal and a resistance element as a protection resistor is arranged between an output transistor and an external connection terminal. There is.
  • ESD ElectroStatic Discharge
  • the output transistor is protected from ESD by a diode and a resistance element as ESD protection elements.
  • the occurrence of the latch-up phenomenon due to noise propagating in the well or the substrate cannot be sufficiently suppressed.
  • An object of the present disclosure is to provide a configuration capable of sufficiently suppressing the occurrence of a latch-up phenomenon in a semiconductor integrated circuit device.
  • the output circuit is connected to an external output terminal, a first output transistor that outputs an output signal to the external output terminal, and the external output terminal.
  • the first ESD (ElectoStatic Discharge) protection diode provided and the first protection resistor connected between the first output transistor and the first ESD protection diode are provided, and the first output transistor and the first are provided in a plan view.
  • the first protection resistor is arranged apart from the 1 ESD protection diode, and the first protection resistor is arranged between the first output transistor and the first ESD protection diode. It is divided into a plurality of resistance regions, and a tap for supplying a power supply voltage to a substrate or a well is formed between the resistance regions.
  • the first output transistor is arranged apart from the first ESD protection diode connected to the external output terminal, and the first protection resistor is arranged between them.
  • the noise applied to the external output terminal is attenuated by the first protection resistor before reaching the first output transistor.
  • the first protection resistor is formed by being divided into a plurality of resistance regions, and a tap for supplying a power supply voltage to a substrate or a well is formed between the resistance regions. As a result, the noise applied to the external output terminal is absorbed via the tap. Therefore, it is possible to suppress the propagation of noise that causes the occurrence of the latch-up phenomenon.
  • Circuit configuration diagram of the output circuit according to the first embodiment Example of planar layout structure of output circuit according to the first embodiment
  • Example of layout structure of ESD protection diode Example of layout structure of ESD protection diode
  • Example of layout structure of protection resistor Example of layout structure of protection resistor
  • Example of output transistor layout structure Example of output transistor layout structure
  • Another Example of Planar Layout Structure of Output Circuit According to First Embodiment Circuit configuration diagram of the output circuit according to the second embodiment
  • Example of planar layout structure of output circuit according to the second embodiment (A) and (b) are other examples of the plane layout structure of the output circuit according to the second embodiment.
  • VDDIO and “VSS” refer to the power supply voltage or the power supply itself.
  • the transistor is formed on the P-type substrate and the N-type well.
  • the transistor may be formed on a P-type well or an N-type substrate.
  • FIG. 1 is a plan view schematically showing the overall configuration of the semiconductor integrated circuit device according to the embodiment.
  • the semiconductor integrated circuit device 1 shown in FIG. 1 includes a core region 2 in which an internal core circuit is formed, and an I / O region 3 provided around the core region 2 in which an interface circuit (I / O circuit) is formed. It has.
  • an I / O cell row 10A is provided so as to circularly surround the peripheral portion of the semiconductor integrated circuit device 1.
  • a plurality of I / O cells 10 constituting the interface circuit are arranged in the I / O cell row 10A.
  • a plurality of external connection pads are arranged in the semiconductor integrated circuit device 1.
  • FIG. 2 is a circuit configuration diagram of the output circuit 11 included in the I / O cell 10. Although the actual output circuit includes circuit elements other than those shown in FIG. 2, the description is omitted in FIG.
  • the output circuit 11 shown in FIG. 2 includes an external output terminal OUT, output transistors P1 and N1, ESD (ElectroStatic Discharge) protection diodes D1 and D2, and protection resistors R1 and R2.
  • the output transistor P1 is a P conductive type transistor
  • the output transistor N1 is an N conductive type transistor.
  • the output transistors P1 and N1 output an output signal to the external output terminal OUT according to the signal received by the gate.
  • the source of the output transistor P1 is connected to VDDIO, and the drain is connected to the external output terminal OUT via the protection resistor R1.
  • the source of the output transistor N1 is connected to VSS, and the drain is connected to the external output terminal OUT via the protection resistor R2.
  • the protection resistors R1 and R2 are composed of, for example, wiring resistors, and the wiring is realized by wiring formed on a diffusion layer, a gate wiring layer, or a metal wiring layer, or a combination thereof.
  • the ESD protection diode D1 is provided between VDDIO and the external output terminal OUT, and the ESD protection diode D2 is provided between the VSS and the external output terminal OUT.
  • a current flows through the VDDIO and VSS via the ESD protection diodes D1 and D2, thereby protecting the output transistors P1 and N1.
  • FIG. 3 is a schematic view showing an example of the planar layout structure of the output circuit 11 according to the present embodiment.
  • the X direction (horizontal direction in the drawing) is the direction in which the I / O cells 10 are lined up
  • the Y direction vertical direction in the drawing
  • the upper side of the drawing is the core region 2 side
  • the lower side of the drawing is the chip end side.
  • Each region of FIG. 3 is marked with the same symbols as the corresponding circuit elements in the circuit diagram of FIG.
  • the ESD protection diodes D1 and D2 are arranged at the center in the Y direction.
  • the output transistor P1 is arranged on the upper side of the drawing of the ESD protection diode D1 so as to be separated from the ESD protection diode D1.
  • the output transistor N1 is arranged on the lower side of the drawing of the ESD protection diode D2 so as to be separated from the ESD protection diode D2.
  • the protection resistor R1 is arranged between the output transistor P1 and the ESD protection diode D1.
  • the protection resistor R1 is formed by being divided into a plurality of regions (resistance regions) 21.
  • the protection resistor R1 has a rectangular shape extending in the Y direction, and is divided into four resistance regions 21 arranged in the X direction.
  • a tap region 23 in which a tap for supplying VSS is formed on the P-type substrate is arranged so as to sandwich each resistance region 21.
  • the protection resistor R2 is arranged between the output transistor N1 and the ESD protection diode D2.
  • the protection resistor R2 is formed by being divided into a plurality of regions (resistance regions) 22.
  • the protection resistor R2 has a rectangular shape extending in the Y direction, and is divided into four resistance regions 22 arranged in the X direction.
  • a tap region 24 in which a tap for supplying VDDIO to the N-shaped well is formed is arranged so as to sandwich each resistance region 22.
  • FIG. 4 shows an example of the layout structure of the ESD protection diode D2. However, the wiring layer and the like are not shown.
  • the ESD protection diode D2 is formed in the P substrate region in the central portion.
  • the ESD protection diode D2 includes an anode portion 31 formed by the P conductive type fins 32 and a cathode portion 33a, 33b formed by the N conductive type fins 34a, 34b.
  • the fins 32, 34a, 34b extend in the X direction.
  • the anode portion 31 is connected to VSS, and the cathode portions 33a and 33b are connected to the external output terminal OUT.
  • a diode is formed between the P conductive type fin 32 and the N conductive type fins 34a and 34b.
  • a guard ring 81 is formed around the ESD protection diode D2.
  • the guard ring 81 includes N conductive fins 82 formed in N wells.
  • the fin 82 extends in the X direction.
  • the fin 82 is connected to VDDIO.
  • Dummy gates 41 are formed on the fins 32 of the anode portion 31 and the fins 34a and 34b of the cathode portions 33a and 33b.
  • a dummy gate 42 is formed on the fin 82 of the guard ring 81.
  • the dummy gates 41 and 42 extend in the Y direction.
  • guard ring 81 may not be formed.
  • FIG. 5 shows an example of the layout structure of the ESD protection diode D1. However, the wiring layer and the like are not shown.
  • the ESD protection diode D1 is formed in the N well in the central portion.
  • the ESD protection diode D1 includes a cathode portion 36 formed by N conductive type fins 37 and an anode portion 38a and 38b formed by P conductive type fins 39a and 39b.
  • the fins 37, 39a, 39b extend in the X direction.
  • the cathode portion 36 is connected to VDDIO, and the anode portions 38a and 38b are connected to the external output terminal OUT.
  • a diode is formed between the N conductive type fins 37 and the P conductive type fins 39a and 39b.
  • a guard ring 83 is formed around the ESD protection diode D1.
  • the guard ring 83 includes P conductive type fins 84 formed in the P substrate region.
  • the fin 84 extends in the X direction.
  • the fin 84 is connected to VSS.
  • Dummy gates 43 are formed on the fins 37 of the cathode portion 36 and the fins 39a and 39b of the anode portions 38a and 38b.
  • a dummy gate 44 is formed on the fin 84 of the guard ring 83.
  • the dummy gates 43 and 44 extend in the Y direction.
  • guard ring 83 may not be formed.
  • FIG. 6 shows an example of the layout structure of the protection resistor R2. However, the wiring layer and the like are not shown.
  • the protection resistor R2 is divided into four resistance regions 22 arranged in the X direction.
  • a gate wiring 51 is formed in each resistance region 22, and one or a plurality of resistors are formed by connecting the gate wiring 51 with a wiring (not shown).
  • the gate wiring 51 is formed on the N-shaped well.
  • the tap area 24 is arranged so as to sandwich each resistance area 22.
  • N conductive type fins 52 are formed on N wells, and the fins 52 serve as taps.
  • Each fin 52 extends in the X direction and is connected to VDDIO.
  • a dummy gate 45 extending in the Y direction is formed in each fin 52.
  • the gate wiring 51 constituting the protection resistor is formed on the N-type well, it may be formed on the P-type substrate. Further, the tap in the tap region 24 is a P conductive type fin formed on the P type substrate and may be connected to VSS.
  • FIG. 7 shows an example of the layout structure of the protection resistor R1. However, the wiring layer and the like are not shown.
  • the protection resistor R1 is divided into four resistance regions 21 arranged in the X direction.
  • a gate wiring 53 is formed in each resistance region 21, and one or a plurality of resistors are formed by connecting the gate wiring 53 with a wiring (not shown).
  • the gate wiring 53 is formed on the N-shaped well.
  • the tap area 23 is arranged so as to sandwich each resistance area 21.
  • P conductive type fins 54 are formed on the P type substrate, and the fins 54 serve as taps.
  • Each fin 54 extends in the X direction and is connected to VSS.
  • a dummy gate 46 extending in the Y direction is formed in each fin 54.
  • the gate wiring 53 constituting the protection resistor is formed on the N-type well, it may be formed on the P-type substrate. Further, the tap of the tap region 23 is an N conductive type fin formed on the N type well, and may be connected to VDDIO.
  • the protection resistor is composed of gate wiring, but the present invention is not limited to this, and may be composed of fins, metal wiring, or the like. Alternatively, the resistor may be configured by a combination of gate wiring, fins, metal wiring, and the like.
  • dummy gates 45 and 46 may not be provided.
  • the tap has a diffusion region of a fin structure, but the tap is not limited to this.
  • FIG. 8 shows an example of the layout structure of the output transistor N1. However, the wiring layer and the like are not shown.
  • each in the region of the output transistor N1 in the central portion, each extends in the X direction, and a plurality of N conductive type fins 61 arranged side by side in the Y direction and extend in the Y direction, respectively.
  • a plurality of gate wirings 62 arranged side by side in the X direction are formed.
  • the fins 61 and the gate wiring 62 that overlap in a plan view form a transistor.
  • Each transistor is connected in parallel by wiring (not shown).
  • the drain of each transistor is connected to the external output terminal OUT via the protection resistor R2.
  • a guard ring 85 is formed around the output transistor N1.
  • the guard ring 85 includes P conductive type fins 86 formed on the P substrate.
  • the fin 86 extends in the X direction.
  • the fin 86 is connected to VSS.
  • a dummy gate 47 is formed on the fin 86.
  • the dummy gate 47 may not be provided. Further, the guard ring 85 may not be formed.
  • FIG. 9 shows an example of the layout structure of the output transistor P1. However, the wiring layer and the like are not shown.
  • each in the region of the output transistor P1 in the central portion, each extends in the X direction, and a plurality of P conductive type fins 66 arranged side by side in the Y direction and extend in the Y direction, respectively.
  • a plurality of gate wirings 67 arranged side by side in the X direction are formed.
  • the fins 66 and the gate wiring 67 that overlap in a plan view form a transistor.
  • Each transistor is connected in parallel by wiring (not shown).
  • the drain of each transistor is connected to the external output terminal OUT via the protection resistor R1.
  • a guard ring 87 is formed around the output transistor P1.
  • the guard ring 87 includes N conductive fins 88 formed in N wells.
  • the fin 88 extends in the X direction. Fin 88 is connected to VDDIO.
  • a dummy gate 48 is formed on the fin 88.
  • the dummy gate 48 does not have to be provided. Further, the guard ring 87 may not be formed.
  • the output transistor P1 is arranged apart from the ESD protection diode D1 connected to the external output terminal OUT, and the protection resistor R1 is arranged between them.
  • the output transistor N1 is arranged apart from the ESD protection diode D2 connected to the external output terminal OUT, and the protection resistor R2 is arranged between them.
  • the protection resistor R1 is formed by being divided into a plurality of resistance regions 21, and a tap for supplying VSS to the P-type substrate is formed in the tap region 23 between the resistance regions 21.
  • the protection resistor R2 is formed by being divided into a plurality of resistance regions 22, and a tap for supplying VDDIO to the N-shaped well is formed in the tap region 24 between the resistance regions 22.
  • a tap for supplying VDDIO to the N-shaped well is formed in the tap region 24 between the resistance regions 22.
  • the noise applied to the external output terminal OUT is absorbed via the tap. Therefore, it is possible to suppress the propagation of noise that causes the occurrence of the latch-up phenomenon.
  • the tap areas 23 and 24 are dispersed in a plurality of areas, the effect of absorbing noise can be obtained more uniformly.
  • FIG. 10 is a schematic cross-sectional view of the semiconductor integrated circuit device according to the present embodiment. From the right side of the drawing, the ESD protection diode D2, the protection resistor R2, the well tap portion (protection resistor R2 is not shown), the output transistor N1, and other transistors are arranged in this order.
  • noise is applied to the external output terminal OUT (A in FIG. 10). If this noise is not sufficiently reduced and propagates to the region of the output transistor N1 or another transistor, the propagated noise causes a current to flow through the base of the parasitic bipolar transistor. Due to this, a latch-up phenomenon occurs via the parasitic transistor, and a large current is generated between VDDIO and VSS (B in FIG. 10).
  • the protection resistor R2 interposed between the ESD protection diode D2 and the output transistor N1 separates the diode D2 from the other transistors, and the noise is attenuated. Further, the noise of the external output terminal OUT (A in FIG. 10) is absorbed by the path D in FIG. 10 through the tap provided in the region of the protection resistor R2, and the base node of the parasitic bipolar transistor (C in FIG. 10). ) Potential fluctuations can be suppressed. As a result, noise propagating to the output transistor N1 and other transistor regions can be suppressed, and the occurrence of the latch-up phenomenon can be suppressed.
  • FIG. 11 is a schematic view showing another example of the planar layout structure of the output circuit 11.
  • the protection resistor R1 has a rectangular shape extending in the X direction, and is divided into four resistance regions 21A arranged in the Y direction.
  • a tap region 23A in which a tap for supplying VSS is formed on the P-type substrate is arranged so as to sandwich each resistance region 21A.
  • the protection resistor R2 has a rectangular shape extending in the X direction, and is divided into four resistance regions 22A arranged in the Y direction.
  • a tap region 24A in which a tap for supplying VDDIO to the N-shaped well is formed is arranged so as to sandwich each resistance region 22A.
  • the same action and effect as those in the above-described embodiment can be obtained. That is, the noise applied to the external output terminal OUT is attenuated by the protection resistors R1 and R2 by the time it reaches the output transistors P1 and N1. Further, the noise applied to the external output terminal OUT is absorbed through the taps formed in the tap areas 23A and 24A. Therefore, it is possible to suppress the propagation of noise that causes the occurrence of the latch-up phenomenon. In addition, since the tap regions 23A and 24A are dispersed in a plurality of areas, the effect of absorbing noise can be obtained more uniformly.
  • the protection resistors R1 and R2 are divided in the X direction
  • the protection resistors R1 and R2 are divided in the Y direction, but the division directions are mixed. May be good.
  • the layout may be such that the protection resistor R1 is divided in the X direction and the protection resistor R2 is divided in the Y direction.
  • FIG. 12 is a circuit configuration diagram of the output circuit 12 according to the present embodiment.
  • the circuit configuration of FIG. 12 is almost the same as the circuit configuration of FIG. 2, but the insertion position of the protection resistor is different. That is, in the output circuit 12 of FIG. 12, a protection resistor R3 is provided instead of the protection resistors R1 and R2 in FIG. In FIG. 12, the drains of the output transistors P1 and N1 are connected to each other, and the protection resistor R3 is provided between the external output terminal OUT and the drains of the output transistors P1 and N1.
  • FIG. 13 is a schematic view showing an example of the planar layout structure of the output circuit 12 according to the present embodiment.
  • the X direction (horizontal direction in the drawing) is the direction in which the I / O cells 10 are lined up
  • the Y direction vertical direction in the drawing
  • the upper side of the drawing is the core region 2 side
  • the lower side of the drawing is the chip end side.
  • Each region of FIG. 13 has the same symbols as the corresponding circuit elements in the circuit diagram of FIG.
  • the ESD protection diodes D1 and D2 are arranged adjacent to each other in the Y direction.
  • the output transistors P1 and N1 are arranged adjacent to each other in the Y direction.
  • the ESD protection diodes D1 and D2 are arranged at the bottom of the drawing in the Y direction.
  • the output transistors P1 and N1 are arranged on the upper side of the drawings of the ESD protection diodes D1 and D2 so as to be separated from the ESD protection diodes D1 and D2.
  • the protection resistor R3 is arranged between the output transistors P1 and N1 and the ESD protection diodes D1 and D2.
  • the protection resistor R3 is formed by being divided into a plurality of regions (resistance regions) 121.
  • the protection resistor R3 has a rectangular shape extending in the Y direction, and is divided into four resistance regions 121 arranged in the X direction. Between the resistance regions 121, a tap region 122 in which a tap for supplying VSS to the P-type substrate is formed and a tap region 123 in which a tap for supplying VDDIO to the N-type well is formed are arranged.
  • a tap region 122 in which a tap for supplying VSS to the P-type substrate is formed and a tap region 123 in which a tap for supplying VDDIO to the N-type well is formed are arranged.
  • FIG. 13 the example of FIG.
  • the tap area 122 and the tap area 123 are alternately arranged in the Y direction. That is, in a single region between the resistance regions 121, a tap for supplying VSS to the P-type substrate and a tap for supplying VDDIO to the N-type well are formed.
  • the output transistors P1 and N1 are arranged apart from the ESD protection diodes D1 and D2 connected to the external output terminal OUT, and the protection resistor R3 is arranged between them.
  • the protection resistor R3 is formed by being divided into a plurality of resistance regions 121, and a tap for supplying VSS to the P-type substrate is formed in the tap region 122 between the resistance regions 121, and the resistance regions 121 are formed with each other.
  • a tap for supplying VDDIO to the N-shaped well is formed in the tap region 123 between the two.
  • the noise applied to the external output terminal OUT is absorbed via the tap. Therefore, it is possible to suppress the propagation of noise that causes the occurrence of the latch-up phenomenon.
  • the tap areas 122 and 123 are dispersed in a plurality of areas, the effect of absorbing noise can be obtained more uniformly.
  • the tap area 122 in which the tap for supplying VSS is formed on the P-type substrate functions for noise absorption from the ESD protection diode D1, and the tap area 123 in which the tap for supplying VDDIO to the N-type well is formed. However, it functions for noise absorption from the ESD protection diode D2.
  • the positions of the ESD protection diodes D1 and D2 may be exchanged. Further, the positions of the output transistors P1 and N1 may be exchanged.
  • (Modification example) 14 (a) and 14 (b) are schematic views showing another example of the planar layout structure of the output circuit 12.
  • 123A and 123A are arranged alternately in the X direction.
  • the protection resistor R3 has a rectangular shape extending in the X direction and is divided into four resistance regions 121A arranged in the Y direction. Between the resistance regions 121A, a tap region 122B in which a tap for supplying VSS to the P-type substrate is formed and a tap region 123B in which a tap for supplying VDDIO to the N-type well is formed are arranged. In the example of FIG. 13, the tap area 122B and the tap area 123B are alternately arranged in the X direction.
  • the tap area 122B and the tap area 123B may be alternately arranged in the Y direction.
  • the same action and effect as those in the above-described embodiment can be obtained. That is, the noise applied to the external output terminal OUT is attenuated by the protection resistor R3 by the time it reaches the output transistors P1 and N1. Further, the noise applied to the external output terminal OUT is absorbed through the taps formed in the tap areas 122 and 123. Therefore, it is possible to suppress the propagation of noise that causes the occurrence of the latch-up phenomenon. In addition, since the tap areas 122 and 123 are dispersed in a plurality of areas, the effect of absorbing noise can be obtained more uniformly.
  • the protection resistors R1, R2, and R3 are divided into four resistance regions, but the number of resistance regions is not limited to four.
  • both the P conductive type transistor and the N conductive type output transistor are assumed to be one-stage transistors, but the present invention is not limited to this, and for example, two-stage and three-stage. A plurality of stages of transistors such as the above may be connected in series. Further, the output circuit in the above-described embodiment may be an input / output circuit including an input circuit.
  • the occurrence of the latch-up phenomenon can be sufficiently suppressed in the semiconductor integrated circuit device, which is useful for improving the performance of a semiconductor chip, for example.

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Abstract

半導体集積回路装置について、ラッチアップ現象の発生を十分に抑制することが可能な構成を提供する。出力回路において、出力トランジスタ（Ｐ１）は外部出力端子に接続されたＥＳＤ保護ダイオード（Ｄ１）から離間して配置されており、その間に保護抵抗（Ｒ１）が配置されている。保護抵抗（Ｒ１）は複数の抵抗領域（２１）に分かれて形成されており、抵抗領域（２１）同士の間に、基板またはウェルに電源電圧を供給するタップが形成されている。外部出力端子に印加されたノイズは、出力トランジスタ（Ｐ１）に達するまでに、保護抵抗（Ｒ１）によって減衰され、タップを介して吸収される。

Description

半導体集積回路装置
　本開示は、チップ上にコア領域とＩ／Ｏ領域とが配置された半導体集積回路装置に関し、特に、Ｉ／Ｏ領域に配置されたＩ／Ｏセルのレイアウト構造に関する。
　半導体集積回路では、コア領域の周囲に入出力セル（Ｉ／Ｏセル）が配置され、Ｉ／Ｏセルを介して、半導体集積回路装置外部との信号の入出力や、電源の供給が行われる。
　近年の微細化の進展により、半導体集積回路装置のノイズに対する耐性は低下している。特に、Ｉ／Ｏセルにおいてパッドから印加されたノイズによって発生するラッチアップ現象の問題が大きくなっている。
　特許文献１では、外部接続端子に対してＥＳＤ（ElectroStatic Discharge）保護回路としてダイオードを設け、出力トランジスタと外部接続端子との間に保護抵抗としての抵抗素子を配置した半導体集積回路装置が開示されている。
特開２０１１－９６９８７号公報
　特許文献１に開示された構成では、出力トランジスタは、ＥＳＤ保護素子としてのダイオードおよび抵抗素子によって、ＥＳＤから保護される。しかしながら、特許文献１に開示された構成では、ウェルや基板を伝搬するノイズによるラッチアップ現象の発生を十分に抑制することができない。
　本開示は、半導体集積回路装置について、ラッチアップ現象の発生を十分に抑制することが可能な構成を提供することを目的とする。
　本開示の第１態様では、出力回路を備える半導体集積回路装置において、前記出力回路は、外部出力端子と、前記外部出力端子に出力信号を出力する第１出力トランジスタと、前記外部出力端子に接続された第１ＥＳＤ（ElectoStatic Discharge）保護ダイオードと、前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとの間に接続された第１保護抵抗とを備え、平面視で、前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとは、離間して配置されており、かつ、前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとの間に、前記第１保護抵抗が配置されており、前記第１保護抵抗は、複数の抵抗領域に分かれて形成されており、前記抵抗領域同士の間に、基板またはウェルに電源電圧を供給するタップが形成されている。
　この態様によると、第１出力トランジスタは、外部出力端子に接続された第１ＥＳＤ保護ダイオードから離間して配置されており、その間に第１保護抵抗が配置されている。これにより、外部出力端子に印加されたノイズは、第１出力トランジスタに達するまでに、第１保護抵抗によって減衰される。また、第１保護抵抗は複数の抵抗領域に分かれて形成されており、抵抗領域同士の間に、基板またはウェルに電源電圧を供給するタップが形成されている。これにより、外部出力端子に印加されたノイズは、タップを介して吸収される。したがって、ラッチアップ現象の発生の原因となるノイズの伝搬を抑制することができる。
　本開示によると、半導体集積回路装置について、ラッチアップ現象の発生を十分に抑制することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 第１実施形態に係る出力回路の回路構成図 第１実施形態に係る出力回路の平面レイアウト構造の例 ＥＳＤ保護ダイオードのレイアウト構造の例 ＥＳＤ保護ダイオードのレイアウト構造の例 保護抵抗のレイアウト構造の例 保護抵抗のレイアウト構造の例 出力トランジスタのレイアウト構造の例 出力トランジスタのレイアウト構造の例 ラッチアップ現象の発生抑制を説明するための図 第１実施形態に係る出力回路の平面レイアウト構造の他の例 第２実施形態に係る出力回路の回路構成図 第２実施形態に係る出力回路の平面レイアウト構造の例 （ａ），（ｂ）は第２実施形態に係る出力回路の平面レイアウト構造の他の例
　以下、図面を参照して、実施形態について説明する。なお、以下の説明では、「ＶＤＤＩＯ」「ＶＳＳ」は、電源電圧または電源自体を指すものとする。また、トランジスタは、Ｐ型基板およびＮ型ウェル上に形成されるものとする。なお、トランジスタは、Ｐ型ウェル上に形成されてもよいし、Ｎ型基板上に形成されてもよい。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、Ｉ／Ｏセル列１０Ａが設けられている。図１では図示を簡略化しているが、Ｉ／Ｏセル列１０Ａには、インターフェイス回路を構成する複数のＩ／Ｏセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
　図２はＩ／Ｏセル１０に含まれる出力回路１１の回路構成図である。なお、実際の出力回路には、図２に示す回路要素以外も含まれているが、図２では記載を省略している。
　図２に示す出力回路１１は、外部出力端子ＯＵＴと、出力トランジスタＰ１，Ｎ１と、ＥＳＤ（ElectroStatic Discharge）保護ダイオードＤ１，Ｄ２と、保護抵抗Ｒ１，Ｒ２とを備えている。出力トランジスタＰ１はＰ導電型のトランジスタであり、出力トランジスタＮ１はＮ導電型のトランジスタである。
　出力トランジスタＰ１，Ｎ１は、ゲートに受ける信号に従って、出力信号を外部出力端子ＯＵＴに出力する。出力トランジスタＰ１は、ソースがＶＤＤＩＯに接続され、ドレインが保護抵抗Ｒ１を介して外部出力端子ＯＵＴに接続されている。出力トランジスタＮ１は、ソースがＶＳＳに接続され、ドレインが保護抵抗Ｒ２を介して外部出力端子ＯＵＴに接続されている。保護抵抗Ｒ１，Ｒ２は、例えば配線抵抗によって構成され、その配線は拡散層、ゲート配線層、または、金属配線層に形成された配線やその組み合わせによって実現される。
　ＥＳＤ保護ダイオードＤ１は、ＶＤＤＩＯと外部出力端子ＯＵＴとの間に設けられており、ＥＳＤ保護ダイオードＤ２は、ＶＳＳと外部出力端子ＯＵＴとの間に設けられている。外部出力端子ＯＵＴに高圧ノイズが入力されると、ＥＳＤ保護ダイオードＤ１，Ｄ２を介してＶＤＤＩＯ，ＶＳＳに電流が流れ、これにより、出力トランジスタＰ１，Ｎ１が保護される。
　図３は本実施形態に係る出力回路１１の平面レイアウト構造の一例を示す概略図である。Ｘ方向（図面横方向）はＩ／Ｏセル１０が並ぶ方向であり、Ｙ方向（図面縦方向）はコア領域２からチップ端に向かう方向である。図面上側がコア領域２側であり、図面下側がチップ端側である。図３の各領域には、図２の回路図において対応する回路要素と同じ記号を記している。
　ＥＳＤ保護ダイオードＤ１，Ｄ２はＹ方向における中央部に配置されている。出力トランジスタＰ１はＥＳＤ保護ダイオードＤ１の図面上側に、ＥＳＤ保護ダイオードＤ１と離間して配置されている。出力トランジスタＮ１はＥＳＤ保護ダイオードＤ２の図面下側に、ＥＳＤ保護ダイオードＤ２と離間して配置されている。
　保護抵抗Ｒ１は、出力トランジスタＰ１とＥＳＤ保護ダイオードＤ１との間に配置されている。保護抵抗Ｒ１は、複数の領域（抵抗領域）２１に分かれて形成されている。図３の例では、保護抵抗Ｒ１は、Ｙ方向に延びる矩形状であって、Ｘ方向に並ぶ４個の抵抗領域２１に分かれている。Ｐ型基板にＶＳＳを供給するタップが形成されたタップ領域２３が、各抵抗領域２１を挟むように、配置されている。
　保護抵抗Ｒ２は、出力トランジスタＮ１とＥＳＤ保護ダイオードＤ２との間に配置されている。保護抵抗Ｒ２は、複数の領域（抵抗領域）２２に分かれて形成されている。図３の例では、保護抵抗Ｒ２は、Ｙ方向に延びる矩形状であって、Ｘ方向に並ぶ４個の抵抗領域２２に分かれている。Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されたタップ領域２４が、各抵抗領域２２を挟むように、配置されている。
　なお、ＥＳＤ保護ダイオードＤ１，Ｄ２の上層には、図示しないパッドがあり、このパッドがそれぞれ半導体集積回路装置の外部と接続される。
　以下、各回路要素のレイアウト構造の詳細について説明する。
　（ＥＳＤ保護ダイオードのレイアウト構造）
　図４はＥＳＤ保護ダイオードＤ２のレイアウト構造例を示す。ただし、配線層などは図示を省略している。
　図４に示すように、ＥＳＤ保護ダイオードＤ２は中央部のＰ基板領域に形成されている。ＥＳＤ保護ダイオードＤ２は、Ｐ導電型のフィン３２によって形成されたアノード部３１と、Ｎ導電型のフィン３４ａ，３４ｂによって形成されたカソード部３３ａ，３３ｂとを備える。フィン３２，３４ａ，３４ｂはＸ方向に延びている。アノード部３１はＶＳＳに接続されており、カソード部３３ａ，３３ｂは外部出力端子ＯＵＴに接続されている。Ｐ導電型のフィン３２とＮ導電型のフィン３４ａ，３４ｂとの間にダイオードが形成される。
　また、ＥＳＤ保護ダイオードＤ２の周囲にガードリング８１が形成されている。ガードリング８１は、Ｎウェルに形成されたＮ導電型のフィン８２を備える。フィン８２はＸ方向に延びている。フィン８２はＶＤＤＩＯに接続されている。
　アノード部３１のフィン３２、および、カソード部３３ａ，３３ｂのフィン３４ａ，３４ｂに、ダミーゲート４１が形成されている。ガードリング８１のフィン８２に、ダミーゲート４２が形成されている。ダミーゲート４１，４２はＹ方向に延びている。ダミーゲート４１，４２を設けることによって、半導体集積回路装置におけるゲートパターンの均一性が向上し、これにより、半導体集積回路装置の信頼性や歩留まりが向上する。
　なお、ダミーゲート４１，４２は設けなくてもかまわない。また、ガードリング８１は形成しなくてもかまわない。
　図５はＥＳＤ保護ダイオードＤ１のレイアウト構造例を示す。ただし、配線層などは図示を省略している。
　図５に示すように、ＥＳＤ保護ダイオードＤ１は中央部のＮウェルに形成されている。ＥＳＤ保護ダイオードＤ１は、Ｎ導電型のフィン３７によって形成されたカソード部３６と、Ｐ導電型のフィン３９ａ，３９ｂによって形成されたアノード部３８ａ，３８ｂとを備える。フィン３７，３９ａ，３９ｂはＸ方向に延びている。カソード部３６はＶＤＤＩＯに接続されており、アノード部３８ａ，３８ｂは外部出力端子ＯＵＴに接続されている。Ｎ導電型のフィン３７とＰ導電型のフィン３９ａ，３９ｂとの間にダイオードが形成される。
　また、ＥＳＤ保護ダイオードＤ１の周囲にガードリング８３が形成されている。ガードリング８３は、Ｐ基板領域に形成されたＰ導電型のフィン８４を備える。フィン８４はＸ方向に延びている。フィン８４はＶＳＳに接続されている。
　カソード部３６のフィン３７、および、アノード部３８ａ，３８ｂのフィン３９ａ，３９ｂに、ダミーゲート４３が形成されている。ガードリング８３のフィン８４に、ダミーゲート４４が形成されている。ダミーゲート４３，４４はＹ方向に延びている。ダミーゲート４３，４４を設けることによって、半導体集積回路装置におけるゲートパターンの均一性が向上し、これにより、半導体集積回路装置の信頼性や歩留まりが向上する。
　なお、ダミーゲート４３，４４は設けなくてもかまわない。また、ガードリング８３は形成しなくてもかまわない。
　（保護抵抗のレイアウト構造）
　図６は保護抵抗Ｒ２のレイアウト構造例を示す。ただし、配線層などは図示を省略している。
　図６に示すように、また図３に示したとおり、保護抵抗Ｒ２は、Ｘ方向に並ぶ４個の抵抗領域２２に分かれて構成されている。各抵抗領域２２には、ゲート配線５１が形成されており、ゲート配線５１が図示しない配線によって接続されることによって、１つまたは複数の抵抗が構成される。ゲート配線５１はＮ型ウェル上に形成されている。
　タップ領域２４は、各抵抗領域２２を挟むように、配置されている。各タップ領域２４には、Ｎ導電型のフィン５２がＮウェル上に形成されており、フィン５２がタップとなる。各フィン５２はＸ方向に延びており、ＶＤＤＩＯに接続されている。各フィン５２には、Ｙ方向に延びるダミーゲート４５が形成されている。
　なお、保護抵抗を構成するゲート配線５１はＮ型ウェル上に形成されているものとしたが、Ｐ型基板上に形成されていてもよい。また、タップ領域２４のタップは、Ｐ型基板上に形成されたＰ導電型のフィンであって、ＶＳＳに接続されていてもよい。
　図７は保護抵抗Ｒ１のレイアウト構造例を示す。ただし、配線層などは図示を省略している。
　図７に示すように、また図３に示したとおり、保護抵抗Ｒ１は、Ｘ方向に並ぶ４個の抵抗領域２１に分かれて構成されている。各抵抗領域２１には、ゲート配線５３が形成されており、ゲート配線５３が図示しない配線によって接続されることによって、１つまたは複数の抵抗が構成される。ゲート配線５３はＮ型ウェル上に形成されている。
　タップ領域２３は、各抵抗領域２１を挟むように、配置されている。各タップ領域２３には、Ｐ導電型のフィン５４がＰ型基板上に形成されており、フィン５４がタップとなる。各フィン５４はＸ方向に延びており、ＶＳＳに接続されている。各フィン５４には、Ｙ方向に延びるダミーゲート４６が形成されている。
　なお、保護抵抗を構成するゲート配線５３はＮ型ウェル上に形成されているものとしたが、Ｐ型基板上に形成されていてもよい。また、タップ領域２３のタップは、Ｎ型ウェル上に形成されたＮ導電型のフィンであって、ＶＤＤＩＯに接続されていてもよい。
　なお、本例では、保護抵抗はゲート配線によって構成されるものとしたが、これに限られるものではなく、フィン、金属配線等によって構成されてもよい。あるいは、ゲート配線、フィン、金属配線等の組み合わせによって、抵抗が構成されていてもよい。
　また、ダミーゲート４５，４６は設けなくてもかまわない。
　また、ここでは、タップは、フィン構造の拡散領域を有するものとしたが、これに限られるものではない。
　（出力トランジスタのレイアウト構造）
　図８は出力トランジスタＮ１のレイアウト構造例を示す。ただし、配線層などは図示を省略している。
　図８に示すように、中央部にある出力トランジスタＮ１の領域では、Ｘ方向にそれぞれ延びており、Ｙ方向に並べて配置された複数のＮ導電型のフィン６１と、Ｙ方向にそれぞれ延びており、Ｘ方向に並べて配置された複数のゲート配線６２とが、形成されている。平面視で重なるフィン６１およびゲート配線６２がトランジスタを形成している。各トランジスタは、図示しない配線によって並列接続される。各トランジスタのドレインが、保護抵抗Ｒ２を介して外部出力端子ＯＵＴに接続される。
　また、出力トランジスタＮ１の周囲にガードリング８５が形成されている。ガードリング８５は、Ｐ基板に形成されたＰ導電型のフィン８６を備える。フィン８６はＸ方向に延びている。フィン８６はＶＳＳに接続されている。フィン８６にダミーゲート４７が形成されている。
　なお、ダミーゲート４７は設けなくてもかまわない。また、ガードリング８５は形成しなくてもかまわない。
　図９は出力トランジスタＰ１のレイアウト構造例を示す。ただし、配線層などは図示を省略している。
　図９に示すように、中央部にある出力トランジスタＰ１の領域では、Ｘ方向にそれぞれ延びており、Ｙ方向に並べて配置された複数のＰ導電型のフィン６６と、Ｙ方向にそれぞれ延びており、Ｘ方向に並べて配置された複数のゲート配線６７とが、形成されている。平面視で重なるフィン６６およびゲート配線６７がトランジスタを形成している。各トランジスタは、図示しない配線によって並列接続される。各トランジスタのドレインが、保護抵抗Ｒ１を介して外部出力端子ＯＵＴに接続される。
　また、出力トランジスタＰ１の周囲にガードリング８７が形成されている。ガードリング８７は、Ｎウェルに形成されたＮ導電型のフィン８８を備える。フィン８８はＸ方向に延びている。フィン８８はＶＤＤＩＯに接続されている。フィン８８にダミーゲート４８が形成されている。
　なお、ダミーゲート４８は設けなくてもかまわない。また、ガードリング８７は形成しなくてもかまわない。
　本実施形態によると、出力トランジスタＰ１は、外部出力端子ＯＵＴに接続されたＥＳＤ保護ダイオードＤ１から離間して配置されており、その間に保護抵抗Ｒ１が配置されている。出力トランジスタＮ１は、外部出力端子ＯＵＴに接続されたＥＳＤ保護ダイオードＤ２から離間して配置されており、その間に保護抵抗Ｒ２が配置されている。これにより、外部出力端子ＯＵＴに印加されたノイズは、出力トランジスタＰ１，Ｎ１に達するまでに、保護抵抗Ｒ１，Ｒ２によって減衰される。また、保護抵抗Ｒ１は複数の抵抗領域２１に分かれて形成されており、抵抗領域２１同士の間のタップ領域２３に、Ｐ型基板にＶＳＳを供給するタップが形成されている。保護抵抗Ｒ２は複数の抵抗領域２２に分かれて形成されており、抵抗領域２２同士の間のタップ領域２４に、Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されている。これにより、外部出力端子ＯＵＴに印加されたノイズは、タップを介して吸収される。したがって、ラッチアップ現象の発生の原因となるノイズの伝搬を抑制することができる。加えて、タップ領域２３，２４が複数に分散されていることにより、ノイズを吸収する効果をより均一に得ることができる。
　図１０を用いて、ラッチアップ現象の発生抑制について説明する。図１０は本実施形態に係る半導体集積回路装置の模式的な断面図である。図面右側から、ＥＳＤ保護ダイオードＤ２、保護抵抗Ｒ２とウェルタップ部（保護抵抗Ｒ２は図示を省略）、出力トランジスタＮ１、および、他のトランジスタが順に並んでいる。
　ここで、外部出力端子ＯＵＴにノイズが印加されたとする（図１０のＡ）。このノイズが十分に低減されずに出力トランジスタＮ１や他のトランジスタの領域まで伝搬すると、伝搬したノイズによって、寄生バイポーラトランジスタのベースに電流が流れる。これに起因して、寄生トランジスタを介したラッチアップ現象が生じ、ＶＤＤＩＯ，ＶＳＳ間に大電流が発生してしまう（図１０のＢ）。
　一方、本実施形態に係る構成によると、ＥＳＤ保護ダイオードＤ２と出力トランジスタＮ１との間に介在する保護抵抗Ｒ２によって、ダイオードＤ２と他のトランジスタとの距離が離れ、ノイズが減衰される。また、保護抵抗Ｒ２の領域に設けられたタップを介して、外部出力端子ＯＵＴのノイズ（図１０のＡ）が図１０のＤの経路により吸収され、寄生バイポーラトランジスタのベースノード（図１０のＣ）の電位の変動を抑えることができる。これにより、出力トランジスタＮ１や他のトランジスタ領域まで伝搬するノイズを抑え、ラッチアップ現象の発生を抑制することができる。
　（変形例）
　図１１は出力回路１１の平面レイアウト構造の他の例を示す概略図である。図１１の例では、保護抵抗Ｒ１は、Ｘ方向に延びる矩形状であって、Ｙ方向に並ぶ４個の抵抗領域２１Ａに分かれている。Ｐ型基板にＶＳＳを供給するタップが形成されたタップ領域２３Ａが、各抵抗領域２１Ａを挟むように、配置されている。
　保護抵抗Ｒ２は、Ｘ方向に延びる矩形状であって、Ｙ方向に並ぶ４個の抵抗領域２２Ａに分かれている。Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されたタップ領域２４Ａが、各抵抗領域２２Ａを挟むように、配置されている。
　本変形例でも、上述の実施形態と同様の作用効果が得られる。すなわち、外部出力端子ＯＵＴに印加されたノイズは、出力トランジスタＰ１，Ｎ１に達するまでに、保護抵抗Ｒ１，Ｒ２によって減衰される。また、外部出力端子ＯＵＴに印加されたノイズは、タップ領域２３Ａ，２４Ａに形成されたタップを介して吸収される。したがって、ラッチアップ現象の発生の原因となるノイズの伝搬を抑制することができる。加えて、タップ領域２３Ａ，２４Ａが複数に分散されていることにより、ノイズを吸収する効果をより均一に得ることができる。
　なお、図３では、保護抵抗Ｒ１，Ｒ２はＸ方向に分割されており、図１１では、保護抵抗Ｒ１，Ｒ２はＹ方向に分割されているものとしたが、分割する方向が混在していてもよい。例えば、保護抵抗Ｒ１がＸ方向に分割されており、保護抵抗Ｒ２がＹ方向に分割されているレイアウトであってもよい。
　（第２実施形態）
　図１２は本実施形態に係る出力回路１２の回路構成図である。図１２の回路構成は、図２の回路構成とほぼ同様であるが、保護抵抗の挿入位置が異なっている。すなわち、図１２の出力回路１２では、図２における保護抵抗Ｒ１，Ｒ２に代えて、保護抵抗Ｒ３が設けられている。図１２では、出力トランジスタＰ１，Ｎ１のドレイン同士が接続されており、保護抵抗Ｒ３は、外部出力端子ＯＵＴと出力トランジスタＰ１，Ｎ１のドレインとの間に設けられている。
　図１３は本実施形態に係る出力回路１２の平面レイアウト構造の一例を示す概略図である。Ｘ方向（図面横方向）はＩ／Ｏセル１０が並ぶ方向であり、Ｙ方向（図面縦方向）はコア領域２からチップ端に向かう方向である。図面上側がコア領域２側であり、図面下側がチップ端側である。図１３の各領域には、図１２の回路図において対応する回路要素と同じ記号を記している。ＥＳＤ保護ダイオードＤ１，Ｄ２の上層には、図示しないパッドがあり、このパッドがそれぞれ半導体集積回路装置の外部と接続される。
　ＥＳＤ保護ダイオードＤ１，Ｄ２は、Ｙ方向において隣接して配置されている。出力トランジスタＰ１，Ｎ１は、Ｙ方向において隣接して配置されている。ＥＳＤ保護ダイオードＤ１，Ｄ２は、Ｙ方向における図面下部に配置されている。出力トランジスタＰ１，Ｎ１は、ＥＳＤ保護ダイオードＤ１，Ｄ２の図面上側に、ＥＳＤ保護ダイオードＤ１，Ｄ２と離間して配置されている。
　保護抵抗Ｒ３は、出力トランジスタＰ１，Ｎ１とＥＳＤ保護ダイオードＤ１，Ｄ２との間に配置されている。保護抵抗Ｒ３は、複数の領域（抵抗領域）１２１に分かれて形成されている。図１３の例では、保護抵抗Ｒ３は、Ｙ方向に延びる矩形状であって、Ｘ方向に並ぶ４個の抵抗領域１２１に分かれている。抵抗領域１２１同士の間において、Ｐ型基板にＶＳＳを供給するタップが形成されたタップ領域１２２と、Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されたタップ領域１２３とが、配置されている。図１３の例では、タップ領域１２２とタップ領域１２３とは、Ｙ方向において交互に配置されている。すなわち、抵抗領域１２１同士の間の単一の領域に、Ｐ型基板にＶＳＳを供給するタップと、Ｎ型ウェルにＶＤＤＩＯを供給するタップとが、形成されている。
　本実施形態によると、出力トランジスタＰ１，Ｎ１は、外部出力端子ＯＵＴに接続されたＥＳＤ保護ダイオードＤ１，Ｄ２から離間して配置されており、その間に保護抵抗Ｒ３が配置されている。これにより、外部出力端子ＯＵＴに印加されたノイズは、出力トランジスタＰ１，Ｎ１に達するまでに、保護抵抗Ｒ３によって減衰される。また、保護抵抗Ｒ３は複数の抵抗領域１２１に分かれて形成されており、抵抗領域１２１同士の間のタップ領域１２２に、Ｐ型基板にＶＳＳを供給するタップが形成されており、抵抗領域１２１同士の間のタップ領域１２３に、Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されている。これにより、外部出力端子ＯＵＴに印加されたノイズは、タップを介して吸収される。したがって、ラッチアップ現象の発生の原因となるノイズの伝搬を抑制することができる。加えて、タップ領域１２２，１２３が複数に分散されていることにより、ノイズを吸収する効果をより均一に得ることができる。
　なお、Ｐ型基板にＶＳＳを供給するタップが形成されたタップ領域１２２が、ＥＳＤ保護ダイオードＤ１からのノイズ吸収のために機能し、Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されたタップ領域１２３が、ＥＳＤ保護ダイオードＤ２からのノイズ吸収のために機能する。
　なお、ＥＳＤ保護ダイオードＤ１，Ｄ２の位置は入れ替わってもかまわない。また、出力トランジスタＰ１，Ｎ１の位置は入れ替わってもかまわない。
　（変形例）
　図１４（ａ），（ｂ）は出力回路１２の平面レイアウト構造の他の例を示す概略図である。図１４（ａ）の例では、抵抗領域１２１同士の間において、Ｐ型基板にＶＳＳを供給するタップが形成されたタップ領域１２２Ａと、Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されたタップ領域１２３Ａとが、Ｘ方向において交互に配置されている。
　図１４（ｂ）の例では、保護抵抗Ｒ３は、Ｘ方向に延びる矩形状であって、Ｙ方向に並ぶ４個の抵抗領域１２１Ａに分かれている。抵抗領域１２１Ａ同士の間において、Ｐ型基板にＶＳＳを供給するタップが形成されたタップ領域１２２Ｂと、Ｎ型ウェルにＶＤＤＩＯを供給するタップが形成されたタップ領域１２３Ｂとが、配置されている。図１３の例では、タップ領域１２２Ｂとタップ領域１２３Ｂとは、Ｘ方向において交互に配置されている。
　なお、図１４（ｂ）の例において、タップ領域１２２Ｂとタップ領域１２３Ｂとが、Ｙ方向において交互に配置されていてもよい。
　本変形例でも、上述の実施形態と同様の作用効果が得られる。すなわち、外部出力端子ＯＵＴに印加されたノイズは、出力トランジスタＰ１，Ｎ１に達するまでに、保護抵抗Ｒ３によって減衰される。また、外部出力端子ＯＵＴに印加されたノイズは、タップ領域１２２，１２３に形成されたタップを介して吸収される。したがって、ラッチアップ現象の発生の原因となるノイズの伝搬を抑制することができる。加えて、タップ領域１２２，１２３が複数に分散されていることにより、ノイズを吸収する効果をより均一に得ることができる。
　なお、上述の実施形態では、保護抵抗Ｒ１，Ｒ２，Ｒ３は４個の抵抗領域に分割されているものとしたが、抵抗領域の個数は４個に限られるものではない。
　なお、上述の実施形態における出力回路は、Ｐ導電型トランジスタとＮ導電型出力トランジスタがいずれも、１段のトランジスタであるものとしたが、これに限られるものではなく、例えば２段、３段等の複数段のトランジスタが直列接続された構成であってもよい。また、上述の実施形態における出力回路は、入力回路を含む入出力回路であってもかまわない。
　本開示では、半導体集積回路装置について、ラッチアップ現象の発生を十分に抑制できるので、例えば半導体チップの性能向上に有用である。
１　半導体集積回路装置
１１，１２　出力回路
２１，２１Ａ，２２，２２Ａ　抵抗領域
５２，５４　フィン
１２１，１２１Ａ　抵抗領域
ＯＵＴ　外部出力端子
Ｐ１，Ｎ１　出力トランジスタ
Ｄ１，Ｄ２　ＥＳＤ保護ダイオード
Ｒ１，Ｒ２，Ｒ３　保護抵抗

Claims (7)

  1. 　出力回路を備える半導体集積回路装置であって、
    　前記出力回路は、
    　外部出力端子と、
    　前記外部出力端子に出力信号を出力する第１出力トランジスタと、
    　前記外部出力端子に接続された第１ＥＳＤ（ElectoStatic Discharge）保護ダイオードと、
    　前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとの間に接続された第１保護抵抗とを備え、
    　平面視で、前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとは、離間して配置されており、かつ、前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとの間に、前記第１保護抵抗が配置されており、
    　前記第１保護抵抗は、複数の抵抗領域に分かれて形成されており、前記抵抗領域同士の間に、基板またはウェルに電源電圧を供給するタップが形成されている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとは、第１方向において、離間して配置されており、
    　前記複数の抵抗領域は、前記第１方向と垂直をなす第２方向において、分かれて配置されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１出力トランジスタと前記第１ＥＳＤ保護ダイオードとは、第１方向において、離間して配置されており、
    　前記複数の抵抗領域は、前記第１方向において、分かれて配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記タップは、フィン構造の拡散領域を有する
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記抵抗領域同士の間の単一の領域に、基板またはウェルに第１電源電圧を供給するタップと、基板またはウェルに前記第１電源電圧と異なる第２電源電圧を供給するタップとが、形成されている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記出力回路は、
    　前記外部出力端子に出力信号を出力する第２出力トランジスタと、
    　前記外部出力端子に接続された第２ＥＳＤ保護ダイオードと、
    　前記第２出力トランジスタと前記第２ＥＳＤ保護ダイオードとの間に接続された第２保護抵抗とを備え、
    　平面視で、前記第２出力トランジスタと前記第２ＥＳＤ保護ダイオードとは、離間して配置されており、かつ、前記第２出力トランジスタと前記第２ＥＳＤ保護ダイオードとの間に、前記第２保護抵抗が配置されており、
    　前記第２保護抵抗は、複数の第２抵抗領域に分かれて形成されており、前記第２抵抗領域同士の間の領域に、基板またはウェルに電源電圧を供給するタップが形成されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記出力回路は、
    　前記外部出力端子に出力信号を出力する第２出力トランジスタと、
    　前記外部出力端子に接続された第２ＥＳＤ保護ダイオードとを備え、
    　平面視で、前記第２出力トランジスタは前記第１出力トランジスタと隣接配置されており、前記第２ＥＳＤ保護ダイオードは前記第１ＥＳＤ保護ダイオードと隣接配置されており、
    　前記第１保護抵抗は、前記第１および第２出力トランジスタと前記第１および第２ＥＳＤ保護ダイオードとの間に、配置されている
    ことを特徴とする半導体集積回路装置。
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