TWI497683B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI497683B
TWI497683B TW101145500A TW101145500A TWI497683B TW I497683 B TWI497683 B TW I497683B TW 101145500 A TW101145500 A TW 101145500A TW 101145500 A TW101145500 A TW 101145500A TW I497683 B TWI497683 B TW I497683B
Authority
TW
Taiwan
Prior art keywords
impurity diffusion
diffusion region
region
conductivity type
semiconductor device
Prior art date
Application number
TW101145500A
Other languages
English (en)
Other versions
TW201332082A (zh
Inventor
Masaki Okuyama
Hisakatsu Sato
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of TW201332082A publication Critical patent/TW201332082A/zh
Application granted granted Critical
Publication of TWI497683B publication Critical patent/TWI497683B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置
本發明係關於一種半導體裝置，尤其係關於一種保護電路免受以靜電等為主要原因而引起之突波電流(surge current)影響之構造。
先前，形成各種元件而形成半導體裝置。作為其中之一，有使數位電路與類比電路混在之半導體裝置。數位電路部分係相對於稱為閾值之成為高位準與低位準之分界之電壓位準，而處理之信號之電壓位準成為接近電壓之變化範圍兩端之位準，因此取錯信號值之可能性較低，與類比信號相比，存在偏離閾值時之電壓位準之處理不精確之優點。數位電路大多係藉由成為基準之動作時脈信號之切換時序時之信號的電壓位準而確定信號之位準，因此該動作時脈信號之切換時序以外之情形時之電壓位準之混亂大多不會對數位電路之處理結果產生影響。與此相對，於類比電路部分中，準確地檢測處理之信號之電壓位準並進行傳遞及處理則較為重要，信號電壓之混亂對處理結果會造成較大影響。
信號電壓之混亂係因各種雜訊之影響而產生。存在藉由提高半導體裝置自身之所謂之屏蔽性而可降低自半導體裝置外部施加之雜訊等對內部元件之影響之情形。然而，雜訊中亦存在於半導體元件內部產生者。例如，數位元件於自高位準向低位準之切換以及自低位準向高位準之切換中 產生雜訊。此種切換雜訊即便未於數位電路中引起誤動作，亦會於類比電路之處理中產生較大之影響。為了應對此種問題，存在採取於半導體裝置內使數位元件與類比元件分離之稱為三井(triple well)之構造之情形。
然而，與其他構造同樣地，於三井構造中亦存在主要因由ESD(Electro Static Discharge，靜電放電)等所引起之突波電流而導致內部元件受到破壞之問題。作為應對突波電流之對策，例如存在專利文獻1中記載之方法。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平11-135735號公報
為了經由設置於半導體基板之包含複數個雜質擴散區域之元件而使因突波所引起之注入電荷於GND等所期望之區域中放電，雜質擴散區域之配置及電位之控制變得重要。尤其。於因突波所引起之注入電荷經由外部端子、配線、及接點而到達半導體基板之雜質區域中，存在與周邊區域之邊界上之電位差擴大而引起靜電破壞之情形。靜電破壞尤其容易於接點之正下方之邊界上產生。
本發明係為了解決上述問題或課題中之至少一者而完成者，可作為以下之應用例或實施形態而實現。
[應用例1]
本應用例之半導體裝置之特徵在於包含：第1導電型之半導體基板；第2導電型之第1雜質擴散區域；第1導電型之第2雜質擴散區域；第2導電型之第3雜質擴散區域；第2導電型之第4雜質擴散區域；第1接點；及第1電源；且上述第1雜質擴散區域係設置於上述半導體基板內，上述第2雜質擴散區域係設置於上述第1雜質擴散區域內，上述第3雜質擴散區域係設置於上述第2雜質擴散區域內，上述第4雜質擴散區域之第1部分係與上述第3雜質擴散區域分開而設置於上述第2雜質擴散區域內，上述第4雜質擴散區域之第2部分係設置於上述第1雜質擴散區域之第3部分之上述半導體基板之表面側，上述第1部分與上述第2部分連續，上述第1接點係以與上述第2部分接觸之方式設置，上述第1接點與上述第3部分於俯視下重疊，且上述第1電源係連接於上述第3雜質擴散區域。再者，於本說明書中，所謂「分開」係指不接觸而保持適當之距離。
根據該構成，本發明之半導體裝置包含：第1導電型之半導體基板；第2導電型之第1雜質擴散區域；第1導電型之第2雜質擴散區域；第2導電型之第3雜質擴散區域；第2導電型之第4雜質擴散區域；第1接點；及第1電源；且上述第1雜質擴散區域係設置於上述半導體基板內，上述第2雜質擴散區域係設置於上述第1雜質擴散區域內，上述第3雜質擴散區域係設置於上述第2雜質擴散區域內，上述第4雜質擴散區域之第1部分係於與上述第3雜質擴散區域分開而設置上述第2雜質擴散區域內，上述第4雜質擴散區域之 第2部分係設置於上述第1雜質擴散區域之第3部分之上述半導體基板之表面側，上述第1部分與上述第2部分連續，上述第1接點係以與上述第2部分接觸之方式設置，上述第1接點與上述第3部分於俯視下重疊，且上述第1電源係連接於上述第3雜質擴散區域，藉此可降低因進入第1接點之突波電流所引起之第4雜質擴散區域之破壞或第4雜質擴散區域之周邊區域之破壞。尤其，可防止第1接點正下方之第4雜質擴散區域與其他區域接觸之區域之破壞。
先前之三井構造之半導體裝置於使用第1導電型之半導體基板之情形時，於連接有接點之第2導電型之雜質擴散區域之下方形成有第1導電型之雜質擴散區域，於該第1導電型之雜質擴散區域之下方形成有第2導電型之雜質擴散區域。即，自接點側觀察，該接點下方之層係以第2導電型之層、第1導電型之層、第2導電型之層及第1導電型之層(基板)之順序存在著層。於該情形時，若突波電流進入接點，則於連接有接點之第2導電型之層與導電型不同之該層正下方之第1導電型之層之間的界面上易發生破壞。
與此相對，本發明之半導體裝置中，連接有第1接點之第2導電型之第4雜質擴散區域之下方為第2導電型之第1雜質擴散區域，成為相同之導電型，因此不易發生第4雜質擴散區域與第1雜質擴散區域之邊界之破壞。又，該第1雜質擴散區域係具有例如類比元件與數位元件之間之元件分離之功能之層，俯視半導體裝置之情形時之第1雜質擴散區域之面積之廣度大於上述其他雜質擴散區域之面積之廣 度，從而可認為在第1雜質擴散區域與半導體基板之間之邊界之突波電流之影響小於在第4雜質擴散區域之邊界之影響。
第1電源連接於第2導電型之第3雜質擴散區域。第1電源例如可為GND。又，藉由在第4雜質擴散區域之第1部分與第3雜質擴散區域之間設置閘控二極體(GCD，Gate Controlled Diode)等，而可適當地控制第4雜質擴散區域與第3雜質擴散區域之間之障壁。
[應用例2]
於上述應用例之半導體裝置中，較佳為上述第1接點與上述第1雜質擴散區域之特定區域係以第1配線連接，該第1雜質擴散區域之特定區域可在與上述第3部分之間夾持上述第2雜質擴散區域。
根據該構成，藉由以第1配線連接第1接點與第1雜質擴散區域之特定區域，而使因突波電壓所引起之電壓隔著主要供形成元件之第2雜質擴散區域而較廣地施加至第1雜質擴散區域，藉此可降低第1雜質擴散區域內之電位差之產生，由此可抑制向第1電源之路徑(route)以外之突波電流之流動，從而可降低因突波電流所引起之破壞，且該第1雜質擴散區域之特定區域可在與上述第3部分之間夾持上述第2雜質擴散區域。
[應用例3]
本應用例之半導體裝置之特徵在於包含：第1導電型之半導體基板；設置於上述半導體基板內之第2導電型之第1 雜質擴散區域；設置於上述第1雜質擴散區域內之第1導電型之第2雜質擴散區域；設置於上述第2雜質擴散區域內之第2導電型之第3雜質擴散區域；第2導電型之第4雜質擴散區域；設置於上述第2雜質擴散區域內之第2導電型之第5雜質擴散區域；第1接點；及第1電源；且上述第2雜質擴散區域係於俯視下，以被上述第1雜質擴散區域之第1區域包圍並且包圍上述第1雜質擴散區域之第2區域之方式配置，上述第3雜質擴散區域及上述第5雜質擴散區域係於俯視下，以使上述第2區域位於其等之間之方式配置，上述第4雜質擴散區域係於俯視下，配置於上述第3雜質擴散區域與上述第5雜質擴散區域之間，上述第4雜質擴散區域包含第1部分、第2部分、及第3部分，上述第2部分係配置於上述第2區域，上述第1部分係與上述第3雜質擴散區域分開而配置於上述第2雜質擴散區域之上述第3雜質擴散區域側，上述第3部分係與上述第5雜質擴散區域分開而配置於上述第2雜質擴散區域之上述第5雜質擴散區域側，上述第1部分、上述第2部分及上述第3部分連續，上述第1接點係以與上述第2部分接觸之方式設置，且上述第1電源係連接於上述第3雜質擴散區域及上述第5雜質擴散區域。
根據該構成，本發明之半導體裝置包含：第1導電型之半導體基板；設置於上述半導體基板內之第2導電型之第1雜質擴散區域；設置於上述第1雜質擴散區域內之第1導電型之第2雜質擴散區域；設置於上述第2雜質擴散區域內之第2導電型之第3雜質擴散區域；第2導電型之第4雜質擴散 區域；設置於上述第2雜質擴散區域內之第2導電型之第5雜質擴散區域；第1接點；及第1電源；且上述第2雜質擴散區域於俯視下，係以包圍上述第1雜質擴散區域之第1區域並且包圍上述第1雜質擴散區域之第2區域之方式配置，上述第3雜質擴散區域及上述第5雜質擴散區域於俯視下，係以使上述第2區域位於其等之間之方式配置，上述第4雜質擴散區域於俯視下，係配置於上述第3雜質擴散區域與上述第5雜質擴散區域之間，上述第4雜質擴散區域包含第1部分、第2部分、及第3部分，上述第2部分係配置於上述第2區域，上述第1部分係與上述第3雜質擴散區域分開而配置於上述第2雜質擴散區域之上述第3雜質擴散區域側，上述第3部分係與上述第5雜質擴散區域分開而配置於上述第2雜質擴散區域之上述第5雜質擴散區域側，上述第1部分、上述第2部分及上述第3部分連續，上述第1接點係以與上述第2部分接觸之方式設置，且上述第1電源係連接於上述第3雜質擴散區域及上述第5雜質擴散區域。藉此，可降低因進入第1接點之突波電流所引起之第4雜質擴散區域之破壞或第4雜質擴散區域之周邊區域之破壞。尤其，可防止第1接點正下方之第4雜質擴散區域與其他區域接觸之區域之破壞。
連接有第1接點之第2導電型之第4雜質擴散區域之第2部分係形成於第2導電型之第1雜質擴散區域之第2區域，連接有第1接點之區域與其下方之區域成為相同導電型，因此不易發生第4雜質擴散區域與第1雜質擴散區域之邊界之 破壞。又，藉由在第1部分與第3雜質擴散區域之間、及第3部分與第5雜質擴散區域之間設置GCD等，而可適當地控制第4雜質擴散區域與第3雜質擴散區域之間之障壁。
[應用例4]
於上述應用例之半導體裝置中，較佳為上述第1接點與上述第1區域係以第1配線連接。
根據該構成，藉由第1接點與第1區域以第1配線連接，而對於第1雜質擴散區域之不同部分供給等電位，從而可於第1雜質擴散區域內降低電位差，且可抑制向第1電源之線路以外之突波電流之流動而降低因突波電流所引起之破壞。
以下，使用圖式對本發明之實施形態進行說明。再者，模式圖中所描繪者係記載有說明所需之部分之權宜之計者。因此，存在即便記載相同者而根據圖式亦為不同之表述之情形，並非準確地表示形狀或各部分之大小等。例如，對於縱橫長度之比率等，存在圖中所示之比率與實際上之比率不同之情形。
首先，使用圖式對先前之三井構造中之以突波電流為主要原因而引起的汲極區域與其他區域之邊界之破壞進行說明。於圖7-(a)中，表示具有先前之三井構造之半導體裝置900之特定部分之剖面圖。半導體裝置900於第1導電型之半導體基板910形成有第2導電型之第1雜質擴散區域920，於第1雜質擴散區域920內以浮起之方式形成有第1導電型 之第2雜質擴散區域930，於第2雜質擴散區域930內以浮起之方式形成有第2導電型之第3雜質擴散區域940、第2導電型之第3雜質擴散區域941及第2導電型之第4雜質擴散區域950。
於第4雜質擴散區域950形成有接點953，第1配線901連接於接點953。第1配線901係與連接於外部端子之焊墊909連接之配線。又，於第3雜質擴散區域940及第3雜質擴散區域941之表面形成有接點948及接點949，第2配線902連接於接點948，且於接點949形成有第3配線903。第2配線902及第3配線903係連接於未圖示之第1電源。又，於第3雜質擴散區域940與第4雜質擴散區域950之間設置有第1閘極960，於第3雜質擴散區域941與第4雜質擴散區域950之間設置有第2閘極961。
此處，若將第1導電型設為P型，將第2導電型設為N型，則第1雜質擴散區域920成為N型井，第2雜質擴散區域930成為P型井。即，半導體基板910、第1雜質擴散區域920及第2雜質擴散區域930係形成三井構造。又，第1電源宜為GND。
此處，若突波電壓施加至焊墊909，則存在於第2雜質擴散區域930與第4雜質擴散區域950之間的寄生二極體發生突崩潰(avalanche break)，其後，包含第2雜質擴散區域930、第3雜質擴散區域940及第4雜質擴散區域950之雙極BP(圖7-(a)之BP及圖7-(b))成為接通，突波電流可經由雙極BP而流動至第1電源。然而，於雙極BP成為接通之前經過 特定之時間，其間存在接點正下方之第4雜質擴散區域950與第2雜質擴散區域930之邊界附近(圖7之×所示附近)被破壞之虞。再者，雖於圖示及上述說明中未顯示，但與上述雙極BP相同之動作亦會於第3雜質擴散區域941側產生。
其次，對本發明之第1實施形態進行說明。
(第1實施形態)
圖1中表示應用本發明之半導體裝置100之特定部分之剖面圖。半導體裝置100係於第1導電型之半導體基板10形成有第2導電型之第1雜質擴散區域20、第1導電型之第2雜質擴散區域30、第2導電型之第3雜質擴散區域40、第2導電型之第3雜質擴散區域41及第2導電型之第4雜質擴散區域50者。又，於第3雜質擴散區域40與第4雜質擴散區域50之間設置有第1閘極60，於第3雜質擴散區域41與第4雜質擴散區域50之間設置有第2閘極61。包含半導體基板10、第1雜質擴散區域20及第2雜質擴散區域30之構造構成三井構造。再者，與上述先前例同樣地，此處，將第1導電型設為P型，將第2導電型設為N型。第1雜質擴散區域20係N型井，第2雜質擴散區域30係P型井。
又，於第4雜質擴散區域50之表面形成有接點53，第1配線101連接於接點53。第1配線101係與連接於外部端子之焊墊109連接之配線。又，設置有接點53之部分之第4雜質擴散區域50正下方之區域配置有第1雜質擴散區域20。又，於第3雜質擴散區域40及第3雜質擴散區域41之表面形成有接點48及接點49，第2配線102連接於接點48，且於接 點49形成有第3配線103。第2配線102及第3配線103係連接於未圖示之第1電源。
此處，若突波電壓施加至焊墊109，則存在於第2雜質擴散區域30與第4雜質擴散區域50之間的寄生二極體會發生突崩潰，其後包含第2雜質擴散區域30、第3雜質擴散區域40及第4雜質擴散區域50之雙極BP成為接通，從而突波電流可經由雙極BP而流動至第1電源。雖於雙極BP成為接通之前經過特定之時間，但設置有接點53之部分之第4雜質擴散區域50之正下方係與第4雜質擴散區域50為相同導電型之第1雜質擴散區域20，因此可防止第4雜質擴散區域50與第1雜質擴散區域20之邊界附近之破壞。又，第1電源可為GND。
[實施例1]
本實施例係應用於設第1導電型為P型、且設第2導電型為N型之半導體裝置200(構成CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)之輸出元件之一部分)之例。圖2中表示半導體裝置200之一部分之平面圖與沿該平面圖之A-B之剖面圖。虛線係權宜地表示平面圖與剖面圖之對應者。再者，於本實施例之說明中，存在對與半導體裝置100相同之構成部分標註相同序號並省略其說明之情形。
半導體裝置200係於各區域中，在半導體基板之表面側存在雜質之濃度更高之區域(以下稱為分接區域)。半導體基板10中之分接區域80、第1雜質擴散區域20中之分接區 域21、第2雜質擴散區域30中之分接區域32、第3雜質擴散區域40中之分接區域42、第3雜質擴散區域41中之分接區域43及第4雜質擴散區域50中之分接區域51係相當於此。再者，分接區域21與分接區域51係經由第1配線101而連接。又，元件分離區域90係以夾持各分接區域之方式而連接。第2雜質擴散區域30係以浮起之方式形成於第1雜質擴散區域20，於俯視之情形時為如下構造，即接點53之正下方區域係第1雜質擴散區域20之一部分區域，且第4雜質擴散區域50覆蓋該一部分區域。
第1配線101係連接於焊墊109，並且連接於成對之CMOS之一部分。連接於第1閘極60及第2閘極61之第1信號配線104係連接於未圖示之電路。又，分接區域32、分接區域42及分接區域43係連接於GND。
第1配線101係連接於分接區域21及分接區域51，因此即便於突波電壓施加至焊墊109之情形時第1雜質擴散區域20內亦保持為等電位。藉由該構造，可防止於第4雜質擴散區域50與第1雜質擴散區域20之邊界附近發生因突波電流所引起之破壞。於突波電壓為正電壓之情形時，第4雜質擴散區域50與第2雜質擴散區域30之間之寄生二極體發生突崩潰之後，突波電流經由第2雜質擴散區域30、第3雜質擴散區域40及第3雜質擴散區域41而流動至GND。又，於突波電壓為負電壓之情形時，於第4雜質擴散區域50與第2雜質擴散區域30之間之寄生二極體中沿正向流動電流，突波電流自分接區域32相對於第4雜質擴散區域50流動。
再者，於分接區域21、分接區域32、分接區域42、分接區域43及分接區域51、分接區域80之表面形成有矽化物52。藉由形成有矽化物52而可降低電流路徑之電阻值。
[實施例2]
本實施例係應用於設第1導電型為P型且設第2導電型為N型之半導體裝置300(ESD元件)之例。於圖3中，表示半導體裝置300之一部分之平面圖與沿該平面圖之A-B之剖面圖。虛線係就方便上而表示平面圖與剖面圖之對應者。於本實施例之說明中，亦存在對與半導體裝置100或半導體裝置200相同之構成部分標註相同序號並省略其說明之情形。
於本實施例中，第1閘極60係連接於第2配線102。又，第2閘極61係連接於第3配線103。第1閘極60及第2閘極61係連接於GND，藉此適當地維持第4雜質擴散區域50與第3雜質擴散區域40之間之障壁。半導體裝置300係僅用於ESD之元件，第1配線101係連接於其他輸入輸出元件。其他構造與半導體裝置200相同。藉由該構造，可防止於第4雜質擴散區域50與第1雜質擴散區域20之邊界附近發生因突波電流而引起之破壞。
於突波電壓為正電壓之情形時，第4雜質擴散區域50與第2雜質擴散區域30之間之寄生二極體發生突崩潰之後，突波電流經由第2雜質擴散區域30、第3雜質擴散區域40及第3雜質擴散區域41而流動至GND。又，於突波電壓為負電壓之情形時，於第4雜質擴散區域50與第2雜質擴散區域 30之間之寄生二極體中沿正向流動電流，突波電流自分接區域32相對於第4雜質擴散區域50流動。
(第2實施形態)
本實施形態係對半導體裝置200或半導體裝置300之製造方法進行說明者。再者，於本實施形態之說明中，存在對與第1實施形態中說明之半導體裝置之構成要素相同或同等之構成要素賦予相同序號並省略其說明之情形。
首先，使用圖4及圖5，對先前及本發明之半導體裝置之製造方法進行說明。圖4及圖5所示者係於與圖2或圖3所示者相同之位置上之剖面圖。
首先，於第1導電型之半導體基板10之第1面之表面形成複數個元件分離區域90(圖4-(a))。此處，複數個元件分離區域90係包含第1元件分離區域91及第2元件分離區域92。
其次，對由第1元件分離區域91包圍之區域進行離子植入等處理，從而形成第1雜質擴散區域20(圖4-(b))。
其次，殘留由第2元件分離區域92包圍之區域而形成抗蝕層93，並進行離子植入，藉此形成第2雜質擴散區域30(圖5-(a))。
進而反覆進行步驟，而於第2雜質擴散區域30內形成第3雜質擴散區域40、第4雜質擴散區域50、第1閘極60及第2閘極61等。又，於未被元件分離區域90覆蓋之區域形成更高濃度之分接區域(圖5-(b))。
進而，對本發明之半導體裝置之製造方法進行說明。
首先，於第1導電型之半導體基板10之第1面之表面形成 複數個元件分離區域90(圖4-(a))。
其次，對由第1元件分離區域91包圍之區域進行離子植入，從而形成第1雜質擴散區域20(圖4-(b))。
其次，殘留由第2元件分離區域92包圍之區域中之第1雜質擴散區域20之表面之一部分區域而形成抗蝕層94，並進行離子植入，藉此形成第2雜質擴散區域30(圖4-(c))。此處，第1雜質擴散區域20之表面之一部分區域以外的區域係於後續步驟中形成接點53之區域。
進而反覆進行步驟，於第2雜質擴散區域30內形成第3雜質擴散區域40、第4雜質擴散區域50、第1閘極60及第2閘極61等。又，於未被元件分離區域90覆蓋之區域形成濃度更高之分接區域(圖4-(d))。
於圖6中表示半導體裝置200或半導體裝置300之圖4-(d)之步驟後之平面圖。於圖6中，以虛線表示半導體裝置200或半導體裝置300之表面中之第1雜質擴散區域20、第2雜質擴散區域30、第3雜質擴散區域40、第3雜質擴散區域41及第4雜質擴散區域50之配置。第4雜質擴散區域50之形成有接點53之部分之下方未形成有第2雜質擴散區域30，而形成有第1雜質擴散區域20。
如本實施形態所示，本發明之半導體裝置之製造方法與先前之半導體裝置之製造方法之差別僅在於所形成之抗蝕層93與抗蝕層94之形狀之差別。因此，無需對製造設備等進行較大變更即可製造本發明之半導體裝置。
以上，進行了本發明之實施形態及應用例之說明，但本 發明之應用並不限於上述之記載內容。於不脫離本發明之主旨之範圍內可進行廣泛應用。例如，於本實施形態中設第1導電型為P型且設第2導電型為N型，但亦可設第1導電型為N型且設第2導電型為P型而應用。
10‧‧‧半導體基板
20‧‧‧第1雜質擴散區域
21‧‧‧分接區域
30‧‧‧第2雜質擴散區域
32‧‧‧分接區域
40‧‧‧第3雜質擴散區域
41‧‧‧第3雜質擴散區域
42‧‧‧分接區域
43‧‧‧分接區域
48‧‧‧接點
49‧‧‧接點
50‧‧‧第4雜質擴散區域
51‧‧‧分接區域
52‧‧‧矽化物
53‧‧‧接點
60‧‧‧第1閘極
61‧‧‧第2閘極
80‧‧‧分接區域
90‧‧‧元件分離區域
91‧‧‧第1元件分離區域
92‧‧‧第2元件分離區域
93‧‧‧抗蝕層
94‧‧‧抗蝕層
100‧‧‧半導體裝置
101‧‧‧第1配線
102‧‧‧第2配線
103‧‧‧第3配線
109‧‧‧焊墊
200‧‧‧半導體裝置
300‧‧‧半導體裝置
900‧‧‧半導體裝置
901‧‧‧第1配線
902‧‧‧第2配線
903‧‧‧第3配線
909‧‧‧焊墊
910‧‧‧半導體基板
920‧‧‧第1雜質擴散區域
930‧‧‧第2雜質擴散區域
940‧‧‧第3雜質擴散區域
941‧‧‧第3雜質擴散區域
948‧‧‧接點
949‧‧‧接點
950‧‧‧第4雜質擴散區域
953‧‧‧接點
960‧‧‧第1閘極
961‧‧‧第2閘極
圖1係半導體裝置之剖面之模式圖。
圖2係實施例1中之半導體裝置之平面及剖面之模式圖。
圖3係實施例2中之半導體裝置之平面及剖面之模式圖。
圖4(a)-(d)係表示半導體裝置之製造過程之圖。
圖5(a)、(b)係表示先前之半導體裝置之製造過程之圖。
圖6係半導體裝置之平面之模式圖。
圖7(a)、(b)係先前之半導體裝置之剖面圖。
10‧‧‧半導體基板
20‧‧‧第1雜質擴散區域
30‧‧‧第2雜質擴散區域
40‧‧‧第3雜質擴散區域
41‧‧‧第3雜質擴散區域
48‧‧‧接點
49‧‧‧接點
50‧‧‧第4雜質擴散區域
53‧‧‧接點
60‧‧‧第1閘極
61‧‧‧第2閘極
100‧‧‧半導體裝置
101‧‧‧第1配線
102‧‧‧第2配線
103‧‧‧第3配線
109‧‧‧焊墊

Claims (8)

  1. 一種半導體裝置，其特徵在於包含：第1導電型之半導體基板；第2導電型之第1雜質擴散區域；第1導電型之第2雜質擴散區域；第2導電型之第3雜質擴散區域；第2導電型之第4雜質擴散區域；第1接點；及第1電源；且上述第1雜質擴散區域係設置於上述半導體基板內；上述第2雜質擴散區域係設置於上述第1雜質擴散區域內；上述第3雜質擴散區域係設置於上述第2雜質擴散區域內；上述第4雜質擴散區域之第1部分係與上述第3雜質擴散區域分開而設置於上述第2雜質擴散區域內，上述第4雜質擴散區域之第2部分係設置於上述第1雜質擴散區域之第3部分之上述半導體基板之表面側；上述第1部分與上述第2部分連續；上述第1接點係以與上述第2部分接觸之方式設置；上述第1接點與上述第3部分於俯視下重疊；上述第1電源係連接於上述第3雜質擴散區域。
  2. 如請求項1之半導體裝置，其中於上述第4雜質擴散區域與上述第3雜質擴散區域之間 的上述第2雜質擴散區域之上設置第1閘極；上述第1閘極係連接於GND。
  3. 如請求項2之半導體裝置，其中上述第1閘極之一部份於俯視下係與上述第4雜質擴散區域重疊。
  4. 如請求項1至3之任一項之半導體裝置，其中於上述第4雜質擴散區域之上述半導體基板之表面側設置第2導電型之第6雜質擴散區域；上述第6雜質擴散區域之雜質濃度較上述第4雜質擴散區域之雜質濃度高。
  5. 如請求項4之半導體裝置，其中於上述第6雜質擴散區域之表面上設置矽化物層。
  6. 如請求項1至3之任一項之半導體裝置，其中上述第1接點與上述第1雜質擴散區域之特定區域係以第1配線連接，且該第1雜質擴散區域之特定區域可在與上述第3部分之間夾持上述第2雜質擴散區域。
  7. 一種半導體裝置，其特徵在於包含：第1導電型之半導體基板；設置於上述半導體基板內之第2導電型之第1雜質擴散區域；設置於上述第1雜質擴散區域內之第1導電型之第2雜質擴散區域；設置於上述第2雜質擴散區域內之第2導電型之第3雜質擴散區域； 第2導電型之第4雜質擴散區域；設置於上述第2雜質擴散區域內之第2導電型之第5雜質擴散區域；第1接點；及第1電源；且上述第2雜質擴散區域於俯視下係以被上述第1雜質擴散區域之第1區域包圍並且包圍上述第1雜質擴散區域之第2區域之方式配置；上述第3雜質擴散區域及上述第5雜質擴散區域係於俯視下，以使上述第2區域位於其等之間之方式配置；上述第4雜質擴散區域係於俯視下配置於上述第3雜質擴散區域與上述第5雜質擴散區域之間；上述第4雜質擴散區域由第1部分、第2部分、及第3部分所構成，上述第2部分係配置於上述第2區域，上述第1部分係與上述第3雜質擴散區域分開而配置於上述第2雜質擴散區域之上述第3雜質擴散區域側，上述第3部分係與上述第5雜質擴散區域分開而配置於上述第2雜質擴散區域之上述第5雜質擴散區域側；上述第1部分、上述第2部分及上述第3部分連續；上述第1接點係以與上述第2部分接觸之方式設置；上述第1電源係連接於上述第3雜質擴散區域及上述第5雜質擴散區域。
  8. 如請求項7之半導體裝置，其中上述第1接點與上述第1區域係以第1配線連接。
TW101145500A 2011-12-09 2012-12-04 Semiconductor device TWI497683B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011269891A JP5849670B2 (ja) 2011-12-09 2011-12-09 半導体装置

Publications (2)

Publication Number Publication Date
TW201332082A TW201332082A (zh) 2013-08-01
TWI497683B true TWI497683B (zh) 2015-08-21

Family

ID=48573842

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101145500A TWI497683B (zh) 2011-12-09 2012-12-04 Semiconductor device

Country Status (5)

Country Link
US (2) US9312329B2 (zh)
JP (1) JP5849670B2 (zh)
CN (1) CN103988305A (zh)
TW (1) TWI497683B (zh)
WO (1) WO2013084451A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6894715B2 (ja) * 2017-01-31 2021-06-30 ラピスセミコンダクタ株式会社 半導体装置
JP2019029399A (ja) * 2017-07-26 2019-02-21 パナソニックＩｐマネジメント株式会社 撮像装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021228A (ja) * 2008-07-09 2010-01-28 Toshiba Corp 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59217368A (ja) * 1983-05-26 1984-12-07 Hitachi Ltd 集積回路とその製造方法
KR100190008B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 장치의 정전하 보호 장치
JP3472911B2 (ja) 1997-10-31 2003-12-02 セイコーエプソン株式会社 半導体装置
JP3123489B2 (ja) 1997-11-20 2001-01-09 日本電気株式会社 半導体集積回路における静電保護回路及びその製造方法
TW399337B (en) 1998-06-09 2000-07-21 Koninkl Philips Electronics Nv Semiconductor device
JP3317345B2 (ja) 1999-07-23 2002-08-26 日本電気株式会社 半導体装置
JP3430080B2 (ja) * 1999-10-08 2003-07-28 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor
JP3875460B2 (ja) * 2000-07-06 2007-01-31 株式会社東芝 半導体装置
KR100448925B1 (ko) 2002-03-11 2004-09-16 삼성전자주식회사 정전기 방전 보호를 위한 반도체 장치 및 그 제조 방법
KR100645039B1 (ko) 2003-12-15 2006-11-10 삼성전자주식회사 정전기 방전 보호 소자 및 그 제조방법
JP2006013450A (ja) * 2004-05-27 2006-01-12 Renesas Technology Corp 半導体装置およびその製造方法
JP4854934B2 (ja) * 2004-06-14 2012-01-18 ルネサスエレクトロニクス株式会社 静電気放電保護素子
JP4703196B2 (ja) * 2005-01-18 2011-06-15 株式会社東芝 半導体装置
CN100498917C (zh) 2005-06-30 2009-06-10 精工爱普生株式会社 集成电路装置及电子设备
US7190030B1 (en) * 2005-09-07 2007-03-13 United Microelectronics Corp. Electrostatic discharge protection structure
JP2008004703A (ja) 2006-06-21 2008-01-10 Ricoh Co Ltd 半導体装置及び半導体装置の製造方法
JP5165321B2 (ja) * 2007-09-28 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法
JP5203850B2 (ja) 2008-08-22 2013-06-05 パナソニック株式会社 静電気保護素子
JP5349885B2 (ja) * 2008-09-30 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021228A (ja) * 2008-07-09 2010-01-28 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
CN103988305A (zh) 2014-08-13
US20140312462A1 (en) 2014-10-23
TW201332082A (zh) 2013-08-01
US9859359B2 (en) 2018-01-02
JP5849670B2 (ja) 2016-02-03
US20160204095A1 (en) 2016-07-14
JP2013122945A (ja) 2013-06-20
WO2013084451A1 (ja) 2013-06-13
US9312329B2 (en) 2016-04-12

Similar Documents

Publication Publication Date Title
JP3237110B2 (ja) 半導体装置
TWI603455B (zh) 具備靜電放電（ｅｓｄ）保護電路的半導體裝置
JP5593160B2 (ja) 半導体装置
US8994111B2 (en) Semiconductor integrated circuit device
JP2008078361A (ja) 半導体集積回路装置
CN114600242A (zh) 半导体集成电路装置
US7196378B2 (en) Electrostatic-protection dummy transistor structure
TWI497683B (zh) Semiconductor device
TWI613786B (zh) 半導體裝置
JP5085045B2 (ja) 半導体装置
TWI595625B (zh) 半導體裝置
KR102082644B1 (ko) 반도체 장치
KR100861294B1 (ko) 반도체 회로용 정전기 보호소자
JP5955645B2 (ja) 半導体装置
TWI538153B (zh) 半導體裝置
KR100976322B1 (ko) 반도체 집적 회로
JP2015216410A (ja) 半導体装置
TWI575698B (zh) 半導體裝置
WO2012120802A1 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees