WO2012120802A1 - 半導体装置 - Google Patents

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WO2012120802A1 PCT/JP2012/001165 JP2012001165W WO2012120802A1 WO 2012120802 A1 WO2012120802 A1 WO 2012120802A1 JP 2012001165 W JP2012001165 W JP 2012001165W WO 2012120802 A1 WO2012120802 A1 WO 2012120802A1
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diffusion layer
gate electrode
semiconductor device
layer
wiring
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PCT/JP2012/001165
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Inventor
浩介 吉田
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ルネサスエレクトロニクス株式会社
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Definitions

  • the present invention relates to a semiconductor device having a protection element.
  • Patent Document 1 discloses that in a MOS transistor used as an output buffer and an ESD protection element, each of a drain region, a source region, and a gate electrode has a regular n-square shape with n ⁇ 8.
  • the protective element is an element having the same shape as the protected element.
  • it is required to discharge more current than the protected element.
  • it is conceivable to make the protective element larger than the protected element.
  • making the protective element larger than the protected element leads to an increase in the size of the semiconductor device. For this reason, it is preferable that the protective element can discharge a large amount of current while suppressing an increase in size of the semiconductor device.
  • a protected element having a linear first gate electrode; A protective element connected in parallel to the protected element; With The protective element is An annular second gate electrode; A first impurity layer located inside the second gate electrode; A second impurity layer provided along an outer periphery of the second gate electrode; A semiconductor device is provided.
  • the protective element is non-operating in a normal state. For this reason, the characteristics of the protected element are not affected.
  • the second gate electrode of the protection element is annular. For this reason, the protective element can discharge a large amount of current when an abnormal current is applied. Therefore, the protective element can discharge a large amount of current while suppressing an increase in size of the semiconductor device.
  • the protective element can discharge a large amount of current while suppressing an increase in size of the semiconductor device.
  • FIG. 1 is a plan view showing a configuration of a semiconductor device according to a first embodiment.
  • FIG. 2 is an equivalent circuit diagram of the semiconductor device shown in FIG. 1. It is a top view which shows arrangement
  • 3A is a cross-sectional view taken along the line AA ′ in FIG. 3
  • FIG. 3B is a cross-sectional view taken along the line BB ′ in FIG.
  • 6A is a cross-sectional view taken along the line AA ′ in FIG. 6, and FIG.
  • FIG. 6B is a cross-sectional view taken along the line BB ′ in FIG. It is a top view which shows the structure of the semiconductor device which concerns on 4th Embodiment.
  • (A) is an AA ′ cross-sectional view of FIG. 8, and (b) is a CC ′ cross-sectional view of FIG. It is a top view which shows the structure of the semiconductor device which concerns on 5th Embodiment.
  • 10A is a cross-sectional view taken along the line AA ′ in FIG.
  • FIG. 10B is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 1 is a plan view showing the configuration of the semiconductor device according to the first embodiment.
  • This semiconductor device has a protected element 100 and a protective element 200.
  • the protected element 100 has a linear first gate electrode 120.
  • the protection element 200 is connected in parallel to the protected element 100.
  • the protection element 200 includes a second gate electrode 220, a low concentration first diffusion layer 240, a high concentration first diffusion layer 242, and a second diffusion layer 230.
  • the second gate electrode 220 has a ring shape in plan view.
  • the low concentration first diffusion layer 240 and the high concentration first diffusion layer 242 are located inside the second gate electrode 220.
  • the second diffusion layer 230 is provided along the outer periphery of the second gate electrode 220.
  • the protected element 100 and the protective element 200 are arranged adjacent to each other. Details will be described below.
  • the protected element 100 is a MOS transistor constituting an output buffer.
  • the protected element 100 has a rectangular planar shape.
  • the protected element 100 includes a first back gate diffusion layer 150, a first gate electrode 120, a source diffusion layer 130, a low concentration drain diffusion layer 140, and a high concentration drain diffusion layer 142.
  • the first back gate diffusion layer 150 is an impurity layer of the first conductivity type, and applies a ground potential to the well in which the protected element 100 is formed.
  • the first conductivity type may be n-type or p-type.
  • the source diffusion layer 130, the low concentration drain diffusion layer 140, and the high concentration drain diffusion layer 142 are all impurity layers of the second conductivity type.
  • the low concentration drain diffusion layer 140 is located inside the high concentration drain diffusion layer 142 in plan view. That is, the protected element 100 is a double diffusion type high voltage MOS transistor.
  • the first gate electrode 120 is located between the source diffusion layer 130 and the low concentration drain diffusion layer 140.
  • the protected element 100 has a plurality of first gate electrodes 120.
  • the plurality of first gate electrodes 120 are provided in parallel to each other. That is, the protected element 100 is a multi-finger MOS transistor.
  • the extending direction of the first gate electrode 120 is parallel to the direction in which the protected element 100 and the protective element 200 are arranged (X direction in the figure).
  • the first gate electrodes 120 adjacent to each other share the source diffusion layer 130 or share the low-concentration drain diffusion layer 140 and the high-concentration drain diffusion layer 142.
  • the source diffusion layer 130 is partially provided with respect to the first gate electrode 120 when viewed in the extending direction of the first gate electrode 120 in plan view.
  • a plurality of source diffusion layers 130 are arranged at equal intervals in the extending direction of the first gate electrode 120.
  • the element forming region where the protected element 100 is formed is separated from other regions (for example, the protective element 200) by the element isolation film 10.
  • the first back gate diffusion layer 150 is provided in a region where none of the source diffusion layer 130, the low concentration drain diffusion layer 140, and the high concentration drain diffusion layer 142 is provided in the element formation region. ing. Therefore, the first back gate diffusion layer 150 surrounds the first gate electrode 120, the source diffusion layer 130, the low-concentration drain diffusion layer 140, and the high-concentration drain diffusion layer 142, and the source diffusion layer 130 of the first gate electrode 120. It faces the portion of the side that does not face the source diffusion layer 130.
  • the first back gate diffusion layer 150 and the source diffusion layer 130 alternately face the first gate electrode 120.
  • the protected element 100 can be stably operated.
  • the protection element 200 is a MOS transistor having a source and a back gate grounded, and causes a parasitic bipolar transistor having a source, a well, and a drain to function as a protection element.
  • the protection element 200 functions as an ESD protection element for the protected element 100.
  • the second gate electrode 220 has an annular shape, for example, a shape along a rectangular edge.
  • the low concentration first diffusion layer 240 and the high concentration first diffusion layer 242 of the protection element 200 are drains.
  • the high concentration first diffusion layer 242 is formed in the low concentration first diffusion layer 240. Note that the shape of the second gate electrode 220 is not limited to the example of this drawing.
  • the second diffusion layer 230 of the protection element 200 is a source and is formed all around the second gate electrode 220.
  • a second back gate diffusion layer 250 is formed on the entire outer periphery of the second diffusion layer 230.
  • the width of the protective element 200 is the same as the width of the protected element 100 or It is as follows. Thereby, it can suppress that a semiconductor device enlarges by providing the protective element 200.
  • the protected element 100 and the protective element 200 are formed in the same process.
  • the second diffusion layer 230 is formed in the same step as the source diffusion layer 130
  • the low concentration first diffusion layer 240 is formed in the same step as the low concentration drain diffusion layer 140
  • the second diffusion layer 230 is formed with the source diffusion layer 130. It is formed in the same process.
  • the second gate electrode 220 is formed in the same process as the first gate electrode 120
  • the second back gate diffusion layer 250 is formed in the same process as the first back gate diffusion layer 150.
  • FIG. 2 is an equivalent circuit diagram of the semiconductor device shown in FIG. As described above, since the protected element 100 has a multi-finger structure, a plurality of MOS transistors are connected in parallel on the equivalent circuit. Since the protected element 100 is an output buffer, the low-concentration drain diffusion layer 140 and the high-concentration drain diffusion layer 142 are connected to the output terminal 400 via the wiring 310. The source diffusion layer 130 and the first back gate diffusion layer 150 are grounded via the first wiring 320.
  • the protection element 200 is connected to the protected element 100 in parallel. Specifically, the low-concentration first diffusion layer 240 and the high-concentration first diffusion layer 242 are connected to the output terminal 400 through the wiring 330, and the second diffusion layer 230 and the second back gate diffusion layer 250 are The second wiring 340 is grounded.
  • FIG. 3 is a plan view showing the arrangement of the first wiring 320 and the second wiring 340, in which the first wiring 320 and the second wiring 340 are superimposed on FIG. 4A shows a cross-sectional view taken along the line AA ′ of FIG. 3, and FIG. 4B shows a cross-sectional view taken along the line BB ′ of FIG. 3 corresponds to the AA ′ cross section in FIG. 1, and the BB ′ cross section in FIG. 3 corresponds to the BB ′ cross section in FIG.
  • the first wiring 320 covers a region of the protected element 100 excluding a portion where the high-concentration drain diffusion layer 142 is located. That is, the first wiring 320 has an opening above the high-concentration drain diffusion layer 142.
  • the wiring 310 is located in the opening of the first wiring 320. Note that the opening of the first wiring 320 is not necessarily completely overlapped with the high concentration drain diffusion layer 142, and may be slightly larger or smaller than the high concentration drain diffusion layer 142.
  • the second wiring 340 covers a region excluding the portion where the high-concentration first diffusion layer 242 is located in the protection element 200. That is, the second wiring 340 has an opening above the high-concentration first diffusion layer 242.
  • the wiring 330 is located in the opening of the second wiring 340.
  • the opening of the second wiring 340 need not completely overlap the high concentration first diffusion layer 242 and may be slightly larger or smaller than the high concentration first diffusion layer 242.
  • the wiring 310, the first wiring 320, the wiring 330, and the second wiring 340 are formed in the same wiring layer. However, at least one of these wirings may be formed in a wiring layer different from other wirings.
  • the distance L 1 from the high-concentration drain diffusion layer 142 to the first gate electrode 120 in the protected element 100 is equal to the distance L 1 from the high-concentration first diffusion layer 242 to the second gate electrode 220 in the protection element 200. greater than the distance L 2 of up to.
  • the first gate electrode 120 of the protected element 100 is linear, and the second gate electrode 220 of the protective element 200 is annular.
  • the channel width of the protection element 200 can be easily made larger than the channel width of the protected element 100. Therefore, the protective element 200 can discharge more current than the protected element 100 while suppressing an increase in size of the semiconductor device. For this reason, the protection capability of the protection element 200 with respect to the to-be-protected element 100 improves.
  • the protected element 100 has a multi-finger structure.
  • the protected element 100 can be designed narrowly in the direction in which the first gate electrodes 120 are arranged (the Y direction in FIGS. 1 and 3).
  • the curvature of the corner portion of the high concentration drain diffusion layer 142 tends to increase, and accordingly, an abnormal current such as ESD tends to concentrate on the corner portion of the high concentration drain diffusion layer 142.
  • the protected element 100 is easily broken.
  • the protection element 200 since the second gate electrode 220 of the protection element 200 is annular, the protection element 200 discharges more current than the protection element 100 while suppressing an increase in the size of the semiconductor device. You can Therefore, the protected element 100 can be protected from an abnormal current such as ESD while taking advantage of the multi-finger structure of the protected element 100 (that is, downsizing of the protected element 100).
  • the curvature of the corner of the high concentration first diffusion layer 242 can be made larger than the curvature of the corner of the high concentration drain diffusion layer 142. This makes it difficult for the abnormal current to concentrate on the corners of the high-concentration first diffusion layer 242 in the protection element 200.
  • the length (or ratio) of the portion of the outer periphery of the second gate electrode 220 facing the second diffusion layer 230 is set to the length (or ratio) of the source-side side of the first gate electrode 120. It is larger than the length (or ratio) of the part facing the surface. In this way, the parasitic bipolar transistor of the protection element 200 is more likely to operate than the parasitic bipolar transistor of the protected element 100. Therefore, the protection capability of the protection element 200 with respect to the protected element 100 is improved.
  • the parasitic bipolar transistor of the MOS transistor becomes difficult to operate due to the electric field generated from the gate electrode.
  • the distance L 1 from the high concentration drain diffusion layer 142 to the first gate electrode 120 in the protected element 100 is equal to the distance L 1 from the high concentration first diffusion layer 242 to the second gate electrode 220 in the protection element 200. greater than the distance L 2 of up to. Therefore, the parasitic bipolar transistor of the protection element 200 starts to operate at a lower voltage than the parasitic bipolar transistor of the protected element 100. Therefore, the protected element 100 can be protected by the protective element 200 more reliably.
  • the parasitic bipolar transistor of the protective element 200 is The operation starts at a lower voltage than the parasitic bipolar transistor of the protected element 100.
  • the well of the protection element 200 and the well of the protected element 100 need to be formed in separate steps, and thus the number of manufacturing steps of the semiconductor device is increased as compared with the present embodiment.
  • the impurity concentration of the well of the protective element 200 is increased, the resistance of the well is lowered, so that it is difficult to keep the potential of the well, that is, the base of the parasitic bipolar transistor high. In this case, the operation of the parasitic bipolar transistor of the protection element 200 becomes unstable.
  • the protection element 200 has a multi-finger structure, when the impurity concentration of the well of the protection element 200 increases, the depletion layer hardly extends in the well in the protection element 200. In this case, the curvature of the end portion of the high-concentration first diffusion layer 242 substantially increases, and as a result, current tends to concentrate on the corners of the high-concentration first diffusion layer 242.
  • FIG. 5 is a plan view showing the configuration of the semiconductor device according to the second embodiment, and corresponds to FIG. 1 in the first embodiment.
  • the semiconductor device according to the present embodiment is the same as the semiconductor device according to the first embodiment except for the layout of the second diffusion layer 230 of the protection element 200.
  • the second diffusion layer 230 is partially provided with respect to the outer periphery of the second gate electrode 220. Specifically, a plurality of second diffusion layers 230 are arranged at equal intervals on one side of the second gate electrode 220. A second back gate diffusion layer 250 is provided in a portion of the outer periphery of the second gate electrode 220 where the second diffusion layer 230 is not formed.
  • the same effect as that of the first embodiment can be obtained. Further, since the second back gate diffusion layer 250 faces a part of the second gate electrode 220, the operation of the protection element 200 can be stabilized.
  • FIG. 6 is a plan view showing the configuration of the semiconductor device according to the third embodiment.
  • FIG. 7A shows a cross-sectional view taken along the line AA ′ of FIG. 6, and
  • FIG. 7B shows a cross-sectional view taken along the line BB ′ of FIG. 6 corresponds to FIG. 3 in the first embodiment, and
  • FIG. 7 corresponds to FIG. 4 in the first embodiment.
  • the semiconductor device according to the present embodiment has the same configuration as the semiconductor device according to the first embodiment except for the following points.
  • the side of the first wiring 320 on the high concentration drain diffusion layer 142 side is more than the side of the first gate electrode 120 on the high concentration drain diffusion layer 142 side.
  • the side of the high concentration first diffusion layer 242 in the second wiring 340 is the side of the second gate electrode 220 on the side of the high concentration first diffusion layer 242. It overlaps or is farther from the high concentration first diffusion layer 242 than this side.
  • the distance L 1 (shown in FIG. 4) from the high concentration drain diffusion layer 142 to the first gate electrode 120 in the protected element 100 is from the high concentration first diffusion layer 242 to the second gate electrode 220 in the protection element 200.
  • Distance L 2 (shown in FIG. 4). However, the distance L 1 may be greater than the distance L 2.
  • the side of the first wiring 320 on the high concentration drain diffusion layer 142 side is located closer to the high concentration drain diffusion layer 142 than the side of the first gate electrode 120 on the high concentration drain diffusion layer 142 side. Yes. For this reason, the start of the operation of the parasitic bipolar transistor of the protected element 100 is more susceptible to the electric field caused by the first wiring 320 than the electric field caused by the first gate electrode 120.
  • the side of the high-concentration first diffusion layer 242 in the second wiring 340 is farther from the high-concentration first diffusion layer 242 than the side of the second gate electrode 220 on the high-concentration first diffusion layer 242 side. .
  • the start of the operation of the parasitic bipolar transistor of the protection element 200 is more susceptible to the electric field caused by the second gate electrode 220 than the electric field caused by the second wiring 340. Therefore, the parasitic bipolar transistor of the protection element 200 starts to operate at a lower voltage than the parasitic bipolar transistor of the protected element 100. Therefore, the protected element 100 can be protected by the protective element 200 more reliably.
  • FIG. 8 is a plan view showing the configuration of the semiconductor device according to the fourth embodiment.
  • 9A shows a cross-sectional view along AA ′ in FIG. 8
  • FIG. 9B shows a cross-sectional view along CC ′ in FIG.
  • FIG. 8 corresponds to FIG. 3 in the first embodiment.
  • the semiconductor device according to the present embodiment has the same configuration as the semiconductor device according to the first embodiment except for the following points.
  • the second diffusion layer 230 of the protection element 200 is not formed in a portion of the outer periphery of the second gate electrode 220 facing the protected element 100. Specifically, an element isolation film is located on a portion of the outer periphery of the second gate electrode 220 facing the protected element 100. That is, neither the second diffusion layer 230 nor the second back gate diffusion layer 250 is positioned between the portion of the protection element 200 facing the protection element 100 and the protection element 100.
  • the same effect as that of the first embodiment can be obtained.
  • the parasitic bipolar transistor including the second diffusion layer 230, the first back gate diffusion layer 150, and the low concentration drain diffusion layer 140. The possibility of working out comes out.
  • the second diffusion layer 230 is not formed in a portion facing the protected element 100. Therefore, it is possible to suppress the operation of the parasitic bipolar transistor described above.
  • FIG. 10 is a plan view showing the configuration of the semiconductor device according to the fifth embodiment.
  • FIG. 11A shows a cross-sectional view taken along the line AA ′ of FIG. 10
  • FIG. 11B shows a cross-sectional view taken along the line BB ′ of FIG.
  • the semiconductor device according to the present embodiment has the same configuration as the semiconductor device according to the third embodiment except for the following points.
  • the protection element 200 is an IGBT (Insulated Gate Bipolar Transistor). For this reason, the protection element 200 includes the third impurity layer 260 instead of the low-concentration first diffusion layer 240.
  • the third impurity layer 260 has a conductivity type opposite to that of the second diffusion layer 230 and the high concentration first diffusion layer 242.
  • the inner periphery of the second gate electrode 220 has an octagonal shape. Further, the second diffusion layer 230 is partially provided with respect to the outer periphery of the second gate electrode 220. However, the second diffusion layer 230 is not formed in a portion of the outer periphery of the second gate electrode 220 facing the protected element 100.
  • the same effect as that of the semiconductor device according to the third embodiment can be obtained. Further, since the IGBT that can flow more abnormal current is used as the protection element 200, the protection capability for the protected element 100 is increased.
  • the curvature of the corner of the second diffusion layer 230 can be increased. Therefore, it is possible to suppress the current from being concentrated on the corners of the second diffusion layer 230.
  • the inner periphery of the second gate electrode 220 may be octagonal as in the present embodiment.

Abstract

　被保護素子（１００）は、直線状の第１ゲート電極（１２０）を有している。保護素子（２００）は、被保護素子（１００）に対して並列に接続している。保護素子（２００）は、第２ゲート電極（２２０）、低濃度第１拡散層（２４０）及び高濃度第１拡散層（２４２）、並びに第２拡散層（２３０）を有している。第２ゲート電極（２２０）は、平面形状が環状である。低濃度第１拡散層（２４０）及び高濃度第１拡散層（２４２）は、第２ゲート電極（２２０）の内側に位置している。第２拡散層（２３０）は、第２ゲート電極（２２０）の外周に沿って設けられている。被保護素子（１００）と保護素子（２００）は、互いに隣り合うように配置されている。

Description

半導体装置
　本発明は、保護素子を有する半導体装置に関する。
　半導体装置には、トランジスタ等の素子を静電気等の異常電流から保護するために、保護素子が設けられている。例えば特許文献１には、出力用バッファ及びＥＳＤ保護素子として使用されるＭＯＳトランジスタにおいて、ドレイン領域、ソース領域、及びゲート電極を、それぞれｎ≧８の正ｎ角形にすることが開示されている。
特表平１０－５０７０３８号公報
　保護素子は、被保護素子と同一形状の素子を用いる場合が多い。また、被保護素子よりも多くの電流を放電できることが求められる。このような特性を満たす方法の一つとして、保護素子を、被保護素子よりも大きくすることが考えられる。しかし、保護素子を被保護素子よりも大きくすると、半導体装置の大型化に繋がる。このため、半導体装置の大型化を抑制しつつ、保護素子が多くの電流を放電できるようにすることが好ましい。
　本発明によれば、直線状の第１ゲート電極を有する被保護素子と、
　前記被保護素子に対して並列に接続している保護素子と、
を備え、
　前記保護素子は、
　　環状の第２ゲート電極と、
　　前記第２ゲート電極の内側に位置する第１不純物層と、
　　前記第２ゲート電極の外周に沿って設けられた第２不純物層と、
を備える半導体装置が提供される。
　この半導体装置によれば、保護素子は、通常状態では非動作である。このため、被保護素子の特性に影響を与えない。また、保護素子の第２ゲート電極は環状である。このため、保護素子は、異常電流が加わったときに多くの電流を放電することができる。従って、半導体装置の大型化を抑制しつつ、保護素子が多くの電流を放電するようにできる。
　本発明によれば、半導体装置の大型化を抑制しつつ、保護素子が多くの電流を放電するようにできる。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１に示した半導体装置の等価回路図である。 第１配線及び第２配線の配置を示す平面図である。 （ａ）は図３のＡ－Ａ´断面図であり、（ｂ）は図３のＢ－Ｂ´断面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 （ａ）は図６のＡ－Ａ´断面図であり、（ｂ）は図６のＢ－Ｂ´断面図である。 第４の実施形態に係る半導体装置の構成を示す平面図である。 （ａ）は図８のＡ－Ａ´断面図であり、（ｂ）は図８のＣ－Ｃ´断面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 （ａ）は図１０のＡ－Ａ´断面図であり、（ｂ）は図１０のＢ－Ｂ´断面図である。
　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
　図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、被保護素子１００及び保護素子２００を有している。被保護素子１００は、直線状の第１ゲート電極１２０を有している。保護素子２００は、被保護素子１００に対して並列に接続している。保護素子２００は、第２ゲート電極２２０、低濃度第１拡散層２４０及び高濃度第１拡散層２４２、並びに第２拡散層２３０を有している。第２ゲート電極２２０は、平面形状が環状である。低濃度第１拡散層２４０及び高濃度第１拡散層２４２は、第２ゲート電極２２０の内側に位置している。第２拡散層２３０は、第２ゲート電極２２０の外周に沿って設けられている。被保護素子１００と保護素子２００は、互いに隣り合うように配置されている。以下、詳細に説明する。
　本実施形態において被保護素子１００は出力バッファを構成するＭＯＳトランジスタである。被保護素子１００は、平面形状が矩形である。被保護素子１００は、第１バックゲート拡散層１５０、第１ゲート電極１２０、ソース拡散層１３０、低濃度ドレイン拡散層１４０、及び高濃度ドレイン拡散層１４２を有している。第１バックゲート拡散層１５０は、第１導電型の不純物層であり、被保護素子１００が形成されているウェルに接地電位を与える。第１導電型は、ｎ型であっても良いし、ｐ型であっても良い。ソース拡散層１３０、低濃度ドレイン拡散層１４０、及び高濃度ドレイン拡散層１４２は、いずれも第２導電型の不純物層である。低濃度ドレイン拡散層１４０は、平面視で高濃度ドレイン拡散層１４２の内側に位置している。すなわち被保護素子１００は、２重拡散型の高耐圧ＭＯＳトランジスタである。そして第１ゲート電極１２０は、ソース拡散層１３０と低濃度ドレイン拡散層１４０の間に位置している。
　被保護素子１００は、複数の第１ゲート電極１２０を有している。複数の第１ゲート電極１２０は互いに平行に設けられている。すなわち被保護素子１００はマルチフィンガー構造のＭＯＳトランジスタである。第１ゲート電極１２０の延伸方向は、被保護素子１００と保護素子２００が並んでいる方向（図中Ｘ方向）と平行である。そして互いに隣り合う第１ゲート電極１２０は、ソース拡散層１３０を共有しているか、または低濃度ドレイン拡散層１４０および高濃度ドレイン拡散層１４２を共有している。
　本実施形態では、平面視で、ソース拡散層１３０は、第１ゲート電極１２０の延伸方向で見たときに、第１ゲート電極１２０に対して部分的に設けられている。
　詳細には、複数のソース拡散層１３０が、第１ゲート電極１２０の延伸する方向に等間隔に配置されている。そして被保護素子１００が形成されている素子形成領域は、素子分離膜１０によって他の領域（例えば保護素子２００）から分離されている。そして平面視で、素子形成領域のうちソース拡散層１３０、低濃度ドレイン拡散層１４０、及び高濃度ドレイン拡散層１４２のいずれも設けられていない領域には、第１バックゲート拡散層１５０が設けられている。そのため、第１バックゲート拡散層１５０は、第１ゲート電極１２０、ソース拡散層１３０、低濃度ドレイン拡散層１４０、および高濃度ドレイン拡散層１４２を囲むとともに、第１ゲート電極１２０のソース拡散層１３０側の辺のうちソース拡散層１３０に面していない部分に面している。すなわち第１ゲート電極１２０の延伸方向で見た場合、第１バックゲート拡散層１５０とソース拡散層１３０が交互に第１ゲート電極１２０に面している。このように、第１ゲート電極１２０の一部を第１バックゲート拡散層１５０に面するようにすると、被保護素子１００を安定して動作させることができる。
　保護素子２００は、ソース及びバックゲートを接地したＭＯＳトランジスタであり、ソース、ウェル、及びドレインによる寄生バイポーラトランジスタを保護素子として機能させるものである。保護素子２００は、被保護素子１００のＥＳＤ保護素子として機能する。第２ゲート電極２２０は、環状、例えば長方形の縁に沿った形状を有している。保護素子２００の低濃度第１拡散層２４０及び高濃度第１拡散層２４２はドレインである。高濃度第１拡散層２４２は、低濃度第１拡散層２４０の中に形成されている。なお、第２ゲート電極２２０の形状は本図の例に限定されない。
　また保護素子２００の第２拡散層２３０はソースであり、第２ゲート電極２２０の全周に形成されている。第２拡散層２３０の外周の全周には、第２バックゲート拡散層２５０が形成されている。
　そして、被保護素子１００と保護素子２００が並んでいる方向に対して直交する方向（図中Ｙ方向）で見た場合、保護素子２００の幅は、被保護素子１００の幅と同じか、それ以下である。これにより、保護素子２００を設けることにより半導体装置が大型化することを抑制できる。
　なお、被保護素子１００と保護素子２００は同一工程で形成される。例えば第２拡散層２３０はソース拡散層１３０と同一工程で形成され、低濃度第１拡散層２４０は低濃度ドレイン拡散層１４０と同一工程で形成され、第２拡散層２３０はソース拡散層１３０と同一工程で形成される。また、第２ゲート電極２２０は第１ゲート電極１２０と同一工程で形成され、第２バックゲート拡散層２５０は第１バックゲート拡散層１５０と同一工程で形成される。
　図２は、図１に示した半導体装置の等価回路図である。上記したように、被保護素子１００は、マルチフィンガー構造を有しているため、等価回路上では、複数のＭＯＳトランジスタが並列に接続されている。被保護素子１００は、出力バッファであるため、低濃度ドレイン拡散層１４０及び高濃度ドレイン拡散層１４２は、配線３１０を介して出力端子４００に接続している。またソース拡散層１３０及び第１バックゲート拡散層１５０は、第１配線３２０を介して接地されている。
　保護素子２００は、被保護素子１００に並列に接続されている。詳細には、低濃度第１拡散層２４０及び高濃度第１拡散層２４２は、配線３３０を介して出力端子４００に接続しており、第２拡散層２３０及び第２バックゲート拡散層２５０は、第２配線３４０を介して接地されている。
　図３は、第１配線３２０及び第２配線３４０の配置を示す平面図であり、図１に第１配線３２０及び第２配線３４０を重ねたものである。図４（ａ）は図３のＡ－Ａ´断面図を示しており、図４（ｂ）は図３のＢ－Ｂ´断面図を示している。なお図３のＡ－Ａ´断面は、図１のＡ－Ａ´断面に対応しており、図３のＢ－Ｂ´断面は、図１のＢ－Ｂ´断面に対応している。
　本実施形態において、第１配線３２０は、被保護素子１００のうち高濃度ドレイン拡散層１４２が位置している部分を除いた領域を覆っている。すなわち第１配線３２０は、高濃度ドレイン拡散層１４２の上方に開口を有している。そして配線３１０は、第１配線３２０の開口内に位置している。なお、第１配線３２０の開口は、高濃度ドレイン拡散層１４２と完全に重なっている必要はなく、高濃度ドレイン拡散層１４２に対して多少大きくなったり小さくなったりしても良い。
　また、第２配線３４０は、保護素子２００のうち高濃度第１拡散層２４２が位置している部分を除いた領域を覆っている。すなわち第２配線３４０は、高濃度第１拡散層２４２の上方に開口を有している。そして配線３３０は、第２配線３４０の開口内に位置している。なお、第２配線３４０の開口は、高濃度第１拡散層２４２と完全に重なっている必要はなく、高濃度第１拡散層２４２に対して多少大きくなったり小さくなったりしても良い。
　そして、配線３１０、第１配線３２０、配線３３０、及び第２配線３４０は、同一の配線層に形成されている。ただし、これらの配線の少なくとも一つは、他の配線と異なる配線層に形成されていても良い。
　また、図４に示すように、被保護素子１００における高濃度ドレイン拡散層１４２から第１ゲート電極１２０までの距離Ｌ１は、保護素子２００における高濃度第１拡散層２４２から第２ゲート電極２２０までの距離Ｌ２よりも大きい。
　次に、本実施形態の作用及び効果について説明する。本実施形態において、被保護素子１００の第１ゲート電極１２０は直線状であり、保護素子２００の第２ゲート電極２２０は環状である。このため、容易に、保護素子２００のチャネル幅を被保護素子１００のチャネル幅よりも大きくすることができる。従って、半導体装置の大型化を抑制しつつ、保護素子２００が被保護素子１００よりも多くの電流を放電するようにできる。このため、被保護素子１００に対する保護素子２００の保護能力が向上する。
　特に本実施形態では、被保護素子１００はマルチフィンガー構造を有している。この場合、被保護素子１００は、第１ゲート電極１２０が並んでいる方向（図１，３におけるＹ方向）に狭く設計することができる。しかしこのようにすると、高濃度ドレイン拡散層１４２の角部の曲率が大きくなりやすくなり、これに伴って、高濃度ドレイン拡散層１４２の角部にＥＳＤ等の異常電流が集中しやすくなる。この場合、被保護素子１００が壊れやすくなる。
　これに対して本実施形態では、保護素子２００の第２ゲート電極２２０が環状であるため、半導体装置の大型化を抑制しつつ、保護素子２００が被保護素子１００よりも多くの電流を放電するようにできる。このため、被保護素子１００がマルチフィンガー構造を有することによるメリット（すなわち被保護素子１００の小型化）を生かしつつ、被保護素子１００をＥＳＤ等の異常電流から保護することができる。
　また第２ゲート電極２２０を環状にすることにより、高濃度第１拡散層２４２の角部の曲率を高濃度ドレイン拡散層１４２の角部の曲率よりも大きくすることができる。これにより、保護素子２００において高濃度第１拡散層２４２の角部に異常電流が集中しにくくなる。
　また、本実施形態では、第２ゲート電極２２０の外周のうち第２拡散層２３０に面する部分の長さ（または割合）を、第１ゲート電極１２０のソース側の辺のうちソース拡散層１３０に面する部分の長さ（または割合）よりも大きくしている。このようにすると、保護素子２００の寄生バイポーラトランジスタは、被保護素子１００の寄生バイポーラトランジスタよりも動作を起こしやすくなる。従って、被保護素子１００に対する保護素子２００の保護能力が向上する。
　また、ゲート電極が高濃度ドレイン拡散層に近い場合、ゲート電極から発生する電界に起因して、ＭＯＳトランジスタの寄生バイポーラトランジスタが動作しにくくなる。これに対して本実施形態では、被保護素子１００における高濃度ドレイン拡散層１４２から第１ゲート電極１２０までの距離Ｌ１は、保護素子２００における高濃度第１拡散層２４２から第２ゲート電極２２０までの距離Ｌ２よりも大きい。従って、保護素子２００の寄生バイポーラトランジスタは、被保護素子１００の寄生バイポーラトランジスタよりも低電圧で動作し始める。従って、さらに確実に保護素子２００によって被保護素子１００を保護することができる。
　なお、保護素子２００を被保護素子１００と同じ形状にして、保護素子２００のウェルの不純物濃度を、被保護素子１００のウェルの不純物濃度よりも高くしても、保護素子２００の寄生バイポーラトランジスタは、被保護素子１００の寄生バイポーラトランジスタよりも低電圧で動作し始める。しかしこの方法を採用すると、保護素子２００のウェルと被保護素子１００のウェルを別工程で形成する必要があるため、本実施形態と比較して、半導体装置の製造工程数が増加してしまう。また、保護素子２００のウェルが拡散して被保護素子１００の特性に影響を与えることを抑制するために、本実施形態と比較して、被保護素子１００と保護素子２００の距離を大きくする必要がある。また、保護素子２００のウェルの不純物濃度を高めると、ウェルの抵抗が低くなるため、ウェルすなわち寄生バイポーラトランジスタのベースの電位を高く保ちにくくなる。この場合、保護素子２００の寄生バイポーラトランジスタの動作は不安定になる。また、保護素子２００がマルチフィンガー構造である場合、保護素子２００のウェルの不純物濃度が高くなると、保護素子２００においてウェルに空乏層が伸びにくくなる。この場合、高濃度第１拡散層２４２の端部の曲率が実質的に増加し、この結果、高濃度第１拡散層２４２の角部に電流が集中しやすくなってしまう。
（第２の実施形態）
　図５は、第２の実施形態に係る半導体装置の構成を示す平面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置は、保護素子２００の第２拡散層２３０のレイアウトを除いて、第１の実施形態に係る半導体装置と同様である。
　本実施形態において、第２拡散層２３０は、第２ゲート電極２２０の外周に対して部分的に設けられている。具体的には、第２ゲート電極２２０の一辺につき、複数の第２拡散層２３０が等間隔に配置されている。そして第２ゲート電極２２０の外周のうち第２拡散層２３０が形成されていない部分には、第２バックゲート拡散層２５０が設けられている。
　本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２バックゲート拡散層２５０が第２ゲート電極２２０の一部に面しているため、保護素子２００の動作を安定化させることができる。
（第３の実施形態）
　図６は、第３の実施形態に係る半導体装置の構成を示す平面図である。図７（ａ）は図６のＡ－Ａ´断面図を示しており、図７（ｂ）は図６のＢ－Ｂ´断面図を示している。なお、図６は第１の実施形態における図３に対応しており、図７は第１の実施形態における図４に対応している。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成を有している。
　まず、図６及び図７（ａ）に示すように、第１配線３２０のうち高濃度ドレイン拡散層１４２側の辺は、第１ゲート電極１２０のうち高濃度ドレイン拡散層１４２側の辺よりも、高濃度ドレイン拡散層１４２の近くに位置している。また、図６及び図７（ｂ）に示すように、第２配線３４０のうち高濃度第１拡散層２４２の辺は、第２ゲート電極２２０のうち高濃度第１拡散層２４２側の辺と重なっているか、この辺よりも、高濃度第１拡散層２４２から離れている。
　また、被保護素子１００における高濃度ドレイン拡散層１４２から第１ゲート電極１２０までの距離Ｌ１（図４に図示）は、保護素子２００における高濃度第１拡散層２４２から第２ゲート電極２２０までの距離Ｌ２（図４に図示）とほぼ同じである。ただし、距離Ｌ１は、距離Ｌ２よりも大きくても良い。
　本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
　また、第１配線３２０のうち高濃度ドレイン拡散層１４２側の辺は、第１ゲート電極１２０のうち高濃度ドレイン拡散層１４２側の辺よりも、高濃度ドレイン拡散層１４２の近くに位置している。このため、被保護素子１００の寄生バイポーラトランジスタの動作の始まりは、第１ゲート電極１２０に起因した電界よりも、第１配線３２０に起因した電界の影響を受けやすくなる。一方、第２配線３４０のうち高濃度第１拡散層２４２の辺は、第２ゲート電極２２０のうち高濃度第１拡散層２４２側の辺よりも、高濃度第１拡散層２４２から離れている。このため、保護素子２００の寄生バイポーラトランジスタの動作の始まりは、第２配線３４０に起因した電界よりも、第２ゲート電極２２０に起因した電界の影響を受けやすくなる。従って、保護素子２００の寄生バイポーラトランジスタは、被保護素子１００の寄生バイポーラトランジスタよりも低電圧で動作し始める。従って、さらに確実に保護素子２００によって被保護素子１００を保護することができる。
（第４の実施形態）
　図８は、第４の実施形態に係る半導体装置の構成を示す平面図である。図９（ａ）は図８のＡ－Ａ´断面図を示しており、図９（ｂ）は図８のＣ－Ｃ´断面図を示している。なお、図８は第１の実施形態における図３に対応している。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
　まず、保護素子２００の第２拡散層２３０は、第２ゲート電極２２０の外周のうち被保護素子１００に面している部分には形成されていない。具体的には、第２ゲート電極２２０の外周のうち被保護素子１００に面している部分には、素子分離膜が位置している。すなわち保護素子２００のうち被保護素子１００に面している部分と、被保護素子１００の間には、第２拡散層２３０及び第２バックゲート拡散層２５０のいずれも位置していない。
　本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２拡散層２３０が被保護素子１００に面する部分にも形成されている場合、第２拡散層２３０、第１バックゲート拡散層１５０、及び低濃度ドレイン拡散層１４０からなる寄生バイポーラトランジスタが動作する可能性が出てくる。これに対して本実施形態では、第２拡散層２３０は、被保護素子１００に面する部分には形成されていない。従って、上記した寄生バイポーラトランジスタが動作することを抑制できる。
（第５の実施形態）
　図１０は、第５の実施形態に係る半導体装置の構成を示す平面図である。図１１（ａ）は図１０のＡ－Ａ´断面図を示しており、図１１（ｂ）は図１０のＢ－Ｂ´断面図を示している。本実施形態に係る半導体装置は、以下の点を除いて、第３の実施形態に係る半導体装置と同様の構成である。
　まず、保護素子２００はＩＧＢＴ（Insulated Gate Bipolar Transistor）である。このため、保護素子２００は、低濃度第１拡散層２４０の代わりに第３不純物層２６０を有している。第３不純物層２６０は、第２拡散層２３０及び高濃度第１拡散層２４２とは逆導電型である。
　また、第２ゲート電極２２０の内周は８角形を有している。さらに、第２拡散層２３０は、第２ゲート電極２２０の外周に対して部分的に設けられている。ただし、第２拡散層２３０は、第２ゲート電極２２０の外周のうち被保護素子１００に面している部分には形成されていない。
　本実施形態によっても、第３の実施形態に係る半導体装置と同様の効果を得ることができる。また、保護素子２００として、より多くの異常電流を流すことができるＩＧＢＴを用いているため、被保護素子１００に対する保護能力が高くなる。
　また、第２ゲート電極２２０の内周を８角形にしたため、第２拡散層２３０の角部の曲率を大きくすることができる。従って、第２拡散層２３０の角部に電流が集中することを抑制できる。
　なお、第１～第３の実施形態において、本実施形態と同様に、第２ゲート電極２２０の内周を８角形にしてもよい。
　以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
　この出願は、２０１１年３月９日に出願された日本出願特願２０１１－５１９０４を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (10)

  1. 　直線状の第１ゲート電極を有する被保護素子と、
    　前記被保護素子に対して並列に接続している保護素子と、
    を備え、
    　前記保護素子は、
    　　環状の第２ゲート電極と、
    　　前記第２ゲート電極の内側に位置する第１不純物層と、
    　　前記第２ゲート電極の外周に沿って設けられた第２不純物層と、
    を備える半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２不純物層は、前記第２ゲート電極の外周に沿って部分的に設けられている半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記被保護素子と前記保護素子は隣り合って配置されており、
    　前記第２不純物層は、前記第２ゲート電極のうち前記被保護素子に面している部分には形成されていない半導体装置。
  4. 　請求項１～３のいずれか一項に記載の半導体装置において、
    　前記被保護素子は、
    　ソース拡散層及びドレイン拡散層を備え、
    　前記第１ゲート電極は、平面視で前記ソース拡散層及び前記ドレイン拡散層の間に位置しており、
    　前記ソース拡散層は、前記第１ゲート電極の延伸方向で見たときに、前記第１ゲート電極に対して部分的に設けられている半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第２ゲート電極のうち前記第２不純物層に面している部分の割合は、前記第１ゲート電極のうち前記ソース拡散層に面している部分の割合よりも高い半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記第２不純物層は、前記第２ゲート電極の全周に設けられている半導体装置。
  7. 　請求項４～６のいずれか一項に記載の半導体装置において、
    　前記被保護素子及び前記保護素子上に形成された配線層と、
    　前記配線層に形成され、前記ソース拡散層に接続している第１配線と、
    　前記配線層に形成され、前記第２不純物層に接続している第２配線と、
    を備え、
    　平面視において、
    　　前記第１配線のうち前記ドレイン拡散層側の辺は、前記第１ゲート電極のうち前記ドレイン拡散層側の辺よりも、前記ドレイン拡散層の近くに位置しており、
    　　前記第２配線のうち前記第２拡散層側の辺は、前記第２ゲート電極のうち前記第２拡散層側の辺と重なっているか、当該辺よりも前記第２拡散層から離れている半導体装置。
  8. 　請求項４に記載の半導体装置において、
    　前記ドレイン拡散層は、低濃度ドレイン拡散層と、前記低濃度ドレイン拡散層内に位置する高濃度ドレイン拡散層とを有しており、
    　前記第１拡散層は、低濃度第１拡散層と、前記低濃度第１拡散層内に位置する高濃度第１拡散層とを有しており、
    　前記高濃度ドレイン拡散層から前記第１ゲート電極までの距離は、前記高濃度第１拡散層から前記第２ゲート電極までの距離よりも大きい半導体装置。
  9. 　請求項１～８のいずれか一項に記載の半導体装置において、
    　前記第１不純物層と前記第２不純物層は、同一導電型である半導体装置。
  10. 　請求項１～８のいずれか一項に記載の半導体装置において、
    　前記第１不純物層と前記第２不純物層は互いに逆導電型であり、
    　さらに、前記第１不純物層内に位置し、前記第２不純物層と同一導電型の第３不純物層を備える半導体装置。
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