JPS6132563A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、多結晶シリコン膜を抵抗素子
として使用する半導体集積回路装置に適用して有効な技
術に関するものである。

［背景技術］ Ｍ　Ｔ　Ｓ　ＦＥＴを備えた半導体集積回路装置は、そ
の人為的取扱によって誘発される過大な静電気で内部集
積回路の入力段回路を構成するＭＩＳＦＥＴのゲート絶
縁膜が破壊されるという現象（以下、静電破壊という）
が生じ易い。

そこで、半導体集積回路装置の外部端子と入力段回路と
の間に静電破壊防止回路を挿入し、静電破壊を防止する
必要がある。

静電破壊防止回路は、本願出願人によって先に出願され
た特願昭５７−１６０９９９号の明ＨＩ書に記載したよ
うに、過大電圧をなまらせる抵抗素子と、過大電圧をク
ランプするクランプ用ＭＩＳＦＥＴとによって構成され
るものを用いることが。

製造工程上有利である。

前記抵抗素子は、通常、Ｐ型のウェル領域に設けられた
ｎ＋型の半導体領域により“構成されるものと、半導体
基板上部に絶縁膜を介して設けられる多結晶シリコン膜
により構成されるものとがある。

多結晶シリコン膜で構成される抵抗素子は、その多結晶
シリコン膜として、適正な抵抗値を得るために、リン雰
囲気で熱処理を施してリンを拡散させた（以下、リン処
理という）ものが用いられている。

この多結晶シリコン膜は、通常、ＭＩＳＦＥＴのゲート
電極を形成するために用いられており、前記リン処理は
、その抵抗値を、例えば、３０［Ωｌｌココ度になるよ
うに設定している。

しかしながら、かかる技術における検討の結果、リン処
理の施こされた多結晶シリコン膜で前記抵抗素子を構成
した場合、その抵抗値が低いので、充分な静電破壊強度
を得るには大きな面積を必要とし、半導体集積回路装置
の集積度の妨げになるという問題点を見い出した。

［発明のＵ的コ 本発明の目的は、多結晶シリコン膜により形成される抵
抗素子に要する面積を縮小し、半導体集積回路装置の集
積度を向上することが可能な技術手段を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明ＩＩＡ書の記述及び添付図面によって明らかになるで
あろう。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡ｍに説明すれば、下記のとおりである。

すなわち、静電破壊防止回路を備えた半導体集積回路装
置において、リン処理を施されていない多結晶シリコン
膜を設け、該多結晶シリコン膜にＭＩＳＦＥＴのソース
領域又はドレイン領域を形成する不純物を導入する。こ
れによって、数百［Ω１口］程度の抵抗値を有する多結
晶シリコン膜で抵抗素子を形成することができ、該抵抗
素子に要する面積を縮小することができるので、半導体
集積回路装置の集積度を向上することができる。

以下１本発明の構成について、本発明を、紫外線によっ
て情報の書き替が可能な読出しｉ用の記憶機能を備えた
半導体集積回路装置（以下、ＥＰＲＯＭという）に適用
した実施例とともに説明する。゛ ［実施例Ｉコ 第１図は、本発明の実施例■を説明するためのＥＦＲＯ
Ｍの入力部を示す等価回路図、第２図は、第１図の具体
的な構成を示す平面図である。第２図は、その構成をわ
かり易くするために、各導電層間に設けられるフィール
ド絶縁膜以外の絶ｌ＃膜は図示しない。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ＢＰは外部端子であり、ＥＰＲＯＭの
内部集積回路への信号を入力するためのものである。

ＱｐはＰチャンネルＭＩＳＦＥＴ、Ｑｎはｎチャンネル
ＭＩＳＦＥＴであり、相補型のＭＩＳＦＥＴ（以下、Ｃ
ＭＩＳという）を構成するためのものである。

Ｖｃｃは電圧端子（例えば、＋５．０　［Ｖ］　）であ
り、ＰチャンネルＭＩＳＦＥＴＱｐのソース領域が接続
されている。

Ｖｓｓは電圧端子（例えば、０　［Ｖ］　）であり、Ｉ
】チャンネルＭＩＳＦＥＴＱｎのソース領域又は後述す
るクランプ用Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域とグー１
〜電極が接続されている。

Ｐ−Ｏｕｔは出力端子であり、Ｍ　Ｉ　Ｓ　ＦＥＴＱＰ
、ＱＴｌのドレイン領域が接続されている。

■はインバータ回路であり、ＭＩＳＦＥＴＱｐ、Ｑ　Ｉ
＋によって構成されており、ＥＰＲＯＭの入力段回路を
構成するためのものである。

Ｒは抵抗素子であり、一端が外部端子ＢＰに接続され他
端が入力段回路に接続されている。この抵抗素子Ｒは、
静電破壊を生じるような過大電圧をなまらせるためのも
のである。

Ｑｃはクランプ用ＭＩＳＦＥＴであり、一端が抵抗素子
Ｒを介して外部端子ＢＰと入力段回路とに接続され、他
端が電圧端子ＶＳＳに接続されている。このクランプ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｃは、静電破壊を生じる
ような過大電圧をクランプするためのものである。

■は静電破壊防止回路であり、抵抗素子Ｒとクランプ用
ＭＩＳＦＥＴＱｃとによって構成されており、外部端子
ＢＰと入力段回路Ｉとの間に設けられている。この静電
破壊防止回路■は、外部端子ＢＰから入力される予期せ
ぬ過大電圧による静電破壊を防止するためのものである
。

第２図において、１は単結晶シリコンからなるｐ−型の
半導体基板であり、ＥＰＲＯＭを構成するためのもので
ある。

２はｎ−型のウェル領域であり、半導体基板１の所定主
面部に設けられている。このウェル領域２は、ＣＭＩＳ
を構成するためのものである。

３はフィールド絶縁膜であり、半導体基板ｌの主面上部
又はウェル領域２の主面上部に設けられている。このフ
ィールド絶縁膜３は、半導体素子間を電気的に分離する
ためのものである。

４は導電層であり、フィールド絶縁膜３間の半導体素子
形成領域となるゲート絶縁膜（図示していない）上部に
設けられている。この導電層４は、製造工程における第
１層目の導電層形成工程で形成されるものであり、主と
して、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極を構成するため
のものである。

この導電層４は、例えば、化学的気相析出（以下、ＣＶ
Ｄという）技術によって形成した多結晶シリコン膜に低
抵抗化のために不純物としてのリンを拡散によって導入
すること、すなわち、リン処理を施したもので形成する
。このリン処理は、ＭＩＳＦＥＴのゲート電極を構成す
るために、例えば、多結晶シリコン膜を３０［Ω／口］
程度の抵抗値に設定する。

５は導電層であり、フィールド絶縁膜３の所定上部に設
けられている。この導電層５は、製造工程における第２
層目の導電層形成工程で形成されるものであり、主とし
て、静電破壊防止回路の抵抗素子Ｒを構成するためのも
のである。

導電層５は、例えば、リン処理が施されていないＣＶＤ
技術による多結晶シリコン膜を設け、該多結晶シリコン
膜にＭ　Ｉ　Ｓ　ＦＥＴのソース領域又とドレイン領域
を形成する不純物を導入して形成する。この導電層５は
、ＭＩＳＦＥＴのソース領域又はドレイン領域を形成す
る不純物が導入されるために、例えば、数百［Ω／口］
程度の抵抗値に設定することができる。

なお、静電破壊防止回路の抵抗素子Ｒは、製造工程にお
ける第１層目の導電層形成工程の導電層４で形成しても
よい。この場合には、製造工程における第２層目の導電
層形成工程で形成される導電層５を、高融点金属層（例
えば、Ｍｏ、　Ｔｉ、　Ｔａ。

Ｗ）、高融点金属とシリコンとの化合物であるシリサイ
ド膜（例えば、ＭｏＳｉ２．ＴｉＳｉ２．ＴａＳｉ２　
、ＷＳｉａ　）　、多結晶シリコン膜上部に高融点金属
層を形成したもの又は多結晶シリコン膜上部にシリサイ
ド膜を形成したものにしてもよい。

６はｎ°型の半導体領域であり、半導体素子形成領域と
なる導電層４の両側部の半導体基板１主面部に設けられ
ている。この半導体領域６は、主として、ソース領域又
はドレイン領域として使用されるもので、ｎチャンネル
ＭＩ’５ＦＥＴ及びクランプ用ＭＩＳＦＥＴを構成する
ためのものである。

７はＰ＋型の半導体領域であり、導電層４両側部のウェ
ル領域２主面部に設けられている。この半導体領域７は
、主として、ソース領域又はドレイン領域として使用さ
れるもので、ＰチャンネルＭＩＳＦＥＴを構成するため
のものである。

ｎチャンネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ又はクラ
ンプ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｃは、主として、
半導体基板１、導電層４、ゲート絶縁膜（図示されてい
ない）及び半導体領域６によって構成されている。

なお、クランプ用ＭＩ　５ＦＥＴＱｃは、リング状に構
成されている。

ｐチャンネルＭＩＳＦＥＴＱＰは、主として。

ウェル領域２．導電Ｊ’ｆｆ４．ゲート絶縁膜（図示さ
れていない）及び半導体領域７によって構成されている
。

７ＡはＰ＋型の半導体領域であり、クランプ用ＭＩ　５
ＦＥＴＱＣを囲むように、半導体基板ｌの主面部に設け
られている。この半導体領域７Ａは、半導体領域７と同
一製造工程で形成されるもので、その近傍の半導体基板
ｌの電位を安定側コ保持し。

クランプ用ＭＩＳＦＥＴＱｃを安定に作動させるための
ものである。

８Ａ乃至８Ｆは導電層であり、絶縁膜（図示していない
）を介して導電層４，５上部に設けられている。導電層
８Ａ乃至８Ｆは、製造工程における第３層目の導電層形
成工程で形成されるものであり、主として、半導体素子
間を電気的に接続するためのものである。

導電層８Ａは、半導体基板１の周辺部に複数配置して設
けられており、外部端子ＢＰを構成するためものである
。

導電層８Ｂは、一端部が導電層８Ａに接続され。

他端部が接続孔９Ａを通して抵抗素子Ｒとなる導電層５
の一端部に接続されて設けられている。

導電ＷＢＣは、一端部が接続孔９Ａを通して抵抗素子Ｒ
となる導電ｍｓの他端部に接続され、他端部が接続孔９
Ｂを通してクランプ用ＭＩＳＦＥＴ　Ｑ　ｃのドレイン
領域となる半導体領域６及び接続孔９Ａを通してＭＩＳ
ＦＥＴＱ、ｐ、Ｑｎのゲート電極となる導電層４に接続
されている。

導電層８Ｄは、一端部が接続孔９Ｂを通し４てクランプ
用Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｃのゲート電極となる
導電層４．半導体領域７’Ａ＆びＭＩＳＦＥＴＱｎのソ
ース領域となる半導体領域６に接続され、他端部が電圧
端子Ｖｓ、ｓに接続されている。

導電層８Ｅは一端部が接続孔９Ｂを通してＭ、ｌ５ＦＥ
ＴＱＰのソース領域となる半導体領域７に接続され、他
端部が電圧端子Ｖｃｃに接続されている。

導電層８Ｆは一端部が接続孔９Ｂを通してＭＩＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｎのドレイン領域となる半導体領域６、Ｍ
ＩＳＦＥＴＱＰのドレイン領域となる半導体領域７に接
続され、他端部が次段回路の久方部（出力端子Ｐ−Ｏｕ
ｔ）に接続されている。

次に１本実施例夏の具体的な製造方法について説明する
。

第３図乃至第１２図は、本発明の実施例Ｉの製造方法を
説明するための各製造工程におけるＥＰＲ９Ｍの要部断
面図である。

なお、第３図乃至第１２図において、ＭＣはプロニティ
ングゲート電極とコントロールゲート電極とを有するメ
モリセル（電鼻効果トランジスタ）形成領域である。

ＮＭはｎチャンネルＭＩＳＦＥＴＱｎ　（又はクランプ
用ＭＩＳＦＥＴＱｃ）形成領域である。

ＰＭはＰチャンネルＭＩＳＦＥＴＱｐ形成領域である。

。 ＨＮＭは高耐圧化を図るために設けられた２重ドレイン
構造を有するｎチャンネルＭ　Ｉ　Ｓ　ＦＥＴ形成領域
である。

ＣＭ４ｔメモリセルの書込み動作における高電圧（例え
ば、２１［Ｖ］程度）と読出し動作における低電圧（例
えば、５［ｖ］程度）とを制御する電圧制御用ＭＩＳＦ
ＥＴ形成領域である。

Ｒは静電防止破壊回路の抵抗素子形成領域である。

まず、単結晶シリコンからなるｐ−型の半導体基板ｌを
用意する。

そして、ｐチャンネルＭＩＳＦＥＴＱｐ形成領域ＰＭ、
電圧制御用ＭＩＳＦＥＴ形成領域ＣＭ及び抵抗素子形成
領域Ｒの半導体基板ｌ主面部に、ｎ−型のウェル領域２
を形成する。

この後、半導体素子間となる半導体基板１主面上部及び
ウェル領域２主面上部にフィールド絶縁膜３を形成する
。

そして、このフィールド絶縁１１Ｉ３の形成と略同一工
程で、フィールド絶縁膜３の下部の半導体基板ｌ主面部
に、ｐ型のチャンネルストッパ領域１０を形成する。こ
のチャンネルストッパ領域ｌＯは、寄生ＭＩＳＦＥＴを
防止し、近接する半導体素子間をより電気的に分離する
ためのものである。

この後、第３図に示すように、半導体素子形成領域とな
る半導体基板ｌ主面上部及びウェル領域２主面上部に、
絶縁膜１１を形成する。この絶縁膜１１は、ＭＩＳＦＥ
Ｔのゲート絶縁膜を構成するように、例えば、熱酸化技
術による酸化シリコン膜を用いる。

第３図に示す工程の後に、メモリセル形成領域ＭＣの絶
縁膜１１上部に、ブローティングゲート電極を形成する
ための導電層４Ａを形成し、ｎチャンネルＭＩＳＦＥＴ
Ｑｎ形成領域ＮＭ、ＨＮＭ及びＰチャンネルＭＩＳＦＥ
ＴＱｐ形成領域ＰＭの絶縁膜１１上部に、ゲート電極と
なる導電層４を形成する。

この導電層４．４Ａは、製造工程における第１層目の導
電層形成工程によって形成され、ＣＶＤ技術による多結
晶シリコン膜を用い、該多結晶シリコン膜にリン処理を
施したものを用いる。

このリン処理は、ＥＰＲＯＭの動作速度を速くするため
に、３２［Ω１口］程度の低抵抗値になるように設定す
る。

そして、第４図に示すように、導電層４．４Ａを覆う絶
縁膜１２を形成する。この絶縁膜１２は、例えば、熱酸
化技術による酸化シリコン膜を用いる。

第４図に示す工程の後に、第５図に示すように。

２重ドレイン構造を形成するために、ｎチャンネルＭ　
Ｉ　Ｓ　ＦＥＴ形成領域ＨＮＭであって、導電層４両側
部の絶縁膜１２を通した半導体基板１主面部に、ｎ型の
不純物１３Ａを選択的に導入する。

この不純物１３Ａは、例えば、Ｉ　ＸＩＯ，’　”　　
［ａｔｏｍ８／Ｃ１ｌ”１程度のリンイオンを用い、５
０［ＫｅＶ］程度のエネルギのイオン注入技術で導入す
る。

第５図に示す工程の後に、前記不純物１３Ａに引き伸し
拡散を施し、ｎ−型の半導体領域１３を形成する。

そして、全面を覆うように、メモリセルのコントロール
ゲート電極、電圧制御用ＭＩＳＦＥＴ及び抵抗素子を形
成するために、不純物を導入することでその抵抗値を可
変することのできる導電層５Ａを形成する。この導電層
５Ａは、製造工程における第２層目の導電層形成工程に
よって形成される。導電層５Ａは１例えば、ＣＶＤ技術
による多結晶シリコン膜（リンが導入されていない）を
用い、その膜厚を３０００〜４０００　［オングストロ
ーム（以下、Ａという）］程度で形成する。

この後、電圧制御用ＭＩＳＦＥＴ形成領域ＣＭ及び抵抗
素子形成領域Ｒの導電層５Ａ上部に、リン処理が施され
ないように、不純物導入用マスク１４を選択的に形成す
る。このマスク１４は、例えば、ＣＶＤ技術による酸化
シリコン膜を用い、その膜厚を３０００〜４０００［Ａ
］程度で形成する。

そして、前記マスク１４を用いてリン処理を施し、第６
図に示すように、リンが導入された導電層５Ｂを形成す
る。この導電層５Ｂは、前記導電層４，４Ａと略同様に
、３０［Ω／口］程度の低抵抗値を有するように設定す
る。導電層５Ａは、リン処理が施されていないので、１
０１１〜１０１２〔Ω／口］程度の高抵抗値に設定され
る。

なお、本実施例において、リン処理は、リン雰囲気で熱
処理を施してリンを拡散させる方法を採用しているが、
イオン注入技術でリンイオンを導人後、熱処理を施して
リンを拡散させる方法を採用してもよい。

第６図に示す工程の後に、マスク１４を選択的に除去す
る。

そして、メモリセルのコントロールゲート電極、電圧制
御用ＭＩＳＦＥＴ及び抵抗素子を形成するために、導電
層５Ａ及び５Ｂに所定のパターンニングを施す。すなわ
ち、第７図に示すように、メモリセル形成領域ＭＣに、
リン処理が施された導電層５Ｃを形成し、電圧制御用Ｍ
ＩＳＦＥＴ形成領域ＣＭ及び抵抗素子形成領域Ｒに、リ
ン処理が施されていない導電層５Ｄを形成する。

第７図に示す工程の後に、主として、メモリセル形成領
域ＭＣにおいて、導電層５Ｃ及び４Ａを選択的に所定の
パターンニングを施し、第８図に示すように、コントロ
ールゲート電極となる導電層５Ｅ及びフローティングゲ
ート電極となる導電１４Ｂを形成する。そして、この工
程において、ゲート絶縁膜となる以外の絶縁膜１１及び
導電層４を覆う絶縁膜１２が除去される。

第８図に示す工程の後に、導電層４．４Ｂ、５Ｅ及び５
Ｄを覆う絶縁膜１５を形成する。

そして、ｎ型の不純物を導入するために、Ｐチャンネル
ＭＩＳＦＥＴＱｐ形成領域ＰＭ、電圧制御用Ｍ　Ｉ　Ｓ
　ＦＥＴ形成領域ＣＭ及び抵抗素子形成領域Ｒの絶縁膜
１５上部に、不純物導入用マスク１６を形成する。この
マスク１６は、例えば、ＣＶＤ技術による窒化シリコン
膜を用い、その膜厚をＩｏｏｏ〜２０００［Ａ１程度で
形成する。

この後、マスク１６を用い、第９図に示すように、メモ
リセル形成領域ＭＣ，ｎチャンネルＭＩＳＦＥＴＱｎ形
成領域ＮＭ及びｎチャンネルＭＩＳＦＥＴ形成領域ＨＮ
Ｍであって、導電層４．４Ｂ、５Ｂ両側部の絶縁膜１５
を通した半導体基板ｌ主面部に、ｎ型の不純物６Ａを導
入する。この不純物６Ａは、例えば、１　ｘｔｏ”　　
［ａｔｏｍｓ／ｃｍ２］程度のリンイオンとＩ　Ｘ　１
０”　　［ａｔ、ｏｍｓ／ｃｍ”　］程度のヒ素イオン
とを用い、５０［ＫｅＶ］程度と８０［ＫｅＶ’］程度
とのエネルギのイオン注入技術で順次導入する。

第９図に示す工程の後に、前記不純物６Ａに引き伸し拡
散を施し、ｎ＋型の半導体領域６を形成する。

これによって、メモリセルＭＣ，ｎチャンネルＭＩＳＦ
ＥＴＱｎ及び２重ドレイン構造を有するｎチャンネルＭ
ＩＳＦＥＴＱｈが、略完成する。

メモリセルＭＣは、主として、半導体基板ｌ、フローテ
ィングゲート電極となる導電層４Ｂ、コントロールゲー
ト電極となる導電層５Ｅ、ゲート絶縁膜となる絶縁膜１
１．１２及び一対の半導体領域６によって構成されてい
る。

ｎチャンネルＭＩ　５ＦＥＴＱｎは、主として、半導体
基板１、ゲート電極となる導電層４．ゲート絶縁膜とな
る絶縁膜ｌｌ及び一対の半導体領域６によって構成され
ている。

ｎチャンネルＭＩＳＦＥＴＱｈは、主として。

半導体基板１、ゲート電極となる導電層４．ゲート絶縁
膜となる絶縁膜１１．一対の半導体領域１３及び半導体
領域６によって構成されている７この後、前記マスク１
６を選択的に除去する。

そして、Ｐ型の不純物を導入するために、メモリセル形
成領域ＭＣ，ｎチャンネルＭ　Ｉ　Ｓ　ＦＥＴＱｎ形成
領域形成領域Ｎ型ンネルＭ　Ｉ　Ｓ　ＦＥＴ形成領域Ｈ
ＮＭの絶縁膜１５上部及び電圧制御用ＭＩＳＦＥＴ形成
領域ＣＭの絶縁膜１５所定上部に、不純物導入用マスク
１７を形成する。このマスク１７は１例えば、ＣＶＤ技
術による酸化シリコン膜を用い、その膜厚を２５００〜
３５００［Ａ１程度で形成する。

この後、マスク１７を用い、第１０図に示すように、ｐ
チャンネルＭＩＳＦＥＴＱＰ形成領域ＰＭであって、導
電層４両側部の絶縁膜１５を通したウェル領域２主面部
、電圧制御用ＭＩＳＦＥＴ形成領域ＣＭであって、マス
９１７両側部の絶縁膜１５を通した導電層５Ｄ主面部、
抵抗素子形成領域Ｒであって、絶縁膜１５を通した導電
層５Ｄ主面部に、Ｐ型の不純物７Ｂを導入する。この不
純物７Ｂは１例えば、Ｉ　Ｘｌ、０”　　［ａｔｏｍｓ
／ｃｍ”　］程度のボロンイオンを用い、８０［ＫｅＶ
］程度のエネルギのイオン注入技術で導入する。

第１Ｏ図に示す工程の後に、半導体素子とその上部に形
成される導電層とを電気的に分離するために、全面を覆
うように絶縁膜１８を形成する。

この絶縁膜１８は、例えば、ＣＶＤ技術によるフォスフ
オシリケードガラス膜を用いる。

そして、前記不純物７Ｂに引き伸し拡散を施し、第１１
図に示すように、Ｐ＋型の半導体−領域７゜７Ｃ及び抵
抗素子Ｒとなる導電層５を形成する。

これによって、ｐチャンネルＭＩＳＦＥＴＱｐ及び抵抗
素子Ｒが略完成する。

ｐチャンネルＭＩＳＦＥＴＱｐは、主として、ウェル領
域２、ゲート電極となる導電層４、ゲート絶縁膜となる
絶縁膜１１及び一対の半導体領域７によって構成されて
いる。

抵抗素子Ｒは、リン処理が施されていない導電層（多結
晶シリコン膜）５Ｄに、ＰチャンネルＭＩ　５ＦＥＴＱ
ｐのソース領域又はドレイン領域を形成するための不純
物７Ｂを導入して形成される。

これにより、抵抗素子Ｒは、例えば、数百［Ω／口］程
度の中抵抗値に設定することができる。

第１１図に示す工程の後に、導電層５所定上部の絶縁膜
１５．１８を選択的に除去して接続孔９Ａを形成し、半
導体領域６，７．７Ａ（図示していない）、７０所定上
部の絶縁膜１５．１８又は絶縁膜１５．１８、マスク１
７を選択的に除去して接続孔９Ｂを形成する。

そして、第１２図に示すように、接続孔９Ａ又は９Ｂを
通して導電層５、半導体領域６．７．７Ａ又は７Ｃと接
続するように、絶縁膜１８の上部に導電層８を形成する
。

この導電層８は、製造工程における第３層目の導電層形
成工程によって形成され、例えば、蒸着技術によるアル
ミニウム膜で形成する。

これによって、電圧制御Ｊｌ１ＭＩＳＦＥＴＣＭは略完
成する。

電圧制御用ＭＩ　ＳＦＥＴＣＭは、導電層５Ｄ、ゲート
電極となる導電層８、ゲート絶縁膜となる絶縁膜１５．
１７．１８、一対の半導体領域７ｃによって構成されて
いる。

これら一連の製造工程によって１本実施例のＥＦ　ＲＯ
Ｍは完成する。なお、この後に、保護膜等を形成しても
よい。

以上説明したように、本実施例Ｉによれば、以下に述べ
るような効果を得ることができる。

（１）リン処理を施されていない多結晶シリコン膜を設
け、該多結晶シリコン膜にＭ　Ｉ　Ｓ　ＦＥＴのソース
領域又はドレイン領域を形成する不純物を導入すること
によって、リン処理を施したものに比べて高い抵抗値を
有する中抵抗の多結晶シリコン膜を得ることができる。

（２）前記（１）により、中抵抗の多結晶シリコン膜で
抵抗素子を形成することができるので、該抵抗素子に要
する面積を縮小することができる。

（３）前記（２）により、抵抗素子に要する面積を縮小
することができるので、静電破壊防止回路に要する面積
を縮小することができる。

（４）前記（２）及び（３）により、半導体集積回路装
置の集積度を向上することができる。

（５）高抵抗の多結晶シリコン膜を有する半導体集積回
路装置の製造工程で中抵抗の多結晶シリコン膜を形成す
ることにより、高抵抗の多結晶シリコン膜のリン処理が
施されないようにするマスクを同一工程で使用すること
ができるので、製造工程を低減することができる。

（６）中抵抗の多結晶シリコン膜をＭＩＳＦＥＴのソー
ス領域又はドレイン領域を形成する不純物でかつ同一工
程で導入することができるので、製造工程を低減するこ
とができる。

［実施例■］ 前記実施例■は、ｐチャンネルＭＩＳＦＥＴのソース領
域又はドレイン領域を形成する不純物で中抵抗の多結晶
シリコン膜を形成した例について説明したが、本実施例
■は、ｎチャンネルＭＩＳＦＥＴのソース領域又はドレ
イン領域を形成する不純物で中抵抗の多結晶シリコン膜
を形成した例について説明する。

第１３図及び第１４図は１本発明の実施例■の製造方法
を説明するための各製造工程におけるＥＰＲＯＭの要部
断面図である。

まず、前記実施例１の第８図に示す工程の後シコ、導電
層４．導電層４Ｂ、５Ｅ屋び５Ｄを覆う絶縁膜１５を形
成する。

そして、ｎ型の不純物を導入するために、ｐチャンネル
ＭＩ　５ＦＥＴＱｐ形成領域Ｐ形成領域圧制御用ＭＩＳ
ＦＥＴ形成領域ＣＭの絶縁膜１５上部に、不純物導入用
マスク１６を形成する。

この後、マスク１６を用い、第１３図、に示すように、
メモリセル形成領域ＭＣ，ｎチャンネルＭＩＳＦＥＴＱ
ｎ形成領域ＮＭ及びｎチャンネルＭＩＳＦＥＴ形成領域
ＨＮＭであって、導電層４゜４Ｂ、５Ｂ両側部の絶縁膜
１５を通した半導体基板ｌ主面部、抵抗素子形成領域Ｒ
の絶縁膜１５を通した導電層５Ｄ主面部に、第９図に示
す工程と同様にして、ｎ型の不純物６Ａを導入する。

第１３図に示す工程の後に、前記不純物６Ａに引き伸し
拡散を施し、ｎ＋型の半導体領域６及び抵抗素子Ｒとな
る導電層５Ｆを形成する。

そして、前記マスク１６を選択的に除去する。

この後、ｐ型の不純物を導入するために、メモリセル形
成領域ＭＣ，ｎチャンネルＭ　Ｉ　Ｓ　ＦＥＴＱｎ形成
領域ＮＭ、ｎチャンネルＭ　Ｉ　Ｓ　ＦＥＴ形成領域Ｈ
ＮＭ、抵抗素子形成領域Ｒの絶縁膜１５上部及び電圧制
御用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域ＣＭの絶縁膜１５所定
上部に、不純物導入用マスク１７を形成する。

この後、マスク１７を用い、第１４図に示すように、ｐ
チャンネルＭＩＳＦＥＴＱＰ形成領域ＰＭであって、導
電層４両側部の絶縁膜１５を通したウェル領域２主面部
、電圧制御用ＭＩＳＦＥＴ形成領域ＣＭであって、マス
ク１７両側部の絶縁膜１５を通した導電層ＳＤ主面部に
、Ｐ型の不純物７Ｂを導入する。

第１４図に示す工程の後に、前記実施例Ｉの第１０図に
示す工程以後の工程を施すことによって、本実施例のＥ
ＰＲＯＭは完成する。

なお、抵抗素子Ｒとなる導電層５Ｄには、リンイオンと
ヒ素イオンとを順次導入してもよいし、いずれか一方の
不純物を導入してもよい。

また、抵抗素子Ｒを製造工程における第１層目の導電層
形成工程で形成する場合は、２重ドレイン構造を形成す
るための不純物１３Ａで抵抗素子を形成してもよい。

また、ＭＩＳＦＥＴのソース領域又ドレイン領域を形成
する不純物として、Ｐ型の不純物７Ｂ。

ｎ型の不純物６Ａ、１３Ａのうち、いずれかを組合せて
抵抗素子を形成してもよい。

以上説明したように１本実施例■によれば、前記実施例
Ｉと略同様の効果を得ることができる。

［実施例■コ 前記実施例■、■は、静電破壊防止回路の抵抗素子を形
成した例について説明したが、本実施例■は、ｌ＃電被
破壊防止回路以外回路の抵抗素子を形成した例について
説明する。

第１５図は、本発明の実施例■を説明するためのＥＰＲ
ＯＭの遅延回路を示す等価回路図、第１６図は１本発明
の実施例■を説明するためのＥＰＲＯＭの高電圧判定回
路を示す等価回路図である。

第１５図において、Ｒｔは抵抗素子であり、前段のイン
バータ回路の出力部と後段のインバータ回路の入力部と
の間に設けられている。この抵抗素子ＲＩは、前段のイ
ンバータ回路℃出カ信号を遅延させるためのものであ・
る。

抵抗素子Ｒ３は、前記実施例Ｉまたは■と同様に、リン
処理の施されていない多結晶シリコン膜にｌＭＩＳＦＥ
Ｔのソース領域又はドレイン領域を形成する不純物を導
入して形成する。

Ｐ　−Ｉ　ｎは入力信号端子であり、前段のインバータ
回路の入力部に接続されている。

第１６図において、ＢＰｌは外部端子であり、ＥＰＲＯ
Ｍのメモリセルへの書込み電圧である高電圧（例えば、
Ｖｐｐ　＝１２．５　［Ｖ］程度）が印加されるように
なっている。

Ｒ２は抵抗素子、ＱＲは抵抗として用いるＭＩＳＦＥＴ
、Ｑ、はディプレッションタイプのＭｌＳＦＥＴである
。

高電圧判定回路は、抵抗素子Ｒ２、ＭＩＳＦＥＴＱＲ、
ＱＤ及びインバータ回路によって構成されている。この
高電圧判定回路は、外部端子ＢＰ１に印加された高電圧
が所定の電圧レベルより大きいか否かを知るためのもの
である。抵抗素子Ｒ２とＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱＲと
の抵抗分割である電圧値ｖｇまで低下させ、電圧■８と
インバータ回路のロジックスレッシュホールド電圧Ｖ、
どの大小関係をインバータ回路の出力レベルによって知
る。

Ｒ２とＱＲとの関係は不変であるから、高電圧のレベル
を知ることができる。

前記抵抗素子Ｒ２は、前記実施例Ｉ、■と同様に、リン
処理の施されていない多結晶シリコン膜に、ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域を形成する不純物を導
入して形成する。

この抵抗素子Ｒ２は、数百［Ω／口］程度の抵抗俯が容
易に形成できるので、寄生ＭＩＳＦＥＴを用いたのでは
抵抗値が高すぎて判定できない電圧、例えば１２［Ｖ］
程度の高電圧のレベルを判定することができる。

なお、　Ｂ　Ｐ　＋は、必ずしも外部端子である必要は
なく、ＥＰＲＯＭチップ内で電源電圧Ｖｃｃ（＝５゜０
　［Ｖ］　）から昇圧して得た高電圧Ｖｐｐ（＝１２．
５［Ｖ］）が印加されるものであってもよい。

以−１−説明したように、本実施例■によれば、前記実
施例と略同様な効果を得ることができ、かつ、以下に述
べるような効果を得ることができる。

（１）抵抗素子に要する面積を縮小することができるの
で、遅延回路に要する面積を縮小することができる。

（２）抵抗素子に要する面積を縮小することができるの
で、高電圧判定回路に要する面積を縮小することができ
る。

（３）前記（１）及び（２）により、半導体集積回路装
置の集積度をさらに向上することができる。

［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）リン処理を施されていない多結晶シリコン膜を設
け、該多結晶シリコン膜にＭ　Ｉ　Ｓ　ＦＥＴのソース
領域又はドレイン領域を形成する不純物を導入すること
によって、リン処理を施したものに比べて高い抵抗値を
有する中抵抗の多結晶シリコン膜を得ることができる。

（２）前記（１）により、中抵抗の多結晶シリコン膜で
抵抗素子を形成することができるので、該抵抗素子に要
する面積を縮小することができる。

（３）前記（２）により、抵抗素子に要する面積を縮小
することができるので、静電破壊防止回路に要する面積
を縮小することができる。

（４）前記（２）により、抵抗素子に要す乞面積を縮小
することができるので、遅延回路に要する面積を縮小す
ることができる。

（５）前記（２）により、抵抗素子に要する面積を縮小
することができるので、高電圧判定回路に要する面積を
縮小することができる。

（６）前記（３）乃至（５）により、半讐−積回路装置
の集積度を向上することができる。

（７）高抵抗の多結晶シリコン膜を有する半導体集積回
路装置の製造工程で中抵抗の多結晶シリコン膜を形成す
ることにより、高抵抗の多結晶シリコン膜のリン処理が
施されないようにするマスクを同一工程で使用すること
ができるので、製造工程を低減することができる。

（８）中抵抗の多結晶シリコン膜をＭＩＳＦＥＴのソー
ス領域又はドレイン領域な形成する不純物でかつ同一工
程で導入することができるので、製造工程を低減するこ
とができる。

以上１本発明者によってなされた発明を前記実施例にも
とずき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、ＥＰＲＯＭに適用し
た例について説明したが、それ以外の多結晶シリコン膜
を抵抗素子として用いる半導体集積回路装置に適用でき
る。

【図面の簡単な説明】

第１図は１本発明の実施例Ｉを説明するためのＥＦＲＯ
Ｍの入力部を示す等価回路図、第２図は、第１図の具体
的な構成を示す平面図、第３図及び第１２図は、本発明
の実施例Ｉの製造方法を説明するための各製造工程にお
けるＥＰＲＯＭの要部断面図、 第１３図及び第１４図は、本発明の実施例■の製造方法
を説明するための各製造工程におけるＥＰＲＯＭの要部
断面図、 第１５図は、本発明の実施例■を説明するためのＥＰＲ
ＯＭの遅延回路を示す等価回路図。 第１６図は、本発明の実施例■を説明するためのＥＰＲ
ＯＭの高電圧判定回路を示す等価回路図である。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４．４Ａ、４Ｂ、５．５Ａ乃至
５Ｆ、８．８Ａ乃至８Ｆ・・・導電層、６，７．７Ａ、
７Ｃ５１３・・・半導体領域、６Ａ、７Ｂ、１３Ａ・・
・不純物、９Ａ、９Ｂ・・・接続孔、１０・・・チャン
ネルストッパ領域−１１，１２，１５，１８・・・絶縁
膜、１４．１６．１７・・・マスク、ＢＰ・・・外部端
子、Ｑ−Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｒ−＝抵抗素子、
Ｖｃｃ、Ｖｓｓ・・・電圧端子、Ｐ・・・端子である。

Claims (1)

1. 【特許請求の範囲】 １、多結晶シリコン膜とＭＩＳＦＥＴとを有する半導体
   集積回路装置であって、リンが導入されていない多結晶
   シリコン膜を設け、該多結晶シリコン膜に、前記ＭＩＳ
   ＦＥＴのソース領域又はドレイン領域を形成する不純物
   を導入してなることを特徴とする半導体集積回路装置。 ２、前記多結晶シリコン膜の他に、リンが導入された多
   結晶シリコン膜を設けてなることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、前記多結晶シリコン膜の他に、リンが導入されてい
   ない多結晶シリコン膜を設けてなることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ４、前記多結晶シリコン膜の他に、リンが導入された多
   結晶シリコン膜を設け、該多結晶シリコン膜に前記不純
   物が導入されてなることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。 ５、前記多結晶シリコン膜は、静電破壊防止回路の抵抗
   素子を構成してなることを特徴とする特許請求の範囲第
   １項乃至第４項に記載のそれぞれの半導体集積回路装置
   。 ６、前記多結晶シリコン膜は、遅延回路の抵抗素子を構
   成してなることを特徴とする特許請求の範囲第１項乃至
   第４項に記載のそれぞれの半導体集積回路装置。 ７、前記多結晶シリコン膜は、高電圧判定回路の抵抗素
   子を構成してなることを特徴とする特許請求の範囲第１
   項乃至第４項に記載のそれぞれの半導体集積回路装置。 ８、前記多結晶シリコン膜に導入される不純物は、リン
   、ヒ素、ボロン等であることを特徴とする特許請求の範
   囲第１項乃至第７項に記載のそれぞれの半導体集積回路
   装置。 ９、前記不純物は、イオン注入技術により、多結晶シリ
   コン膜に導入されてなることを特徴とする特許請求の範
   囲第１項乃至第８項に記載のそれぞれの半導体集積回路
   装置。