JP2020035773A - 半導体集積回路 - Google Patents
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Abstract
Description
例えば、静電気保護回路に2層のアルミニウム配線を持つ配線構造が採用される場合、外部入力端子と静電気保護回路との接続、並びに静電気保護回路と入力段トランジスタとの接続には1層目配線が使用されている。また、静電気保護回路に接続される電源配線又は接地配線には2層目配線が使用されている。
仮に、2層配線構造が採用される場合、外部端子と内部回路との間の領域(第1領域と第2領域との間の領域)には、保護回路が配設されないので、信号配線とは別の層の配線を通すことができる。
このため、保護回路を備えるので、サージを吸収することができ、更に外部端子と内部回路との間を迂回する引き回し配線を減らすことができるので、配線の占有面積を効果的に減少させることができる。
加えて、仮に、保護回路が外部端子よりも基板端部に配設されるとき、この領域はデッドスペースとされ、このデッドスペースを利用して保護回路が配設されるので、より一層集積度を向上させることができる。
加えて、外部端子と他の外部端子との間の領域はデッドスペースとされ、デッドスペースを利用して保護回路が配設されるので、より一層集積度を向上させることができる。
以下、図1及び図2を用いて、本発明の第1実施の形態に係る半導体集積回路を説明する。なお、本実施の形態並びに後述する他の実施の形態において、同一機能を有する構成要素、又は実質的に同一機能を有する構成要素には同一符号を付し、重複する説明は省略する。
図1に示されるように、本実施の形態に係る半導体集積回路1は基板2を主体に構成されている。半導体集積回路1は、複数の外部端子3と、内部回路4と、保護回路5とを含んで構成されている。
外部端子3は、平面視において、矩形状、ここでは正方形状に形成されている。この外部端子3には、図示省略のボンディングワイヤの一端が電気的に接続される構成とされている。ボンディングワイヤの他端は、図示省略のインナーリード、又は図示省略の配線基板の配線に接続されている。
トランジスタ42の一方の主電極(ソース電極)は基準電圧Vssに接続され、他方の主電極(ドレイン電極)はトランジスタ41の他方の主電極と同一の出力端子Outに接続されている。トランジスタ42の制御電極(ゲート電極)は、トランジスタ41の制御電極と同一の外部端子31に電気的に接続されている。基準電圧Vssは、電源電圧Vccの電圧よりも低い回路の基準電圧(接地電圧)であり、例えば0Vである。
保護ダイオード51は、アノード領域を外部端子31に接続し、カソード領域を電源電圧Vccに接続して構成されている。保護ダイオード52は、アノード領域を基準電源Vssに接続し、カソード領域を外部端子31に接続して構成されている。
保護回路5は、外部端子31に印加されるサージ(過電流)に対して内部回路4を保護する構成とされている。仮に、外部端子31に正のサージが印加されたとき、サージは保護ダイオード51を通して電源電圧Vccへ吸収される。また、外部端子31に負のサージが印加されたとき、サージは保護ダイオード52を通して基準電圧Vssへ吸収される。サージが吸収されることにより、内部回路4のトランジスタ41、トランジスタ42のそれぞれのサージ破壊を防止することができる。
次に、上記半導体集積回路1の具体的な縦断面構造について説明する。
図2に示されるように、半導体集積回路1において、基板2は、シリコン単結晶基板21と、このシリコン単結晶基板21の主面上に成長させたエピタキシャル層22とを含んで構成されている。ここで、シリコン単結晶基板21、エピタキシャル層22はいずれもp型に設定されている。
また、保護ダイオード52は、エピタキシャル層22の主面部に配設されたp型ウエル領域24の主面部に形成されている。保護ダイオード52は、アノード領域をp型ウエル領域24とし、カソード領域をp型ウエル領域24の主面部に形成されたn型半導体領域26として構成されている。
ここで、抵抗7は、p型ウエル領域24の主面部に配設されたn型半導体領域26により、又はゲート電極28と同一層、かつ、同一材料により形成された所謂ポリシリコン抵抗により形成してもよい。
基準電圧Vssは第2層目配線36により供給され、この第2層目配線36はトランジスタ42の一方の主電極(n型半導体領域26)に電気的に接続されている。第2層目配線36は、図示省略の接続孔及び第1層目配線を通して一方の主電極に接続されている。
トランジスタ41の他方の主電極(p型半導体領域25)、トランジスタ42の他方の主電極(n型半導体領域26)のそれぞれは第1層目配線63を通して出力端子Outに接続されている。
電源電圧Vccを供給する第2層目配線35は保護ダイオード51のカソード領域(n型ウエル領域23)に電気的に接続されている。基準電圧Vssを供給する第2層目配線36は保護ダイオード52のアノード領域(p型ウエル領域24)に電気的に接続されている。接続には図示省略の接続孔及び第1層目配線が使用されている。
本実施の形態に係る半導体集積回路1は、図1及び図2に示されるように、外部端子31に信号配線6を通して電気的に接続された内部回路4を備える。外部端子31は基板2上の第1領域A1に配設される。内部回路4は基板2上の第1領域A1とは異なる第2領域A2に配設される。
仮に、2層配線構造が採用される場合、外部端子31と内部回路4との間の領域(第1領域A1と第2領域A2との間の領域)、詳細には信号配線6の配置領域としての第4領域A4には、保護回路5が配設されないので、信号配線6とは別の層の配線を通すことができる。具体的には、図1及び図2に示される第4領域A4には、第1層目配線61及び62とは異なる第2層目配線を通すことができる。
このため、保護回路5を備えるので、サージを吸収することができ、更に外部端子31と内部回路4との間を迂回する引き回し配線を減らすことができるので、配線の占有面積を効果的に減少させることができる。すなわち、半導体集積回路1では、サージに対する保護性能を確保しつつ、配線の占有面積を効果的に減少させて集積度を向上させることができる。
ここで、外部端子31の一辺側に内部回路4、保護回路5のそれぞれが配設されていても、信号配線6に対して外部端子31と保護回路5との接続経路が電気的に並列に接続されているので、信号配線6を跨いで信号配線6とは別の層の配線を通すことができる。具体的には第2層目配線を通すことができる。
次に、図3を用いて、本発明の第2実施の形態に係る半導体集積回路1を説明する。本実施の形態並びに後述する第3実施の形態に係る半導体集積回路1は、保護回路5の配置位置を変えた例を説明するものである。
加えて、保護回路5が外部端子31よりも基板2の端部2E側に配設され、この領域はデッドスペースとされ、このデッドスペースを利用して保護回路5が配設されるので、より一層集積度を向上させることができる。
次に、図4を用いて、本発明の第3実施の形態に係る半導体集積回路1を説明する。
加えて、外部端子31と外部端子33との間の領域はデッドスペースとされ、デッドスペースを利用して保護回路5が配設されるので、より一層集積度を向上させることができる。
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。
例えば、本発明では、内部回路がバイポーラトランジスタを用いて構成されてもよい。
また、本発明では、抵抗、IGFET、バイポーラトランジスタのそれぞれの半導体素子、若しくはそれらの少なくとも1つの半導体素子と保護ダイオードとを組み合わせて保護回路を構成してもよい。例えば、IGFETでは、その一方の主電極を構成する半導体領域と、この半導体領域を主面部に配設するウエル領域とのpn接合部に形成された保護ダイオードを用いて、保護回路が構成されてもよい。さらに、本発明は、例えばIGFETと抵抗とを組み合わせて保護回路を構成してもよい。
また、本発明は、外部端子と出力段回路(内部回路)との間に保護回路が配設された半導体集積回路に適用してもよい。
Claims (6)
- 基板上の第1領域に配設された外部端子と、
前記基板上の第1領域とは異なる第2領域に配設され、前記外部端子に信号配線を通して電気的に接続された内部回路と、
前記基板上の前記第1領域及び前記第2領域とは異なる第3領域に配設され、前記信号配線に対して電気的に並列に前記外部端子に接続され、前記外部端子に印加されるサージに対して前記内部回路を保護する保護回路と、
を備えた半導体集積回路。 - 前記信号配線に電気的に直列に抵抗が接続されている
請求項1に記載の半導体集積回路。 - 前記外部端子は、平面視において矩形状に形成され、
前記内部回路は、前記外部端子の一辺側を前記第2領域として前記基板上に配設され、
前記保護回路は、前記外部端子の前記一辺側を前記第3領域として前記基板上に配設されている
請求項1又は請求項2に記載の半導体集積回路。 - 前記外部端子は、平面視において矩形状に形成され、
前記内部回路は、前記外部端子の一辺側を前記第2領域として前記基板上に配設され、
前記保護回路は、前記外部端子の前記一辺側とは反対の他辺側を前記第3領域として前記基板上に配設されている
請求項1又は請求項2に記載の半導体集積回路。 - 前記外部端子は、平面視において矩形状に形成され、
前記内部回路は、前記外部端子の一辺側を前記第2領域として前記基板上に配設され、
前記保護回路は、前記外部端子の前記一辺に隣接する他辺側を前記第3領域として前記基板上に配設されている
請求項1又は請求項2に記載の半導体集積回路。 - 前記保護回路は、前記外部端子が配設された前記第1領域から前記基板端部に至るまでを前記第3領域として前記基板上に配設されている
請求項4又は請求項5に記載の半導体集積回路。
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